JPH08160452A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH08160452A JPH08160452A JP30247894A JP30247894A JPH08160452A JP H08160452 A JPH08160452 A JP H08160452A JP 30247894 A JP30247894 A JP 30247894A JP 30247894 A JP30247894 A JP 30247894A JP H08160452 A JPH08160452 A JP H08160452A
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Abstract
(57)【要約】
【目的】 付加容量電極部での層間短絡を防止すること
を可能とし、さらに、付加容量電極部の占有面積を増加
することなく、開口率の高いアクティブマトリクス基板
を提供する。 【構成】 アクティブマトリクス基板１０は、絶縁性基
板１１の上に走査線１２と信号線１３とが配線され、走
査線１２と信号線１３とに囲まれた領域に絵素電極１４
が形成されている。走査線１２、信号線１３および絵素
電極１４の各々に電気的に接続されて、ＴＦＴ１５が形
成されている。絵素電極１４には、絵素を駆動するＴＦ
Ｔ１５に接続されている走査線１２に隣接する走査線１
２が重畳され、重畳部に付加容量電極部２６が形成され
ている。走査線１２のエッジ部においては、陽極酸化膜
１７、ゲート絶縁膜１８および保護膜２５が積層されて
いる。エッジ部以外では、ゲート絶縁膜１８がパターニ
ングにより除去されており、陽極酸化膜１７および保護
膜２５が積層されている。
を可能とし、さらに、付加容量電極部の占有面積を増加
することなく、開口率の高いアクティブマトリクス基板
を提供する。 【構成】 アクティブマトリクス基板１０は、絶縁性基
板１１の上に走査線１２と信号線１３とが配線され、走
査線１２と信号線１３とに囲まれた領域に絵素電極１４
が形成されている。走査線１２、信号線１３および絵素
電極１４の各々に電気的に接続されて、ＴＦＴ１５が形
成されている。絵素電極１４には、絵素を駆動するＴＦ
Ｔ１５に接続されている走査線１２に隣接する走査線１
２が重畳され、重畳部に付加容量電極部２６が形成され
ている。走査線１２のエッジ部においては、陽極酸化膜
１７、ゲート絶縁膜１８および保護膜２５が積層されて
いる。エッジ部以外では、ゲート絶縁膜１８がパターニ
ングにより除去されており、陽極酸化膜１７および保護
膜２５が積層されている。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
基板に関し、より詳細には、アクティブマトリクス駆動
方式の表示装置などに用いられるアクティブマトリクス
基板に関する。
基板に関し、より詳細には、アクティブマトリクス駆動
方式の表示装置などに用いられるアクティブマトリクス
基板に関する。
【０００２】
【従来の技術】付加容量は、絵素電極の電位の変動を防
止し、表示品位の優れたアクティブマトリクス基板を得
るために設けられているが、付加容量電極部における層
間短絡が絵素欠陥を引き起こし、良品率が低下する原因
となっている。この層間短絡を防止するために、従来よ
り付加容量電極部での絶縁層を多層化する構造を採用す
ることが提案されている。例えば、付加容量電極部を形
成している走査線および付加容量線に陽極酸化による酸
化膜を形成した後、ゲート絶縁膜を成膜することで２層
化している。
止し、表示品位の優れたアクティブマトリクス基板を得
るために設けられているが、付加容量電極部における層
間短絡が絵素欠陥を引き起こし、良品率が低下する原因
となっている。この層間短絡を防止するために、従来よ
り付加容量電極部での絶縁層を多層化する構造を採用す
ることが提案されている。例えば、付加容量電極部を形
成している走査線および付加容量線に陽極酸化による酸
化膜を形成した後、ゲート絶縁膜を成膜することで２層
化している。
【０００３】従来のアクティブマトリクス基板について
記載した公知文献としては、例えば、特開平４−２６５
９４５号公報がある。この公報のものは、付加容量を構
成する絵素電極と付加容量電極部との間に、短絡が生じ
難い構造とするために、２層の絶縁膜を形成したもので
ある。すなわち、付加容量電極部がゲート絶縁膜と保護
膜を挟んで形成される構造が提案されている。
記載した公知文献としては、例えば、特開平４−２６５
９４５号公報がある。この公報のものは、付加容量を構
成する絵素電極と付加容量電極部との間に、短絡が生じ
難い構造とするために、２層の絶縁膜を形成したもので
ある。すなわち、付加容量電極部がゲート絶縁膜と保護
膜を挟んで形成される構造が提案されている。
【０００４】図４〜図６は、従来のアクティブマトリク
ス基板の構成図で、図４は表示部分の要部平面図、図５
は図４におけるＣ−Ｃ′線断面図、図６は図４における
Ｄ−Ｄ′線断面図である。図中、４０はアクティブマト
リクス基板、４１は絶縁性基板、４２は走査線、４３は
信号線、４４は絵素電極、４５はＴＦＴ（Ｔhin Ｆilm
Ｔransistor：薄膜トランジスタ）、４６はゲート電
極、４７は陰極酸化膜、４８はゲート絶縁膜、４９は半
導体層、５０はエッチングストッパー、５１はコンタク
ト層、５２はリース電極、５３はドレイン電極、５４は
コンタクトホール、５５は保護膜、５６は付加容量電極
部である。
ス基板の構成図で、図４は表示部分の要部平面図、図５
は図４におけるＣ−Ｃ′線断面図、図６は図４における
Ｄ−Ｄ′線断面図である。図中、４０はアクティブマト
リクス基板、４１は絶縁性基板、４２は走査線、４３は
信号線、４４は絵素電極、４５はＴＦＴ（Ｔhin Ｆilm
Ｔransistor：薄膜トランジスタ）、４６はゲート電
極、４７は陰極酸化膜、４８はゲート絶縁膜、４９は半
導体層、５０はエッチングストッパー、５１はコンタク
ト層、５２はリース電極、５３はドレイン電極、５４は
コンタクトホール、５５は保護膜、５６は付加容量電極
部である。
【０００５】アクティブマトリクス基板４０において、
ガラス板からなる絶縁性基板４１上には、電極線として
走査線４２および信号線４３が配線され、該走査線４２
と信号線４３とに囲まれた領域には、絵素電極４４が形
成されている。また、各絵素電極４４を駆動するために
スイッチング素子としてのＴＦＴ４５が走査線４２、信
号線４３および絵素電極４４のそれぞれに電気的に接続
されて形成されている。
ガラス板からなる絶縁性基板４１上には、電極線として
走査線４２および信号線４３が配線され、該走査線４２
と信号線４３とに囲まれた領域には、絵素電極４４が形
成されている。また、各絵素電極４４を駆動するために
スイッチング素子としてのＴＦＴ４５が走査線４２、信
号線４３および絵素電極４４のそれぞれに電気的に接続
されて形成されている。
【０００６】また、このＴＦＴ４５は、走査線４２から
分岐されたゲート電極４６を有しており、ゲート電極４
６、走査線４２の上には、陽極酸化膜４７が形成されて
いる。さらに、基板全面を覆うようにゲート絶縁膜４８
が形成されており、該ゲート絶縁膜４８の上にゲート電
極４６と対向するようにＴＦＴ４５のチャネル部となる
半導体層４９が形成されている。該半導体層４９の上に
は、エッチングストッパー５０が形成され、該エッチン
グストッパー５０上に電気的に分断されたコンタクト層
５１が形成されている。該コンタクト層５１上には、信
号線４３から絵素電極４４に向けて分岐されたソース電
極５２と、絵素電極４４からソース電極５２に向けて分
岐されたドレイン電極５３とが設けられている。
分岐されたゲート電極４６を有しており、ゲート電極４
６、走査線４２の上には、陽極酸化膜４７が形成されて
いる。さらに、基板全面を覆うようにゲート絶縁膜４８
が形成されており、該ゲート絶縁膜４８の上にゲート電
極４６と対向するようにＴＦＴ４５のチャネル部となる
半導体層４９が形成されている。該半導体層４９の上に
は、エッチングストッパー５０が形成され、該エッチン
グストッパー５０上に電気的に分断されたコンタクト層
５１が形成されている。該コンタクト層５１上には、信
号線４３から絵素電極４４に向けて分岐されたソース電
極５２と、絵素電極４４からソース電極５２に向けて分
岐されたドレイン電極５３とが設けられている。
【０００７】さらに、ドレイン電極５３上にコンタクト
ホール５４を設けて保護膜５５が形成されている。さら
に、保護膜５５の上には酸化インジウム系の材料からな
る絵素電極４４が形成されている。該絵素電極４４に接
続された付加容量電極部５６が走査線４２の上に重畳
し、付加容量が形成されている。また、図６に示すよう
に、付加容量電極部５６の絶縁膜の積層数は一様に、ゲ
ート絶縁膜４８と保護膜５５が積層されている。
ホール５４を設けて保護膜５５が形成されている。さら
に、保護膜５５の上には酸化インジウム系の材料からな
る絵素電極４４が形成されている。該絵素電極４４に接
続された付加容量電極部５６が走査線４２の上に重畳
し、付加容量が形成されている。また、図６に示すよう
に、付加容量電極部５６の絶縁膜の積層数は一様に、ゲ
ート絶縁膜４８と保護膜５５が積層されている。
【０００８】
【発明が解決しようとする課題】前述のように、従来の
アクティブマトリクス基板においては、付加容量電極部
を多層化した絶縁膜で形成することで、層間短絡の発生
を防止できるが、一方で、付加容量電極部の膜厚が増加
するため、単位面積当たりの容量が低減してしまう。し
たがって、所望の容量を得るために付加容量電極部の面
積を増大する必要が生じ、開口率の低下を引き起こして
いた。
アクティブマトリクス基板においては、付加容量電極部
を多層化した絶縁膜で形成することで、層間短絡の発生
を防止できるが、一方で、付加容量電極部の膜厚が増加
するため、単位面積当たりの容量が低減してしまう。し
たがって、所望の容量を得るために付加容量電極部の面
積を増大する必要が生じ、開口率の低下を引き起こして
いた。
【０００９】本発明は、このような実情に鑑みてなされ
たもので、付加容量電極部での層間短絡を防止すること
を可能とし、さらに、付加容量電極部の占有面積を増加
することなく、開口率の高いアクティブマトリクス基板
を提供することを目的としている。
たもので、付加容量電極部での層間短絡を防止すること
を可能とし、さらに、付加容量電極部の占有面積を増加
することなく、開口率の高いアクティブマトリクス基板
を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するために、（１）絶縁性基板に、走査線または走査
線および付加容量線と、信号線とが格子状に形成され、
前記各線の各交差点において、前記走査線の信号により
スイッチングが制御される薄膜トランジスタを介して、
各絵素電極が前記信号線に接続され、前記走査線の一部
または前記付加容量線上で、複数の絶縁層を挟んで付加
容量電極部が形成されているアクティブマトリクス基板
において、該付加容量電極部を構成する絶縁層の積層数
を部分的に異ならせたこと、更には、（２）前記絵素電
極が薄膜トランジスタ上の保護膜のコンタクトホールを
介してドレイン電極と電気的に接続され、前記絵素電極
に接続された付加容量電極部が形成されている構造で、
該付加容量電極部の一部において、ゲート絶縁膜と前記
保護膜が積層構造となっており、該積層構造以外の部分
では前記ゲート絶縁膜および前記保護膜のいずれか一方
で構成されていることを特徴としたものである。
決するために、（１）絶縁性基板に、走査線または走査
線および付加容量線と、信号線とが格子状に形成され、
前記各線の各交差点において、前記走査線の信号により
スイッチングが制御される薄膜トランジスタを介して、
各絵素電極が前記信号線に接続され、前記走査線の一部
または前記付加容量線上で、複数の絶縁層を挟んで付加
容量電極部が形成されているアクティブマトリクス基板
において、該付加容量電極部を構成する絶縁層の積層数
を部分的に異ならせたこと、更には、（２）前記絵素電
極が薄膜トランジスタ上の保護膜のコンタクトホールを
介してドレイン電極と電気的に接続され、前記絵素電極
に接続された付加容量電極部が形成されている構造で、
該付加容量電極部の一部において、ゲート絶縁膜と前記
保護膜が積層構造となっており、該積層構造以外の部分
では前記ゲート絶縁膜および前記保護膜のいずれか一方
で構成されていることを特徴としたものである。
【００１１】
（１）請求項１に対応する作用：付加容量電極部での層
間短絡は、該付加容量電極部を形成する走査線及び付加
容量配線のエッジ部における絶縁膜のカバレッジ不良に
よるクラックやピンホール等の欠陥を原因とする確率が
高い。そこで、付加容量電極部で層間短絡欠陥発生を低
減するためには、欠陥発生率が高い箇所と考えられる部
分についてのみ絶縁膜の積層数を増加すればよく、それ
以外の部分については絶縁膜を増加させる必要はない。
間短絡は、該付加容量電極部を形成する走査線及び付加
容量配線のエッジ部における絶縁膜のカバレッジ不良に
よるクラックやピンホール等の欠陥を原因とする確率が
高い。そこで、付加容量電極部で層間短絡欠陥発生を低
減するためには、欠陥発生率が高い箇所と考えられる部
分についてのみ絶縁膜の積層数を増加すればよく、それ
以外の部分については絶縁膜を増加させる必要はない。
【００１２】（２）請求項２に対応する作用：付加容量
を形成する走査線及び付加容量配線のエッジ部のみ絶縁
膜の積層数を増加し、付加容量電極部のエッジ部以外に
ついては、絶縁層の積層数を一層もしくは低減させる。
この結果、単位面積当たりの付加容量を増加させること
ができるため、必要とされる付加容量を得るための占有
面積を低減し、高い開口率が得られる。
を形成する走査線及び付加容量配線のエッジ部のみ絶縁
膜の積層数を増加し、付加容量電極部のエッジ部以外に
ついては、絶縁層の積層数を一層もしくは低減させる。
この結果、単位面積当たりの付加容量を増加させること
ができるため、必要とされる付加容量を得るための占有
面積を低減し、高い開口率が得られる。
【００１３】
【実施例】実施例について、図面を参照して以下に説明
する。図１〜図３は、本発明によるアクティブマトリク
ス基板の一実施例を説明するための構成図で、図１は表
示部分の要部平面図部、図２は図１におけるＡ−Ａ′線
断面図、図３は図１におけるＢ−Ｂ′線断面図である。
図中、１０はアクティブマトリクス基板、１１は絶縁性
基板、１２は走査線、１３は信号線、１４は絵素電極、
１５はＴＦＴ（Ｔhin Ｆilm Ｔransistor：薄膜トラン
ジスタ）、１６はゲート電極、１７は陰極酸化膜、１８
はゲート絶縁膜、１９は半導体層、２０はエッチングス
トッパー、２１はコンタクト層、２２はソース電極、２
３はドレイン電極、２４はコンタクトホール、２５は保
護膜、２６は付加容量電極部である。
する。図１〜図３は、本発明によるアクティブマトリク
ス基板の一実施例を説明するための構成図で、図１は表
示部分の要部平面図部、図２は図１におけるＡ−Ａ′線
断面図、図３は図１におけるＢ−Ｂ′線断面図である。
図中、１０はアクティブマトリクス基板、１１は絶縁性
基板、１２は走査線、１３は信号線、１４は絵素電極、
１５はＴＦＴ（Ｔhin Ｆilm Ｔransistor：薄膜トラン
ジスタ）、１６はゲート電極、１７は陰極酸化膜、１８
はゲート絶縁膜、１９は半導体層、２０はエッチングス
トッパー、２１はコンタクト層、２２はソース電極、２
３はドレイン電極、２４はコンタクトホール、２５は保
護膜、２６は付加容量電極部である。
【００１４】このアクティブマトリクス基板１０は、ガ
ラス板などからなる絶縁性基板１１の上に、第１の電極
配線として走査線１２と、第２の電極線として信号線１
３とが配線され、前記走査線１２と信号線１３とに囲ま
れた領域に絵素電極１４が形成されている。そして、前
記走査線１２、信号線１３および絵素電極１４の各々に
電気的に接続されて、スイッチング素子としてＴＦＴ１
５が形成されている。
ラス板などからなる絶縁性基板１１の上に、第１の電極
配線として走査線１２と、第２の電極線として信号線１
３とが配線され、前記走査線１２と信号線１３とに囲ま
れた領域に絵素電極１４が形成されている。そして、前
記走査線１２、信号線１３および絵素電極１４の各々に
電気的に接続されて、スイッチング素子としてＴＦＴ１
５が形成されている。
【００１５】該ＴＦＴ１５は走査線１２から分岐された
ゲート電極１６を有している。ゲート電極１６の上には
陽極酸化膜１７が形成され、さらに、基板全面を覆うよ
うにゲート絶縁膜１８が形成されている。該ゲート絶縁
膜１８の上に、ゲート電極１６と対向するようにチャネ
ル部となる半導体層１９が形成される。本実施例では、
アモルファスシリコンを用いて形成した。また、半導体
層１９の上にはエッチングストッパー２０が形成され、
該エッチングストッパー２０の上に電気的に分離された
コンタクト層２１が形成されている。該コンタント層２
１の各々の上には、信号線１３から絵素電極１４に向け
て分岐されたソース電極２２と、絵素電極１４からソー
ス電極２２に向けて分岐されたドレイン電極２３とが設
けられている。該ドレイン電極２３の上には保護膜２５
が、ドレイン電極２３にコンタクトホール２４を設けて
形成されている。さらに、保護膜２５上に酸化インジウ
ム系の絵素電極１４がコンタクトホール２４を介してド
レイン電極２３に接続されている。
ゲート電極１６を有している。ゲート電極１６の上には
陽極酸化膜１７が形成され、さらに、基板全面を覆うよ
うにゲート絶縁膜１８が形成されている。該ゲート絶縁
膜１８の上に、ゲート電極１６と対向するようにチャネ
ル部となる半導体層１９が形成される。本実施例では、
アモルファスシリコンを用いて形成した。また、半導体
層１９の上にはエッチングストッパー２０が形成され、
該エッチングストッパー２０の上に電気的に分離された
コンタクト層２１が形成されている。該コンタント層２
１の各々の上には、信号線１３から絵素電極１４に向け
て分岐されたソース電極２２と、絵素電極１４からソー
ス電極２２に向けて分岐されたドレイン電極２３とが設
けられている。該ドレイン電極２３の上には保護膜２５
が、ドレイン電極２３にコンタクトホール２４を設けて
形成されている。さらに、保護膜２５上に酸化インジウ
ム系の絵素電極１４がコンタクトホール２４を介してド
レイン電極２３に接続されている。
【００１６】絵素電極１４には、絵素を駆動するＴＦＴ
１５に接続されている走査線１２に隣接する走査線１２
が重畳され、重畳部に付加容量電極部２６が形成されて
いる。走査線１２のエッジ部においては、陽極酸化膜１
７、ゲート絶縁膜１８および保護膜２５が積層されてい
る。エッジ部以外では、ゲート絶縁膜１８がパターニン
グにより除去されており、陽極酸化膜１７および保護膜
２５が積層されている。
１５に接続されている走査線１２に隣接する走査線１２
が重畳され、重畳部に付加容量電極部２６が形成されて
いる。走査線１２のエッジ部においては、陽極酸化膜１
７、ゲート絶縁膜１８および保護膜２５が積層されてい
る。エッジ部以外では、ゲート絶縁膜１８がパターニン
グにより除去されており、陽極酸化膜１７および保護膜
２５が積層されている。
【００１７】次に、アクティブマトリクス基板の作製工
程を図１から図３を参照しながら説明する。まず、ガラ
ス基板１１の上にスパッタリングによりタンタルを３０
０ｎｍの厚さに積層する。該積層をフォトリソグラフィ
ーによりパターニングして走査線１２を形成する。この
とき、同時にゲート電極１６が形成される。次に、陽極
酸化法により走査線１２、ゲート電極１６を酸化して陽
極酸化膜１７を３００ｎｍの厚さに形成する。
程を図１から図３を参照しながら説明する。まず、ガラ
ス基板１１の上にスパッタリングによりタンタルを３０
０ｎｍの厚さに積層する。該積層をフォトリソグラフィ
ーによりパターニングして走査線１２を形成する。この
とき、同時にゲート電極１６が形成される。次に、陽極
酸化法により走査線１２、ゲート電極１６を酸化して陽
極酸化膜１７を３００ｎｍの厚さに形成する。
【００１８】続いて、プラズマＣＶＤ（Chemical Vapor
Deposition：化学蒸着法）法により、窒化ケイ素から
なるゲート絶縁膜１８を３００ｎｍの厚みに半導体層１
９としてアモルファスシリコンを３０ｎｍの厚みに積層
し、窒化ケイ素を２００ｎｍの厚みに積層する。そし
て、フォトリソグラフィーにより上層の窒化ケイ素をパ
ターニングしてエッチングストッパー２０を形成する。
続いて、プラズマＣＶＤ法により、リンを添加したｎ＋
アモルファスシリコン層を５０ｎｍの厚みに積層する。
そして、フォトリソグラフィーによりコンタクト層２１
および半導体層１９を同時にパターニングする。
Deposition：化学蒸着法）法により、窒化ケイ素から
なるゲート絶縁膜１８を３００ｎｍの厚みに半導体層１
９としてアモルファスシリコンを３０ｎｍの厚みに積層
し、窒化ケイ素を２００ｎｍの厚みに積層する。そし
て、フォトリソグラフィーにより上層の窒化ケイ素をパ
ターニングしてエッチングストッパー２０を形成する。
続いて、プラズマＣＶＤ法により、リンを添加したｎ＋
アモルファスシリコン層を５０ｎｍの厚みに積層する。
そして、フォトリソグラフィーによりコンタクト層２１
および半導体層１９を同時にパターニングする。
【００１９】次に、ゲート絶縁膜１８を図３に示すよう
に、走査線１２上のエッジ部を除いた部分がパターニン
グされて除去される。その後、信号配線材料としてＭｏ
の金属膜をスパッタリング法によって積層し、フォトリ
ソグラフィーによりパターニングして信号線１３、ソー
ス電極２２およびドレイン電極２３を形成する。次に、
保護膜２５をプラズマＣＶＤ法により、窒化ケイ素膜を
３００ｎｍ積層する。そして、フォトリソグラフィーに
より、コンタクトホール２４およびパターニングして除
去する。
に、走査線１２上のエッジ部を除いた部分がパターニン
グされて除去される。その後、信号配線材料としてＭｏ
の金属膜をスパッタリング法によって積層し、フォトリ
ソグラフィーによりパターニングして信号線１３、ソー
ス電極２２およびドレイン電極２３を形成する。次に、
保護膜２５をプラズマＣＶＤ法により、窒化ケイ素膜を
３００ｎｍ積層する。そして、フォトリソグラフィーに
より、コンタクトホール２４およびパターニングして除
去する。
【００２０】次に、絵素電極１４となる酸化インジウム
を主成分として透明導電膜をスパッタリングにより１０
０ｎｍの厚みに積層し、フォトリソグラフィーにより絵
素電極１４および付加容量電極部２６とし、アクティブ
マトリクス基板１０が完成する。さらに、前記アクティ
ブマトリクス基板１０上に配向膜（図示せず）を形成
し、配向膜をラビングする。そして、対向電極が設けら
れた基板（図示せず）と貼り合わせ、両基板間に液晶
（図示せず）を注入することにより液晶パネルが得られ
る。このように、本発明のアクティブマトリクス基板
は、付加容量を形成する絶縁層を多層化し、さらに、そ
の一部分において絶縁膜の積層数を低減されていること
で上記目的が達成出来る。
を主成分として透明導電膜をスパッタリングにより１０
０ｎｍの厚みに積層し、フォトリソグラフィーにより絵
素電極１４および付加容量電極部２６とし、アクティブ
マトリクス基板１０が完成する。さらに、前記アクティ
ブマトリクス基板１０上に配向膜（図示せず）を形成
し、配向膜をラビングする。そして、対向電極が設けら
れた基板（図示せず）と貼り合わせ、両基板間に液晶
（図示せず）を注入することにより液晶パネルが得られ
る。このように、本発明のアクティブマトリクス基板
は、付加容量を形成する絶縁層を多層化し、さらに、そ
の一部分において絶縁膜の積層数を低減されていること
で上記目的が達成出来る。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
によると、以下のような効果がある。 （１）請求項１に対応する効果：付加容量電極部の絶縁
膜の積層数が任意の部分について変更されており、層間
短絡欠陥の発生率の高い部分等のみに絶縁膜を積層する
ことで層間短絡による不良を防止することが可能とな
る。 （２）請求項２に対応する効果：付加容量を形成する走
査線及び付加容量配線のエッジ部のみ絶縁膜の積層数を
増加し、付加容量電極部のエッジ部以外については、絶
縁層の積層数を一層もしくは低減させるようにしている
ので、絶縁膜付加容量の低下がなく、付加容量電極部の
面積を増加する必要がないため、本発明のアクティブマ
トリクス基板により、液晶パネルの開口率を向上させ、
消費電力の小さい液晶表示装置を得ることができる。
によると、以下のような効果がある。 （１）請求項１に対応する効果：付加容量電極部の絶縁
膜の積層数が任意の部分について変更されており、層間
短絡欠陥の発生率の高い部分等のみに絶縁膜を積層する
ことで層間短絡による不良を防止することが可能とな
る。 （２）請求項２に対応する効果：付加容量を形成する走
査線及び付加容量配線のエッジ部のみ絶縁膜の積層数を
増加し、付加容量電極部のエッジ部以外については、絶
縁層の積層数を一層もしくは低減させるようにしている
ので、絶縁膜付加容量の低下がなく、付加容量電極部の
面積を増加する必要がないため、本発明のアクティブマ
トリクス基板により、液晶パネルの開口率を向上させ、
消費電力の小さい液晶表示装置を得ることができる。
【図１】本発明によるアクティブマトリクス基板の一実
施例を説明するための構成図である。
施例を説明するための構成図である。
【図２】図１におけるＡ−Ａ′線断面図である。
【図３】図１におけるＢ−Ｂ′線断面図である。
【図４】従来のアクティブマトリクス基板の表示部を示
す要部平面図である。
す要部平面図である。
【図５】図４におけるＣ−Ｃ′線断面図である。
【図６】図４におけるＤ−Ｄ′線断面図である。
１０…アクティブマトリクス基板、１１…絶縁性基板、
１２…走査線、１３…信号線、１４…絵素電極、１５…
ＴＦＴ（Ｔhin Ｆilm Ｔransistor：薄膜トランジス
タ）、１６…ゲート電極、１７…陰極酸化膜、１８…ゲ
ート絶縁膜、１９…半導体層、２０…エッチングストッ
パー、２１…コンタクト層、２２…ソース電極、２３…
ドレイン電極、２４…コンタクトホール、２５…保護
膜、２６…付加容量電極部。
１２…走査線、１３…信号線、１４…絵素電極、１５…
ＴＦＴ（Ｔhin Ｆilm Ｔransistor：薄膜トランジス
タ）、１６…ゲート電極、１７…陰極酸化膜、１８…ゲ
ート絶縁膜、１９…半導体層、２０…エッチングストッ
パー、２１…コンタクト層、２２…ソース電極、２３…
ドレイン電極、２４…コンタクトホール、２５…保護
膜、２６…付加容量電極部。
Claims (2)
- 【請求項１】 絶縁性基板に、走査線または走査線およ
び付加容量線と、信号線とが格子状に形成され、前記各
線の各交差点において、前記走査線の信号によりスイッ
チングが制御される薄膜トランジスタを介して、各絵素
電極が前記信号線に接続され、前記走査線の一部または
前記付加容量線上で、複数の絶縁層を挟んで付加容量電
極部が形成されているアクティブマトリクス基板におい
て、該付加容量電極部を構成する絶縁層の積層数を部分
的に異ならせたことを特徴とするアクティブマトリクス
基板。 - 【請求項２】 前記絵素電極が薄膜トランジスタ上の保
護膜のコンタクトホールを介してドレイン電極と電気的
に接続され、前記絵素電極に接続された付加容量電極部
が形成されている構造で、該付加容量電極部の一部にお
いて、ゲート絶縁膜と前記保護膜が積層構造となってお
り、該積層構造以外の部分では前記ゲート絶縁膜および
前記保護膜のいずれか一方で構成されていることを特徴
とする請求項１記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30247894A JP3083965B2 (ja) | 1994-12-06 | 1994-12-06 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30247894A JP3083965B2 (ja) | 1994-12-06 | 1994-12-06 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08160452A true JPH08160452A (ja) | 1996-06-21 |
| JP3083965B2 JP3083965B2 (ja) | 2000-09-04 |
Family
ID=17909439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30247894A Expired - Fee Related JP3083965B2 (ja) | 1994-12-06 | 1994-12-06 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083965B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006276118A (ja) * | 2005-03-28 | 2006-10-12 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| JP2007108513A (ja) * | 2005-10-14 | 2007-04-26 | Koninkl Philips Electronics Nv | 液晶表示装置およびその製造方法 |
| JP2008287266A (ja) * | 2006-03-15 | 2008-11-27 | Sharp Corp | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
-
1994
- 1994-12-06 JP JP30247894A patent/JP3083965B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006276118A (ja) * | 2005-03-28 | 2006-10-12 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| JP2007108513A (ja) * | 2005-10-14 | 2007-04-26 | Koninkl Philips Electronics Nv | 液晶表示装置およびその製造方法 |
| JP2008287266A (ja) * | 2006-03-15 | 2008-11-27 | Sharp Corp | アクティブマトリクス基板、表示装置、テレビジョン受像機 |
| US8304769B2 (en) | 2006-03-15 | 2012-11-06 | Sharp Kabushiki Kaisha | Active matrix substrate having channel protection film covering transistor channel, and display apparatus and/or, television receiver including same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3083965B2 (ja) | 2000-09-04 |
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