JPH01185522A - 表示装置駆動用基板 - Google Patents
表示装置駆動用基板Info
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- JPH01185522A JPH01185522A JP63007401A JP740188A JPH01185522A JP H01185522 A JPH01185522 A JP H01185522A JP 63007401 A JP63007401 A JP 63007401A JP 740188 A JP740188 A JP 740188A JP H01185522 A JPH01185522 A JP H01185522A
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- gate
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- gate insulating
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Links
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明はアクティブマトリックス型表示装置駆動用基板
に関する。
に関する。
(従来の技術)
近年、非品質シリコン膜(以下a−Si膜と略称)を用
いた薄膜トランジスタ(以下TPTと略称)をスイッチ
ング素子として用いたアクティブマトリックス型液晶表
示装置が注目されている.これは、廉価なガラス基板が
利用できるために、大面積。
いた薄膜トランジスタ(以下TPTと略称)をスイッチ
ング素子として用いたアクティブマトリックス型液晶表
示装置が注目されている.これは、廉価なガラス基板が
利用できるために、大面積。
高精細,高画質,廉価等が達成できる可能性があるから
である。
である。
第3図にTFTアレイを用いたデイスプレィの等価回路
を示す。この第3図において、31(31□,322。
を示す。この第3図において、31(31□,322。
・・・31n)は行方向のTPT33のゲート電極を共
通にドライブするアドレスライン、32(32□,32
□,・・・32n)はデイスプレィ信号を列方向のTF
T 33のソースに送るデータラインである. TPT
33はアドレスライン31とデータライン32の各ク
ロスポイントに対応した画素毎に用いられ、各ドレイン
電極は表示素子35と共にキャパシタ34にも接続され
ている。表示素子35は例えば液晶やエレクトロルミネ
ッセンス素子である。具体的に液晶デイスプレィパネル
を例にとると、アドレスライン31.データライン32
、トランジスタ33およびキャパシタ34を集積形成し
た駆動回路基板と、これに対向する透明電極を全面に形
成した基板との間に液晶層を挟持することにより構成さ
れる。このようなデイスプレィパネルはアドレスライン
毎にデータを書き込む線順次方式で駆動され、表示素子
35をデユーティ比はぼ100%で駆動できる利点があ
る。なお、上記構成でキャパシタ34は付けられないこ
ともある。
通にドライブするアドレスライン、32(32□,32
□,・・・32n)はデイスプレィ信号を列方向のTF
T 33のソースに送るデータラインである. TPT
33はアドレスライン31とデータライン32の各ク
ロスポイントに対応した画素毎に用いられ、各ドレイン
電極は表示素子35と共にキャパシタ34にも接続され
ている。表示素子35は例えば液晶やエレクトロルミネ
ッセンス素子である。具体的に液晶デイスプレィパネル
を例にとると、アドレスライン31.データライン32
、トランジスタ33およびキャパシタ34を集積形成し
た駆動回路基板と、これに対向する透明電極を全面に形
成した基板との間に液晶層を挟持することにより構成さ
れる。このようなデイスプレィパネルはアドレスライン
毎にデータを書き込む線順次方式で駆動され、表示素子
35をデユーティ比はぼ100%で駆動できる利点があ
る。なお、上記構成でキャパシタ34は付けられないこ
ともある。
次に、第4図にこの種のデイスプレィの具体的な構造を
示す。第4図において、ガラス基板41の上にアドレス
線及びゲートとなる配線パターン42(42,、422
)を形成し、ゲート絶縁膜43. a−3i 44を堆
積し、a−3iの島を形成する0次にソース・ドレイン
電極、データ線および表示電極となる配線45(451
,45□)を形成する。
示す。第4図において、ガラス基板41の上にアドレス
線及びゲートとなる配線パターン42(42,、422
)を形成し、ゲート絶縁膜43. a−3i 44を堆
積し、a−3iの島を形成する0次にソース・ドレイン
電極、データ線および表示電極となる配線45(451
,45□)を形成する。
この種のデイスプレィを大面積、高精細化するとともに
画素回路の数は非常に多くなり、無欠陥で作ることは困
難となる。これらの欠陥の主な原因としては、(a)ア
ドレス線とデータ線の眉間ショート、(b)配線の開放
、(c)トランジスタの欠陥等がある。
画素回路の数は非常に多くなり、無欠陥で作ることは困
難となる。これらの欠陥の主な原因としては、(a)ア
ドレス線とデータ線の眉間ショート、(b)配線の開放
、(c)トランジスタの欠陥等がある。
しかし、デイスプレィの点欠陥がある程度許されるなら
ば配線開放や、トランジスタの欠陥は余り大きな問題と
はならない。例えば、第3図において、アドレスライン
31が途中の一点で切断されても、両方向から信号を入
れることにより、多くても一点の欠陥となるだけである
。しかし、多層配線間の短絡は、縦横2本の線欠陥を発
生させるために重大な問題となる。
ば配線開放や、トランジスタの欠陥は余り大きな問題と
はならない。例えば、第3図において、アドレスライン
31が途中の一点で切断されても、両方向から信号を入
れることにより、多くても一点の欠陥となるだけである
。しかし、多層配線間の短絡は、縦横2本の線欠陥を発
生させるために重大な問題となる。
このような眉間短絡は、熱酸化膜が利用できる結晶シリ
コンと異なるa−5i TFTでは低温で形成できるス
パッタやCVDで形成しなければならないため、絶縁膜
の膜質が劣るため発生する。このような絶縁膜のショー
トをなくすためには、第4図に示すように、ゲート金属
の表面に陽極酸化を施して形成される陽極酸化膜を用い
ることが有効なことが特開昭60−54478号公報に
報告されている。
コンと異なるa−5i TFTでは低温で形成できるス
パッタやCVDで形成しなければならないため、絶縁膜
の膜質が劣るため発生する。このような絶縁膜のショー
トをなくすためには、第4図に示すように、ゲート金属
の表面に陽極酸化を施して形成される陽極酸化膜を用い
ることが有効なことが特開昭60−54478号公報に
報告されている。
しかし、デイスプレィの精細度が向上してマスクアライ
メントに対する要求精度が向上したときには、このよう
な逆スタツガ型では対応ができない。そこで第5図に断
面図で示すコプラナ型を用いてセルファライン構造にす
ることにより合せ精度はほぼ完全にできる。なお、第5
図に示すようにコプラナ型TPTの構造は、ガラス基板
51上に交差部で、1層目データ配線52. a−5i
層53.ゲート絶縁膜54.およびゲート電極55が積
層して形成されており、眉間絶縁膜57を介して2層目
アドレスデータ配線59が設けられている。また、TF
T部でゲート部を除<a−5iM53にドーピングによ
って形成されたn”a−5i156によってソース、ド
レイン電極部が構成されており、ゲート電極55にはI
TO表示電極58が接続されている。また、第6図に断
面図で示すスタッガ型TPTはアドレスラインを2N目
の金属で形成することから金属層を厚く形成でき、アド
レスライン抵抗を低減できる。しかし、このようにゲー
ト電極を上に配置した場合には、第4図に示すTPTの
ゲート電極の表面を陽極酸化しても、下層の陽極酸化さ
れてない金属部分がa−3i層と短絡するため、層間短
絡を防止することはできない。このため、コブラナ型や
スタッガ型TPTで眉間短絡をなくすことは困難であっ
た。
メントに対する要求精度が向上したときには、このよう
な逆スタツガ型では対応ができない。そこで第5図に断
面図で示すコプラナ型を用いてセルファライン構造にす
ることにより合せ精度はほぼ完全にできる。なお、第5
図に示すようにコプラナ型TPTの構造は、ガラス基板
51上に交差部で、1層目データ配線52. a−5i
層53.ゲート絶縁膜54.およびゲート電極55が積
層して形成されており、眉間絶縁膜57を介して2層目
アドレスデータ配線59が設けられている。また、TF
T部でゲート部を除<a−5iM53にドーピングによ
って形成されたn”a−5i156によってソース、ド
レイン電極部が構成されており、ゲート電極55にはI
TO表示電極58が接続されている。また、第6図に断
面図で示すスタッガ型TPTはアドレスラインを2N目
の金属で形成することから金属層を厚く形成でき、アド
レスライン抵抗を低減できる。しかし、このようにゲー
ト電極を上に配置した場合には、第4図に示すTPTの
ゲート電極の表面を陽極酸化しても、下層の陽極酸化さ
れてない金属部分がa−3i層と短絡するため、層間短
絡を防止することはできない。このため、コブラナ型や
スタッガ型TPTで眉間短絡をなくすことは困難であっ
た。
(発明が解決しようとする課題)
取上の如く、従来のコプラナ型やスタッガ型のゲート上
置き型のTPTではゲート絶縁膜のピンホールによる眉
間絶縁不良を防止するための重大な課題がある。
置き型のTPTではゲート絶縁膜のピンホールによる眉
間絶縁不良を防止するための重大な課題がある。
この発明は取上の従来の表示装置駆動用基板における課
題のゲート上置き型TPTのゲート絶縁膜のピンホール
による眉間絶縁不良を対策することを目的とする。
題のゲート上置き型TPTのゲート絶縁膜のピンホール
による眉間絶縁不良を対策することを目的とする。
(課題を解決するための手段)
この発明にかかる表示装置駆動用基板は、絶縁性基板上
に形成された複数のアドレス配線と、このアドレス配線
に絶縁的に交差し交差部を形成する複数のデータ線と、
これら交差部近傍に配置された画素電極と、前記交差部
に隣接して配置されており、前記アドレス線に電気的接
続されたゲート、前記データ線に電気的接続されたドレ
イン。
に形成された複数のアドレス配線と、このアドレス配線
に絶縁的に交差し交差部を形成する複数のデータ線と、
これら交差部近傍に配置された画素電極と、前記交差部
に隣接して配置されており、前記アドレス線に電気的接
続されたゲート、前記データ線に電気的接続されたドレ
イン。
前記画素電極に電気的接続されたソース電極とからなる
薄膜トランジスタとから構成される装置置駆動用基板に
おいて、前記薄膜トランジスタは前記絶縁性基板側から
半導体膜,ゲート絶縁膜。
薄膜トランジスタとから構成される装置置駆動用基板に
おいて、前記薄膜トランジスタは前記絶縁性基板側から
半導体膜,ゲート絶縁膜。
およびゲートを積層して有し、ゲートlI1!l縁膜と
ゲート間に金属の陽極酸化膜を配置してなることを特徴
とするものであり、半導体膜がアモルファスシリコンで
あること、金属の陽極酸化膜がTa,およびTaを含む
合金の陽極酸化膜であり、ゲート絶縁膜がプラズマCV
D 、 またはスパッタリングによる堆積膜である。
ゲート間に金属の陽極酸化膜を配置してなることを特徴
とするものであり、半導体膜がアモルファスシリコンで
あること、金属の陽極酸化膜がTa,およびTaを含む
合金の陽極酸化膜であり、ゲート絶縁膜がプラズマCV
D 、 またはスパッタリングによる堆積膜である。
(作 用)
この発明にかかるデイスプレィはTPTの陽極酸化膜に
はピンホールが皆無であるので、ゲート絶縁膜にピンホ
ールがあっても陽極酸化膜により電気的短絡が防止され
、ゲートとソース・ドレイン電極間、またはアドレス線
とデータ線間の電気的短絡を解消する。
はピンホールが皆無であるので、ゲート絶縁膜にピンホ
ールがあっても陽極酸化膜により電気的短絡が防止され
、ゲートとソース・ドレイン電極間、またはアドレス線
とデータ線間の電気的短絡を解消する。
(実施例)
以下、この発明の第1の実施例につき第1図を参照して
説明する。第1図aに平面図,第1図b。
説明する。第1図aに平面図,第1図b。
CにaのAA線, BB線に沿う断面図で示す。図示の
ように、ガラス基板11の上にクローム層を1500人
厚に堆積しデータライン接続線l2が形成され、次にプ
ラス? CVDにより層厚3000人のa−Si層13
。
ように、ガラス基板11の上にクローム層を1500人
厚に堆積しデータライン接続線l2が形成され、次にプ
ラス? CVDにより層厚3000人のa−Si層13
。
Sin,層で層厚2000人に形成されたゲート絶縁膜
14□が堆積され、さらにスパッタリングにより層厚8
00人のTa層が形成されている。このTa層はクエン
酸0.1%水溶液中で0.5A/a#, IOOVまで
陽極酸化を施し、層厚2000人のTaOx層14□が
形成される。
14□が堆積され、さらにスパッタリングにより層厚8
00人のTa層が形成されている。このTa層はクエン
酸0.1%水溶液中で0.5A/a#, IOOVまで
陽極酸化を施し、層厚2000人のTaOx層14□が
形成される。
次にスパッタリングにより層厚2000人のCr層を被
着し、形成されたCr/TaOx/SiOx/a−Si
の全層に選択エツチングを施しTFT部とアドレス線と
データ線の交差部の島を設ける.次に、上記Cr層をフ
ェリシアン化カリウムでエツチング、TaOx層14□
をケミカルドライエツチング、Sin,のゲート絶縁膜
14、をNH4Fで夫々エツチングしてゲートパターン
を形成する。ここで、15はクロム層で形成されたゲー
ト電極である。次に、a−Si層13の表面をプラズマ
ドープしてn“a−Si領域16を形成したのち、層間
絶縁膜17をプラズマCVDにより堆積する。さらに、
層厚1500人の表示用ITO電極18 (Indiu
m TinOxide)をスパッタリングにより形成す
る。次にコンタクトホールを設け、層厚lμmのA1層
をスパッタリングで堆積し、ソース,ドレイン,ゲート
およびアドレス配線,データ配線を形成してデイスプレ
ィが得られる。なお、上記について第1図に示される1
9は2層目アドレスデータ配線層である。
着し、形成されたCr/TaOx/SiOx/a−Si
の全層に選択エツチングを施しTFT部とアドレス線と
データ線の交差部の島を設ける.次に、上記Cr層をフ
ェリシアン化カリウムでエツチング、TaOx層14□
をケミカルドライエツチング、Sin,のゲート絶縁膜
14、をNH4Fで夫々エツチングしてゲートパターン
を形成する。ここで、15はクロム層で形成されたゲー
ト電極である。次に、a−Si層13の表面をプラズマ
ドープしてn“a−Si領域16を形成したのち、層間
絶縁膜17をプラズマCVDにより堆積する。さらに、
層厚1500人の表示用ITO電極18 (Indiu
m TinOxide)をスパッタリングにより形成す
る。次にコンタクトホールを設け、層厚lμmのA1層
をスパッタリングで堆積し、ソース,ドレイン,ゲート
およびアドレス配線,データ配線を形成してデイスプレ
ィが得られる。なお、上記について第1図に示される1
9は2層目アドレスデータ配線層である。
次に、第2図に示す第2の実施例のデイスプレィにつき
形成順序に従って構成を説明する。ガラス基板21上に
スパッタリングによって層厚1500人のCrで形成さ
れたデータ配線22を堆積し、プラズマCVDにより層
厚300人のn”a−Si/iF23を堆積する。
形成順序に従って構成を説明する。ガラス基板21上に
スパッタリングによって層厚1500人のCrで形成さ
れたデータ配線22を堆積し、プラズマCVDにより層
厚300人のn”a−Si/iF23を堆積する。
次に、Cr/n”a−Si積層層にエツチングを施して
データ配線およびソース,ドレイン線を形成した後にプ
ラズマCVDにより層厚3000人のa−Si層24を
堆積し、エツチングを施しa−Siの島を形成する。次
に、プラズマCVDにより層厚3000人のSiO□層
で形成されたゲート絶縁膜25□を堆積する。ついで、
スパッタリングにより層厚800人にTa層を堆積した
のち、クエン酸水溶液中で陽極酸化を施しTaOxM2
5□とする。次に、スパッタリングにより層厚1500
人のITO表示電極26を堆積し、画素電極を形成する
。ついで、TaOx/SiOxにデータ線用のコンタク
トホールを開口したのちにゲートおよびアドレスライン
を層厚1μ朧のA2層で形成してデイスプレィが得られ
る。
データ配線およびソース,ドレイン線を形成した後にプ
ラズマCVDにより層厚3000人のa−Si層24を
堆積し、エツチングを施しa−Siの島を形成する。次
に、プラズマCVDにより層厚3000人のSiO□層
で形成されたゲート絶縁膜25□を堆積する。ついで、
スパッタリングにより層厚800人にTa層を堆積した
のち、クエン酸水溶液中で陽極酸化を施しTaOxM2
5□とする。次に、スパッタリングにより層厚1500
人のITO表示電極26を堆積し、画素電極を形成する
。ついで、TaOx/SiOxにデータ線用のコンタク
トホールを開口したのちにゲートおよびアドレスライン
を層厚1μ朧のA2層で形成してデイスプレィが得られ
る。
機上において、構造がa−Si/SiOx/TaOx/
ゲートの構造が同じであれば、ソース,ドレインの構造
がどのようであっても同様の効果がある。例えば第2図
dに示すように、a−Si/SiOx/TaOxと堆積
してパターニングしてからSiOxを堆積して形成して
もよい。
ゲートの構造が同じであれば、ソース,ドレインの構造
がどのようであっても同様の効果がある。例えば第2図
dに示すように、a−Si/SiOx/TaOxと堆積
してパターニングしてからSiOxを堆積して形成して
もよい。
次に、陽極酸化膜はTaOxに限らず、AI20x,
TiOxでもよい。また、陽極酸化膜が他の方法で作成
された絶縁膜に挟まれていてもよい。
TiOxでもよい。また、陽極酸化膜が他の方法で作成
された絶縁膜に挟まれていてもよい。
次に、配線間の電気的短絡についてデータ線間をすべて
短絡させて各アドレス線との短絡の割合を測定を行なっ
た。そして、第1図に示すコプラす型、第2図に示すス
タッガ型共にTaOxを設けない場合には短絡の割合が
約50%あったが、層厚2000人のTaOxを設けた
場合には0〜1%に著滅するという顕著な効果が得られ
た。
短絡させて各アドレス線との短絡の割合を測定を行なっ
た。そして、第1図に示すコプラす型、第2図に示すス
タッガ型共にTaOxを設けない場合には短絡の割合が
約50%あったが、層厚2000人のTaOxを設けた
場合には0〜1%に著滅するという顕著な効果が得られ
た。
本発明によれば、線欠陥の原因となるショートがほぼ零
となり、デイスプレィの画質が大幅に向上でき、且つ、
製品の歩留りが顕著に向上できる。
となり、デイスプレィの画質が大幅に向上でき、且つ、
製品の歩留りが顕著に向上できる。
【図面の簡単な説明】
第1図は本発明の第1の実施例の表示装置駆動用基板に
かかり、aは平面図、bおよびCはいずれも断面図、第
2図は第2の実施例にかかり、aは平面図、bおよびC
はいずれも断面図、第3図はアクティブマトリックス型
デイスプレィの等価回路図、第4図は陽極酸化膜を使っ
た従来例の表示装置駆動用基板の断面図、第S図はコプ
ラナ型TPTを用いた従来例の表示装置駆動用基板にか
かり、aは平面図、bおよびCはいずれも断面図、第6
図はスタッガ型TPTを用いた従来例の表示装置駆動用
基板にかかり、aは平面図、bおよびCはいずれも断面
図である。 11、21−−−−−−ガラス基板 12、22−−−−−−データライン接続線13、24
−−−−一−a−3i層 14□、 251−−−−ゲート絶縁膜142、25.
−−−−TaOx層 15−−−一−−−−−−ゲート電極 16、23−−−−−−n”a−5i/W17−−−−
−−−−−−層間絶縁膜
かかり、aは平面図、bおよびCはいずれも断面図、第
2図は第2の実施例にかかり、aは平面図、bおよびC
はいずれも断面図、第3図はアクティブマトリックス型
デイスプレィの等価回路図、第4図は陽極酸化膜を使っ
た従来例の表示装置駆動用基板の断面図、第S図はコプ
ラナ型TPTを用いた従来例の表示装置駆動用基板にか
かり、aは平面図、bおよびCはいずれも断面図、第6
図はスタッガ型TPTを用いた従来例の表示装置駆動用
基板にかかり、aは平面図、bおよびCはいずれも断面
図である。 11、21−−−−−−ガラス基板 12、22−−−−−−データライン接続線13、24
−−−−一−a−3i層 14□、 251−−−−ゲート絶縁膜142、25.
−−−−TaOx層 15−−−一−−−−−−ゲート電極 16、23−−−−−−n”a−5i/W17−−−−
−−−−−−層間絶縁膜
Claims (1)
- (1)絶縁性基板上に形成された複数のアドレス配線と
、このアドレス配線に絶縁的に交差し交差部を形成する
複数のデータ線と、これら交差部近傍に配置された画素
電極と、前記交差部に隣接して配置されており、前記ア
ドレス線に電気的接続されたゲート、前記データ線に電
気的接続されたドレイン、前記画素電極に電気的接続さ
れたソース電極とからなる薄膜トランジスタとから構成
された表示装置駆動用基板において、前記薄膜トランジ
スタは前記絶縁性基板側から半導体膜、ゲート絶縁膜、
およびゲートを積層して有し、ゲート絶縁膜とゲート間
に金属の陽極酸化膜を配置してなることを特徴とする表
示装置駆動用基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63007401A JPH01185522A (ja) | 1988-01-19 | 1988-01-19 | 表示装置駆動用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63007401A JPH01185522A (ja) | 1988-01-19 | 1988-01-19 | 表示装置駆動用基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01185522A true JPH01185522A (ja) | 1989-07-25 |
Family
ID=11664862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63007401A Pending JPH01185522A (ja) | 1988-01-19 | 1988-01-19 | 表示装置駆動用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01185522A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-01-19 JP JP63007401A patent/JPH01185522A/ja active Pending
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