JPH01185522A

JPH01185522A - 表示装置駆動用基板

Info

Publication number: JPH01185522A
Application number: JP63007401A
Authority: JP
Inventors: Mitsushi Ikeda; 光志池田; Meiko Ogawa; 小川　盟子
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-19
Filing date: 1988-01-19
Publication date: 1989-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はアクティブマトリックス型表示装置駆動用基板
に関する。

（従来の技術）近年、非品質シリコン膜（以下ａ−Ｓｉ膜と略称）を用
いた薄膜トランジスタ（以下ＴＰＴと略称）をスイッチ
ング素子として用いたアクティブマトリックス型液晶表
示装置が注目されている．これは、廉価なガラス基板が
利用できるために、大面積。

高精細，高画質，廉価等が達成できる可能性があるから
である。

第３図にＴＦＴアレイを用いたデイスプレィの等価回路
を示す。この第３図において、３１（３１□，３２２。

・・・３１ｎ）は行方向のＴＰＴ３３のゲート電極を共
通にドライブするアドレスライン、３２（３２□，３２
□，・・・３２ｎ）はデイスプレィ信号を列方向のＴＦ
Ｔ　３３のソースに送るデータラインである．　ＴＰＴ
　３３はアドレスライン３１とデータライン３２の各ク
ロスポイントに対応した画素毎に用いられ、各ドレイン
電極は表示素子３５と共にキャパシタ３４にも接続され
ている。表示素子３５は例えば液晶やエレクトロルミネ
ッセンス素子である。具体的に液晶デイスプレィパネル
を例にとると、アドレスライン３１．データライン３２
、トランジスタ３３およびキャパシタ３４を集積形成し
た駆動回路基板と、これに対向する透明電極を全面に形
成した基板との間に液晶層を挟持することにより構成さ
れる。このようなデイスプレィパネルはアドレスライン
毎にデータを書き込む線順次方式で駆動され、表示素子
３５をデユーティ比はぼ１００％で駆動できる利点があ
る。なお、上記構成でキャパシタ３４は付けられないこ
ともある。

次に、第４図にこの種のデイスプレィの具体的な構造を
示す。第４図において、ガラス基板４１の上にアドレス
線及びゲートとなる配線パターン４２（４２，、４２２
）を形成し、ゲート絶縁膜４３．　ａ−３ｉ　４４を堆
積し、ａ−３ｉの島を形成する０次にソース・ドレイン
電極、データ線および表示電極となる配線４５（４５１
，４５□）を形成する。

この種のデイスプレィを大面積、高精細化するとともに
画素回路の数は非常に多くなり、無欠陥で作ることは困
難となる。これらの欠陥の主な原因としては、（ａ）ア
ドレス線とデータ線の眉間ショート、（ｂ）配線の開放
、（ｃ）トランジスタの欠陥等がある。

しかし、デイスプレィの点欠陥がある程度許されるなら
ば配線開放や、トランジスタの欠陥は余り大きな問題と
はならない。例えば、第３図において、アドレスライン
３１が途中の一点で切断されても、両方向から信号を入
れることにより、多くても一点の欠陥となるだけである
。しかし、多層配線間の短絡は、縦横２本の線欠陥を発
生させるために重大な問題となる。

このような眉間短絡は、熱酸化膜が利用できる結晶シリ
コンと異なるａ−５ｉ　ＴＦＴでは低温で形成できるス
パッタやＣＶＤで形成しなければならないため、絶縁膜
の膜質が劣るため発生する。このような絶縁膜のショー
トをなくすためには、第４図に示すように、ゲート金属
の表面に陽極酸化を施して形成される陽極酸化膜を用い
ることが有効なことが特開昭６０−５４４７８号公報に
報告されている。

しかし、デイスプレィの精細度が向上してマスクアライ
メントに対する要求精度が向上したときには、このよう
な逆スタツガ型では対応ができない。そこで第５図に断
面図で示すコプラナ型を用いてセルファライン構造にす
ることにより合せ精度はほぼ完全にできる。なお、第５
図に示すようにコプラナ型ＴＰＴの構造は、ガラス基板
５１上に交差部で、１層目データ配線５２．　ａ−５ｉ
層５３．ゲート絶縁膜５４．およびゲート電極５５が積
層して形成されており、眉間絶縁膜５７を介して２層目
アドレスデータ配線５９が設けられている。また、ＴＦ
Ｔ部でゲート部を除＜ａ−５ｉＭ５３にドーピングによ
って形成されたｎ”ａ−５ｉ１５６によってソース、ド
レイン電極部が構成されており、ゲート電極５５にはＩ
ＴＯ表示電極５８が接続されている。また、第６図に断
面図で示すスタッガ型ＴＰＴはアドレスラインを２Ｎ目
の金属で形成することから金属層を厚く形成でき、アド
レスライン抵抗を低減できる。しかし、このようにゲー
ト電極を上に配置した場合には、第４図に示すＴＰＴの
ゲート電極の表面を陽極酸化しても、下層の陽極酸化さ
れてない金属部分がａ−３ｉ層と短絡するため、層間短
絡を防止することはできない。このため、コブラナ型や
スタッガ型ＴＰＴで眉間短絡をなくすことは困難であっ
た。

（発明が解決しようとする課題）取上の如く、従来のコプラナ型やスタッガ型のゲート上
置き型のＴＰＴではゲート絶縁膜のピンホールによる眉
間絶縁不良を防止するための重大な課題がある。

この発明は取上の従来の表示装置駆動用基板における課
題のゲート上置き型ＴＰＴのゲート絶縁膜のピンホール
による眉間絶縁不良を対策することを目的とする。

〔発明の構成〕

（課題を解決するための手段）この発明にかかる表示装置駆動用基板は、絶縁性基板上
に形成された複数のアドレス配線と、このアドレス配線
に絶縁的に交差し交差部を形成する複数のデータ線と、
これら交差部近傍に配置された画素電極と、前記交差部
に隣接して配置されており、前記アドレス線に電気的接
続されたゲート、前記データ線に電気的接続されたドレ
イン。

前記画素電極に電気的接続されたソース電極とからなる
薄膜トランジスタとから構成される装置置駆動用基板に
おいて、前記薄膜トランジスタは前記絶縁性基板側から
半導体膜，ゲート絶縁膜。

およびゲートを積層して有し、ゲートｌＩ１！ｌ縁膜と
ゲート間に金属の陽極酸化膜を配置してなることを特徴
とするものであり、半導体膜がアモルファスシリコンで
あること、金属の陽極酸化膜がＴａ，およびＴａを含む
合金の陽極酸化膜であり、ゲート絶縁膜がプラズマＣＶ
Ｄ　、　　またはスパッタリングによる堆積膜である。

（作　用）この発明にかかるデイスプレィはＴＰＴの陽極酸化膜に
はピンホールが皆無であるので、ゲート絶縁膜にピンホ
ールがあっても陽極酸化膜により電気的短絡が防止され
、ゲートとソース・ドレイン電極間、またはアドレス線
とデータ線間の電気的短絡を解消する。

（実施例）以下、この発明の第１の実施例につき第１図を参照して
説明する。第１図ａに平面図，第１図ｂ。

ＣにａのＡＡ線，　ＢＢ線に沿う断面図で示す。図示の
ように、ガラス基板１１の上にクローム層を１５００人
厚に堆積しデータライン接続線ｌ２が形成され、次にプ
ラス？　ＣＶＤにより層厚３０００人のａ−Ｓｉ層１３
。

Ｓｉｎ，層で層厚２０００人に形成されたゲート絶縁膜
１４□が堆積され、さらにスパッタリングにより層厚８
００人のＴａ層が形成されている。このＴａ層はクエン
酸０．１％水溶液中で０．５Ａ／ａ＃，　ＩＯＯＶまで
陽極酸化を施し、層厚２０００人のＴａＯｘ層１４□が
形成される。

次にスパッタリングにより層厚２０００人のＣｒ層を被
着し、形成されたＣｒ／ＴａＯｘ／ＳｉＯｘ／ａ−Ｓｉ
の全層に選択エツチングを施しＴＦＴ部とアドレス線と
データ線の交差部の島を設ける．次に、上記Ｃｒ層をフ
ェリシアン化カリウムでエツチング、ＴａＯｘ層１４□
をケミカルドライエツチング、Ｓｉｎ，のゲート絶縁膜
１４、をＮＨ４Ｆで夫々エツチングしてゲートパターン
を形成する。ここで、１５はクロム層で形成されたゲー
ト電極である。次に、ａ−Ｓｉ層１３の表面をプラズマ
ドープしてｎ“ａ−Ｓｉ領域１６を形成したのち、層間
絶縁膜１７をプラズマＣＶＤにより堆積する。さらに、
層厚１５００人の表示用ＩＴＯ電極１８　（Ｉｎｄｉｕ
ｍ　ＴｉｎＯｘｉｄｅ）をスパッタリングにより形成す
る。次にコンタクトホールを設け、層厚ｌμｍのＡ１層
をスパッタリングで堆積し、ソース，ドレイン，ゲート
およびアドレス配線，データ配線を形成してデイスプレ
ィが得られる。なお、上記について第１図に示される１
９は２層目アドレスデータ配線層である。

次に、第２図に示す第２の実施例のデイスプレィにつき
形成順序に従って構成を説明する。ガラス基板２１上に
スパッタリングによって層厚１５００人のＣｒで形成さ
れたデータ配線２２を堆積し、プラズマＣＶＤにより層
厚３００人のｎ”ａ−Ｓｉ／ｉＦ２３を堆積する。

次に、Ｃｒ／ｎ”ａ−Ｓｉ積層層にエツチングを施して
データ配線およびソース，ドレイン線を形成した後にプ
ラズマＣＶＤにより層厚３０００人のａ−Ｓｉ層２４を
堆積し、エツチングを施しａ−Ｓｉの島を形成する。次
に、プラズマＣＶＤにより層厚３０００人のＳｉＯ□層
で形成されたゲート絶縁膜２５□を堆積する。ついで、
スパッタリングにより層厚８００人にＴａ層を堆積した
のち、クエン酸水溶液中で陽極酸化を施しＴａＯｘＭ２
５□とする。次に、スパッタリングにより層厚１５００
人のＩＴＯ表示電極２６を堆積し、画素電極を形成する
。ついで、ＴａＯｘ／ＳｉＯｘにデータ線用のコンタク
トホールを開口したのちにゲートおよびアドレスライン
を層厚１μ朧のＡ２層で形成してデイスプレィが得られ
る。

機上において、構造がａ−Ｓｉ／ＳｉＯｘ／ＴａＯｘ／
ゲートの構造が同じであれば、ソース，ドレインの構造
がどのようであっても同様の効果がある。例えば第２図
ｄに示すように、ａ−Ｓｉ／ＳｉＯｘ／ＴａＯｘと堆積
してパターニングしてからＳｉＯｘを堆積して形成して
もよい。

次に、陽極酸化膜はＴａＯｘに限らず、ＡＩ２０ｘ，　
ＴｉＯｘでもよい。また、陽極酸化膜が他の方法で作成
された絶縁膜に挟まれていてもよい。

次に、配線間の電気的短絡についてデータ線間をすべて
短絡させて各アドレス線との短絡の割合を測定を行なっ
た。そして、第１図に示すコプラす型、第２図に示すス
タッガ型共にＴａＯｘを設けない場合には短絡の割合が
約５０％あったが、層厚２０００人のＴａＯｘを設けた
場合には０〜１％に著滅するという顕著な効果が得られ
た。

〔発明の効果〕

本発明によれば、線欠陥の原因となるショートがほぼ零
となり、デイスプレィの画質が大幅に向上でき、且つ、
製品の歩留りが顕著に向上できる。

【図面の簡単な説明】第１図は本発明の第１の実施例の表示装置駆動用基板に
かかり、ａは平面図、ｂおよびＣはいずれも断面図、第
２図は第２の実施例にかかり、ａは平面図、ｂおよびＣ
はいずれも断面図、第３図はアクティブマトリックス型
デイスプレィの等価回路図、第４図は陽極酸化膜を使っ
た従来例の表示装置駆動用基板の断面図、第Ｓ図はコプ
ラナ型ＴＰＴを用いた従来例の表示装置駆動用基板にか
かり、ａは平面図、ｂおよびＣはいずれも断面図、第６
図はスタッガ型ＴＰＴを用いた従来例の表示装置駆動用
基板にかかり、ａは平面図、ｂおよびＣはいずれも断面
図である。１１、２１−−−−−−ガラス基板１２、２２−−−−−−データライン接続線１３、２４
−−−−一−ａ−３ｉ層１４□、　２５１−−−−ゲート絶縁膜１４２、２５．
−−−−ＴａＯｘ層１５−−−一−−−−−−ゲート電極１６、２３−−−−−−ｎ”ａ−５ｉ／Ｗ１７−−−−
−−−−−−層間絶縁膜

Claims

【特許請求の範囲】

（１）絶縁性基板上に形成された複数のアドレス配線と
、このアドレス配線に絶縁的に交差し交差部を形成する
複数のデータ線と、これら交差部近傍に配置された画素
電極と、前記交差部に隣接して配置されており、前記ア
ドレス線に電気的接続されたゲート、前記データ線に電
気的接続されたドレイン、前記画素電極に電気的接続さ
れたソース電極とからなる薄膜トランジスタとから構成
された表示装置駆動用基板において、前記薄膜トランジ
スタは前記絶縁性基板側から半導体膜、ゲート絶縁膜、
およびゲートを積層して有し、ゲート絶縁膜とゲート間
に金属の陽極酸化膜を配置してなることを特徴とする表
示装置駆動用基板。