JPH0340511B2 - - Google Patents
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- JPH0340511B2 JPH0340511B2 JP60214570A JP21457085A JPH0340511B2 JP H0340511 B2 JPH0340511 B2 JP H0340511B2 JP 60214570 A JP60214570 A JP 60214570A JP 21457085 A JP21457085 A JP 21457085A JP H0340511 B2 JPH0340511 B2 JP H0340511B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、薄膜トランジスタアレイにより駆動
される液晶等の表示装置の駆動回路基板に関す
る。
される液晶等の表示装置の駆動回路基板に関す
る。
近年、アモルフアスのSiや多結晶のCdS、
CdSeなどの半導体薄膜を用いた薄膜トランジス
タをスイツチング素子としたアクテイブ・マトリ
クス型の表示装置が注目されている。薄膜トラン
ジスタアレイは、ガラス基板等を用いて低温プロ
セスで形成することができるため、安価に大面積
の表示装置を実現できるという利点を有する。
CdSeなどの半導体薄膜を用いた薄膜トランジス
タをスイツチング素子としたアクテイブ・マトリ
クス型の表示装置が注目されている。薄膜トラン
ジスタアレイは、ガラス基板等を用いて低温プロ
セスで形成することができるため、安価に大面積
の表示装置を実現できるという利点を有する。
第５図はこの様なアクテイブ・マトリクス型の
表示装置の等価回路を示す。図において、 Ａ（A11，A12，…）はアドレス線、Ｄ（D11，
D12，…）は画像信号が供給されるデータ線であ
り、これらアドレス線Ａとデータ線Ｄの各交差位
置に画素に対応して薄膜トランジスタＴ（T11，
T12，…）が形成される。薄膜トランジスタＴの
ゲート電極はアドレス線Ａに、ソース電極はデー
タ線Ｄに、ドレイン電極は表示素子Ｓ（S11，S12，
…）の画素電極にそれぞれ接続されている。表示
素子Ｓとしては、液晶素子、エレクトロルミネセ
ンス（EL）素子、エレクトロクロミツク素子等
が用いられる。表示素子Ｓとして液晶素子を用い
る場合通常、図示のように駆動電圧を保持するた
めのキヤパシタＣ（C11，C12，…）が設けられる。
アドレス線Ａ、データ線Ｄ、薄膜トランジスタ
Ｔ、キヤパシタＣおよび表示素子Ｓの画素電極は
絶縁性基板上に集積形成されて駆動回路基板構成
する。そしてこの駆動回路基板と対向電極が形成
された透明基板の間に液晶層を挟持することによ
り、アクテイブ・マトリツクス型液晶表示装置が
得られる。なお、薄膜トランジスタＴのオフ抵抗
および表示素子の抵抗が充分に高い場合には、キ
ヤパシタＣを必要としない。
表示装置の等価回路を示す。図において、 Ａ（A11，A12，…）はアドレス線、Ｄ（D11，
D12，…）は画像信号が供給されるデータ線であ
り、これらアドレス線Ａとデータ線Ｄの各交差位
置に画素に対応して薄膜トランジスタＴ（T11，
T12，…）が形成される。薄膜トランジスタＴの
ゲート電極はアドレス線Ａに、ソース電極はデー
タ線Ｄに、ドレイン電極は表示素子Ｓ（S11，S12，
…）の画素電極にそれぞれ接続されている。表示
素子Ｓとしては、液晶素子、エレクトロルミネセ
ンス（EL）素子、エレクトロクロミツク素子等
が用いられる。表示素子Ｓとして液晶素子を用い
る場合通常、図示のように駆動電圧を保持するた
めのキヤパシタＣ（C11，C12，…）が設けられる。
アドレス線Ａ、データ線Ｄ、薄膜トランジスタ
Ｔ、キヤパシタＣおよび表示素子Ｓの画素電極は
絶縁性基板上に集積形成されて駆動回路基板構成
する。そしてこの駆動回路基板と対向電極が形成
された透明基板の間に液晶層を挟持することによ
り、アクテイブ・マトリツクス型液晶表示装置が
得られる。なお、薄膜トランジスタＴのオフ抵抗
および表示素子の抵抗が充分に高い場合には、キ
ヤパシタＣを必要としない。
この種の表示装置を高精細あるいは大面積に実
現する場合には、用いる薄膜トランジスタの数が
非常に多くなる。例えば、アドレス400×データ
400の場合、素子数は160000となる。この様な多
数の薄膜トランジスタアレイを完全に製作するこ
とは困難であり、種々の欠陥が発生する。その原
因としては、(1)多層配線間あるいはキヤパシタの
電気的短絡、(2)配線の解放、(3)薄膜トランジスタ
の欠陥、等がある。表示装置として点欠陥を許容
した場合、配線の解放は容易に救済することがで
きる。例えばアドレス線が途中の一点で断線した
場合には、アドレス線の両方から信号を供給する
ようにすることにより、救済できる。またキヤパ
シタは、薄膜トランジスタのオフ抵抗を充分に大
きくし液晶の抵抗率を上げれば設ける必要がない
ため、この部分で致命的な欠陥とならない。しか
し、配線の短絡事故は致命的な大きい欠陥とな
る。たとえばアドレス線とデータ線が短絡する
と、これらの配線に沿つて線欠陥となる。しかも
この短絡は簡単には補修により救済することがで
きない。
現する場合には、用いる薄膜トランジスタの数が
非常に多くなる。例えば、アドレス400×データ
400の場合、素子数は160000となる。この様な多
数の薄膜トランジスタアレイを完全に製作するこ
とは困難であり、種々の欠陥が発生する。その原
因としては、(1)多層配線間あるいはキヤパシタの
電気的短絡、(2)配線の解放、(3)薄膜トランジスタ
の欠陥、等がある。表示装置として点欠陥を許容
した場合、配線の解放は容易に救済することがで
きる。例えばアドレス線が途中の一点で断線した
場合には、アドレス線の両方から信号を供給する
ようにすることにより、救済できる。またキヤパ
シタは、薄膜トランジスタのオフ抵抗を充分に大
きくし液晶の抵抗率を上げれば設ける必要がない
ため、この部分で致命的な欠陥とならない。しか
し、配線の短絡事故は致命的な大きい欠陥とな
る。たとえばアドレス線とデータ線が短絡する
と、これらの配線に沿つて線欠陥となる。しかも
この短絡は簡単には補修により救済することがで
きない。
この様な多層配線間の短絡を防止する方法とし
て、アドレス線兼ゲート電極を例えばTa膜によ
り形成してその表面に陽極酸化膜を形成し、更に
その上にSiO2膜またはSi3N4膜を堆積するとい
う、ゲート絶縁膜を２層構造とすることが提案さ
れている（特公昭60−54478号公報）。しかしこの
方法では、Ta膜の陽極酸化によりアドレス線の
抵抗が大きくなつてしまう。例えば、220×240画
素で44mm×60mmの画面をつくる薄膜トランジスタ
アレイを考える。1500ÅのTa膜で配線抵抗約
60KΩのアドレス線を表面から約700Å酸化する
と、配線抵抗は約110KΩになる。このように配
線抵抗が大きくなると、アドレスパルスの遅延に
よる波形歪みが大きくなる。この結果アドレス線
の信号入力端部と終端部での画素への書込みに差
が生じ画質の均一性が大きく損われることにな
る。Ta膜の膜厚を大きくすれば配線抵抗を小さ
くすることができるが、余り厚くすると膜の剥が
れやデータ線の断線の原因となる。
て、アドレス線兼ゲート電極を例えばTa膜によ
り形成してその表面に陽極酸化膜を形成し、更に
その上にSiO2膜またはSi3N4膜を堆積するとい
う、ゲート絶縁膜を２層構造とすることが提案さ
れている（特公昭60−54478号公報）。しかしこの
方法では、Ta膜の陽極酸化によりアドレス線の
抵抗が大きくなつてしまう。例えば、220×240画
素で44mm×60mmの画面をつくる薄膜トランジスタ
アレイを考える。1500ÅのTa膜で配線抵抗約
60KΩのアドレス線を表面から約700Å酸化する
と、配線抵抗は約110KΩになる。このように配
線抵抗が大きくなると、アドレスパルスの遅延に
よる波形歪みが大きくなる。この結果アドレス線
の信号入力端部と終端部での画素への書込みに差
が生じ画質の均一性が大きく損われることにな
る。Ta膜の膜厚を大きくすれば配線抵抗を小さ
くすることができるが、余り厚くすると膜の剥が
れやデータ線の断線の原因となる。
また、Ta膜によるアドレス線およびゲート電
極を形成し、その上にSiO2膜を堆積した後、
SiO2膜のピンホール部のみをピンホールを介し
て陽極酸化する方法も考えられている（特公昭60
−54478号公報）。しかしこの方法は、その後に
SiO2膜に孔が開いた場合に多層配線間の短絡を
生じるため、短絡防止策として不充分である。
極を形成し、その上にSiO2膜を堆積した後、
SiO2膜のピンホール部のみをピンホールを介し
て陽極酸化する方法も考えられている（特公昭60
−54478号公報）。しかしこの方法は、その後に
SiO2膜に孔が開いた場合に多層配線間の短絡を
生じるため、短絡防止策として不充分である。
本発明は上記した点に鑑みなされたもので、配
線抵抗を大きくすることなく多層配線間の短絡を
確実に防止し、もつて優れた画像表示を可能とす
る表示装置用駆動回路基板を提供することを目的
とする。
線抵抗を大きくすることなく多層配線間の短絡を
確実に防止し、もつて優れた画像表示を可能とす
る表示装置用駆動回路基板を提供することを目的
とする。
本発明は、絶縁性基板上に所定の金属膜により
アドレス線およびゲート電極を形成し、この上に
絶縁膜を介してアドレス線と交差するデータ線を
形成し、アドレス線とデータ線の各交差位置には
薄膜トランジスタを配置する表示装置用駆動回路
基板において、前記アドレス線のデータ線と交差
する位置およびゲート電極表面にのみ選択的に陽
極酸化膜を形成し、これらの部分のみを２層の絶
縁膜構造とする。
アドレス線およびゲート電極を形成し、この上に
絶縁膜を介してアドレス線と交差するデータ線を
形成し、アドレス線とデータ線の各交差位置には
薄膜トランジスタを配置する表示装置用駆動回路
基板において、前記アドレス線のデータ線と交差
する位置およびゲート電極表面にのみ選択的に陽
極酸化膜を形成し、これらの部分のみを２層の絶
縁膜構造とする。
本発明によれば、層間絶縁膜を陽極酸化膜を含
む２層絶縁膜構造とすることにより、多層配線間
の短絡を確実に防止することができる。しかも陽
極酸化膜を設けるのはアドレス線の一部およびゲ
ート電極部分のみであるため、アドレス線の高抵
抗化を招くことはない。従つて本発明によれば、
信頼性が高く、かつ優れた表示画像が得られる表
示装置用駆動回路基板が実現する。
む２層絶縁膜構造とすることにより、多層配線間
の短絡を確実に防止することができる。しかも陽
極酸化膜を設けるのはアドレス線の一部およびゲ
ート電極部分のみであるため、アドレス線の高抵
抗化を招くことはない。従つて本発明によれば、
信頼性が高く、かつ優れた表示画像が得られる表
示装置用駆動回路基板が実現する。
以下本発明の実施例を説明する。
第１図ａ〜ｃは一実施例の駆動回路基板であ
り、ａは平面図、ｂおよびｃはそれぞれａのＡ−
A′およびＢ−B′断面図である。具体的には44mm
×60mmの画面の液晶表示装置用として構成された
ものである。これを製造工程に従つて説明する
と、絶縁性基板として例えばコーニング7059など
のガラス基板１を用い、先ずこの上にTa膜を
1500Åスパツタし、これをパターン形成したアド
レス線２およびこれから突設した形のゲート電極
３を形成する。次にフオトレジストパターンを形
成し、100Vの電圧で露出しているTa膜表面を陽
極酸化して、ゲート電極３上およびアドレス線２
のうち後にデータ線が交差する部分（第１図ａに
斜線を施して示した領域）上に選択的に陽極酸化
膜４（４1，４2）を形成する。この後全面にプラ
ズマCVDにより2500ÅのSiO2膜５を堆積し、続
いて半導体薄膜としてアンドープのアモルフアス
Si（ａ−Si）膜６とn+型ａ−Si膜７を堆積し、第
１図ａに破線で囲んだ領域にこれらの半導体薄膜
を島状に残すようにパターン形成する。次にITO
膜を1500Åスパツタし、これをパターン形成して
画素電極８を形成する。そしてAl膜を1μｍ蒸着
し、パターニングしてデータ線９、これから突設
した形のソース電極１０および画素電極８に接続
されるドレイン電極１１を形成する。最後に薄膜
トランジスタのチヤンネル領域部のn+型ａ−Si膜
７をCDE法により除去する。
り、ａは平面図、ｂおよびｃはそれぞれａのＡ−
A′およびＢ−B′断面図である。具体的には44mm
×60mmの画面の液晶表示装置用として構成された
ものである。これを製造工程に従つて説明する
と、絶縁性基板として例えばコーニング7059など
のガラス基板１を用い、先ずこの上にTa膜を
1500Åスパツタし、これをパターン形成したアド
レス線２およびこれから突設した形のゲート電極
３を形成する。次にフオトレジストパターンを形
成し、100Vの電圧で露出しているTa膜表面を陽
極酸化して、ゲート電極３上およびアドレス線２
のうち後にデータ線が交差する部分（第１図ａに
斜線を施して示した領域）上に選択的に陽極酸化
膜４（４1，４2）を形成する。この後全面にプラ
ズマCVDにより2500ÅのSiO2膜５を堆積し、続
いて半導体薄膜としてアンドープのアモルフアス
Si（ａ−Si）膜６とn+型ａ−Si膜７を堆積し、第
１図ａに破線で囲んだ領域にこれらの半導体薄膜
を島状に残すようにパターン形成する。次にITO
膜を1500Åスパツタし、これをパターン形成して
画素電極８を形成する。そしてAl膜を1μｍ蒸着
し、パターニングしてデータ線９、これから突設
した形のソース電極１０および画素電極８に接続
されるドレイン電極１１を形成する。最後に薄膜
トランジスタのチヤンネル領域部のn+型ａ−Si膜
７をCDE法により除去する。
本実施例では、アドレス線の抵抗は陽極酸化前
の値60KΩに対して66KΩであり、その増加は殆
ど問題にならない。またアドレスパルスの遅延は
全面陽極酸化した場合の約1/2に止まり、従つて
表示のばらつきが少なくなる。
の値60KΩに対して66KΩであり、その増加は殆
ど問題にならない。またアドレスパルスの遅延は
全面陽極酸化した場合の約1/2に止まり、従つて
表示のばらつきが少なくなる。
第２図は別の実施例の要部構成を第１図ａに対
応させて示す。先の実施例と対応する部分には同
一符号を付して詳細な説明は省略する。先の実施
例では、アドレス線から突設する形でゲート電極
を形成したのに対して、この実施例ではアドレス
線上に薄膜トランジスタを構成している。このよ
うな構成の場合にも、アドレス線２上およびゲー
ト電極３上に斜線を施して示したように選択的に
陽極酸化膜４（４1，４2）を形成することによ
り、先の実施例と同様の効果が得られる。
応させて示す。先の実施例と対応する部分には同
一符号を付して詳細な説明は省略する。先の実施
例では、アドレス線から突設する形でゲート電極
を形成したのに対して、この実施例ではアドレス
線上に薄膜トランジスタを構成している。このよ
うな構成の場合にも、アドレス線２上およびゲー
ト電極３上に斜線を施して示したように選択的に
陽極酸化膜４（４1，４2）を形成することによ
り、先の実施例と同様の効果が得られる。
第３図ａ，ｂは更に他の実施例の要部構成を示
す平面図とそのＣ−C′断面図である。ここでも先
の実施例と対応する部分には同一符号を付してあ
り、詳細な説明は省略する。この実施例が第１図
の実施例と異なる点は、アドレス線２のうち陽極
酸化されていない部分で酸化膜５にできるだけ大
きい開口を開けて、アドレス線２にコンタクトす
る金属配線１２を積層していることである。これ
により、アドレス線のより一層の低抵抗化が図ら
れる。具体的に金属配線１２として1μｍのAl配
線を用いて、アドレス線の抵抗を約20KΩにまで
低下させることができた。
す平面図とそのＣ−C′断面図である。ここでも先
の実施例と対応する部分には同一符号を付してあ
り、詳細な説明は省略する。この実施例が第１図
の実施例と異なる点は、アドレス線２のうち陽極
酸化されていない部分で酸化膜５にできるだけ大
きい開口を開けて、アドレス線２にコンタクトす
る金属配線１２を積層していることである。これ
により、アドレス線のより一層の低抵抗化が図ら
れる。具体的に金属配線１２として1μｍのAl配
線を用いて、アドレス線の抵抗を約20KΩにまで
低下させることができた。
第４図ａ，ｂは、第３図の実施例を変形した実
施例の平面図とそのＤ−D′断面図である。この
実施例では、アドレス線２にコンタクトさせて重
ねる金属配線１３を、アドレス線２に沿つて連続
的に配設している。従つてこの金属配線１３とデ
ータ線９の絶縁のためにデータ線９上に約1μｍ
のポリイミド膜１４を設けている。この実施例の
場合更にアドレス線の低抵抗化が可能であり、金
属配線１３として1μｍのAl膜を用いて約1KΩの
アドレス線抵抗が実現できた。
施例の平面図とそのＤ−D′断面図である。この
実施例では、アドレス線２にコンタクトさせて重
ねる金属配線１３を、アドレス線２に沿つて連続
的に配設している。従つてこの金属配線１３とデ
ータ線９の絶縁のためにデータ線９上に約1μｍ
のポリイミド膜１４を設けている。この実施例の
場合更にアドレス線の低抵抗化が可能であり、金
属配線１３として1μｍのAl膜を用いて約1KΩの
アドレス線抵抗が実現できた。
第３図および第４図の実施例のようにアドレス
線に更に金属配線を積み重ねる場合、本発明の構
造では陽極酸化膜が部分的に形成されていて、コ
ンタクト孔形成のためのエツチングはSiO2膜に
対してのみ行なえばよく、エツチングの困難な
TaOに対しては必要でないので、工程が容易で
ある。
線に更に金属配線を積み重ねる場合、本発明の構
造では陽極酸化膜が部分的に形成されていて、コ
ンタクト孔形成のためのエツチングはSiO2膜に
対してのみ行なえばよく、エツチングの困難な
TaOに対しては必要でないので、工程が容易で
ある。
本発明は上記した実施例に限られるものではな
い。例えばアドレス線を構成する金属膜はTaに
限らず、Ti、Alなど陽極酸化できるものであれ
ばよい。薄膜トランジスタを構成する半導体薄膜
もａ−Siに限らず、多結晶SiやCdSe、CdSなど
を用いることができる。層間絶縁膜としても、
SiO2膜の他、Si3N4膜やAl2O3膜等を用いること
ができる。
い。例えばアドレス線を構成する金属膜はTaに
限らず、Ti、Alなど陽極酸化できるものであれ
ばよい。薄膜トランジスタを構成する半導体薄膜
もａ−Siに限らず、多結晶SiやCdSe、CdSなど
を用いることができる。層間絶縁膜としても、
SiO2膜の他、Si3N4膜やAl2O3膜等を用いること
ができる。
その他本発明はその趣旨を逸脱しない範囲で
種々変形して実施することができる。
種々変形して実施することができる。
第１図ａ〜ｃは本発明の一実施例の駆動回路基
板を示す図、第２図は他の実施例の駆動回路基板
の要部構成を示す図、第３図ａ，ｂおよび第４図
ａ，ｂは更に他の実施例の駆動回路基板の要部構
成を示す図、第５図はアクテイブ・マトリクス型
液晶表示装置の等価回路を示す図である。 １……ガラス基板、２……アドレス線（Ta
膜）、３……ゲート電極（Ta膜）、４（４1，４2）
……陽極酸化膜、５……CVDSiO2膜、６……ａ
−Si膜、７……n+型ａ−Si膜、８……画素電極、
９……データ線（Al膜）、１０……ソース電極
（Al膜）、１１……ドレイン電極（Al膜）、１２，
１３……金属配線、１４……ポリイミド膜。
板を示す図、第２図は他の実施例の駆動回路基板
の要部構成を示す図、第３図ａ，ｂおよび第４図
ａ，ｂは更に他の実施例の駆動回路基板の要部構
成を示す図、第５図はアクテイブ・マトリクス型
液晶表示装置の等価回路を示す図である。 １……ガラス基板、２……アドレス線（Ta
膜）、３……ゲート電極（Ta膜）、４（４1，４2）
……陽極酸化膜、５……CVDSiO2膜、６……ａ
−Si膜、７……n+型ａ−Si膜、８……画素電極、
９……データ線（Al膜）、１０……ソース電極
（Al膜）、１１……ドレイン電極（Al膜）、１２，
１３……金属配線、１４……ポリイミド膜。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板と、この基板上に形成された複数
本のアドレス線と、このアドレス線が形成された
基板上に層間絶縁膜を介して形成されてアドレス
線と交差する方向に走る複数本のデータ線と、こ
れらアドレス線とデータ線の各交差位置に形成さ
れた複数の薄膜トランジスタと、これら薄膜トラ
ンジスタを介して選択的に前記データ線に接続さ
れて表示素子に駆動電圧を印加する複数の画素電
極とを有し、前記薄膜トランジスタが、前記アド
レス線と一体形成されたゲート電極と、このゲー
ト電極上にゲート絶縁膜を介して形成された半導
体薄膜と、この半導体薄膜上に形成された前記デ
ータ線と連続するソース電極および前記画素電極
に接続されるドレイン電極とから構成された表示
装置用駆動回路基板において、前記アドレス線の
うち前記データ線と交差する部分および前記ゲー
ト電極の表面に選択的に前記アドレス線およびゲ
ート電極を構成する金属の陽極酸化膜が形成さ
れ、この陽極酸化膜上に層間絶縁膜が積層されて
いることを特徴とする表示装置用駆動回路基板。 ２ 前記半導体薄膜はアモルフアスSi膜である特
許請求の範囲第１項記載の表示装置用駆動回路基
板。 ３ 前記アドレス線の陽極酸化膜が形成されてい
ない部分にコンタクトしてアドレス線の抵抗を低
減するための金属配線が形成されている特許請求
の範囲第１項記載の表示装置用駆動回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214570A JPS6276545A (ja) | 1985-09-30 | 1985-09-30 | 表示装置用駆動回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214570A JPS6276545A (ja) | 1985-09-30 | 1985-09-30 | 表示装置用駆動回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276545A JPS6276545A (ja) | 1987-04-08 |
| JPH0340511B2 true JPH0340511B2 (ja) | 1991-06-19 |
Family
ID=16657900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214570A Granted JPS6276545A (ja) | 1985-09-30 | 1985-09-30 | 表示装置用駆動回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276545A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2620240B2 (ja) | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| JP2786628B2 (ja) * | 1987-10-15 | 1998-08-13 | シャープ株式会社 | 液晶パネルの電極構造 |
| JPH0816758B2 (ja) * | 1989-02-17 | 1996-02-21 | 松下電器産業株式会社 | 液晶画像表示装置およびその製造方法 |
| US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
-
1985
- 1985-09-30 JP JP60214570A patent/JPS6276545A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276545A (ja) | 1987-04-08 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |