DE19524861C2 - Dynamischer Speicher mit wahlfreiem Zugriff - Google Patents
Dynamischer Speicher mit wahlfreiem ZugriffInfo
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Description
Die vorliegende Erfindung betrifft einen dynamischen Speicher
mit wahlfreiem Zugriff.
Ein dynamischer Speicher mit wahlfreiem Zugriff weist eine Meh
rzahl von Schaltungsteilen zum Bearbeiten von Adreß-, Daten-
und Kontrollsignalen sowie eine Speicherzelle zum Speichern
eines Datums aus. Ein interner Spannungsgenerator erzeugt in
terne Spannungen wie zum Beispiel ein Zellplattenpotential,
eine Vorladespannung für Bitleitungen oder eine Substratspan
nung von einer von außen angelegten Versorgungsspannung, und
die internen Spannung werden zur Verfügung gestellt, um den
dynamischen Speicher mit wahlfreiem Zugriff zu betreiben.
Weil die internen Spannungen von der externen Versorgungsspan
nung erzeugt werden, ändern sie sich mit der Versorgungsspan
nung. Daher ist es erwünscht, daß die Schaltungsteile in einem
dynamischen Speicher mit wahlfreiem Zugriff, die interne Span
nungen empfangen, stabil gegenüber Änderungen der Versorgungs
spannung arbeiten. Es gibt jedoch Produkte, die bei solchen Än
derungen dazu neigen, nicht normal zu arbeiten. Es muß verhin
dert werden, daß fehlerhafte Produkte mit einem engen Arbeits
bereich bezüglich einer internen Spannung weitergeleitet oder
fertiggestellt werden. Jedoch können fehlerhafte Produkte nicht
geprüft werden, wenn Eingangssignale an Eingangsanschlüssen dy
namischer Speicher mit wahlfreiem Zugriff angelegt werden, um
die Antwort an den Ausgangsanschlüssen zu beobachten.
Aus der DE 43 22 994 A1, DE 43 17 887 A1, DE 41 29 875 C2,
DE 41 26 474 C2, DE 40 22 153 C2, DE 39 03 714 C2 ist jeweils
eine dynamische Speichervorrichtung mit wahlfreiem Zugriff be
kannt. Die Speichervorrichtung enthält eine Speicherschaltung
mit einer Speicherzelle, eine Adreßeingabeschaltung zum
Empfangen einer Adresse zum Zugreifen auf die
Speicherschaltung, eine mit der Speicherschaltung verbundene
Dateneingabeschaltung. Die Dateneingabeschaltung beinhaltet
Dateneingabeanschlüsse zum Empfangen eines Eingabedatums und
Dateneingabepuffer zum Speichern des Eingabedatums. Weiter ist
noch eine mit der Speicherschaltung verbundene
Datenausgabeschaltung vorgesehen. Bei der DE 39 03 714 C2 weist
die Speichervorrichtung noch einen internen Spannungsgenerator
zum Erzeugen einer vorbestimmten internen Spannung aus einer
Versorgungsspannung, eine mit dem internen Spannungsgenerator
verbundene interne Spannungsversorgungsleitung, um die durch
den internen Spannungsgenerator erzeugte vorbestimmte interne
Spannung zur Verfügung zu stellen, auf.
Das der Erfindung zugrundeliegende Problem ist, einen dynami
schen Speicher mit wahlfreiem Zugriff zur Verfügung zu stellen,
der einfach geprüft werden kann, wenn er einen engen Arbeitsbe
reich in Abhängigkeit einer internen Spannung aufweist.
Das Problem der Erfindung wird durch die dynamische Speicher
vorrichtung mit wahlfreiem Zugriff nach Anspruch 1 oder An
spruch 6 gelöst.
Ein Vorteil der dynamischen Speichervorrichtung mit wahlfreiem
Zugriff ist, daß fehlerhafte Produkte durch Vorsehen einer in
ternen Spannung von außen geprüft werden können.
Weiterbildungen der Erfindungen sind in den Unteransprüchen an
gegeben.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen:
Fig. 1 ein Blockdiagramm eines dynamischen Spei
chers mit wahlfreiem Zugriff;
Fig. 2 ein Blockdiagramm eines Teils des dynami
schen Speichers mit wahlfreiem Zugriff;
Fig. 3 ein Diagramm der Stellungen der Schalter
wenn eine Speichervorrichtung geprüft wird;
Fig. 4 ein Zeitablaufdiagramm im WCBR-Modus;
Fig. 5A und 5B Schaltungsdiagramme von einem Beispiel ei
nes ersten Schalters;
Fig. 6A und 6B Schaltungsdiagramme von einem Beispiel ei
nes zweiten und dritten Schalters; und
Fig. 7 ein Blockdiagramm von einer geänderten Aus
führungsform von einem dynamischen Speicher
mit wahlfreiem Zugriff.
Bezugnehmend nun auf die Figuren, wobei gleiche Bezugszeichen
ähnliche oder entsprechende Teile in den verschiedenen An
sichten bezeichnen, zeigt Fig. 1 eine gesamte Struktur von ei
nem dynamischen Speicher mit wahlfreiem Zugriff und Fig. 2 und
3 zeigen nur einen Teil davon mit Bezug zu Dateneingängen und
-ausgängen. Der in Fig. 1 gezeigte dynamische Speicher mit wahl
freiem Zugriff ist einem der Anmelderin bekannten dynamischen
Speicher mit wahlfreiem Zugriff ähnlich außer, daß drei Schal
ter 21, 22 und 23 und die Signalleitung 24 und ein Eingabesi
gnalgenerator 10 dafür vorgesehen sind.
Der dynamische Speicher mit wahlfreiem Zugriff weist Adreßein
gabeanschlüsse (A0 - An) 18, Dateneingabeanschlüsse (DIN) 1 und
Datenausgabeanschlüsse (DOUT) 2 auf. Ein über die Dateneinga
beanschlüsse 1 empfangenes Datum wird in eine Speicherzelle 15
einer bestimmten Adresse, die an den Adreßeingabeanschlüssen 18
bereitgestellt ist, geschrieben, während ein Datum einer be
stimmten Adresse, die an den Adreßeingabeanschlüssen 18 bereit
gestellt ist, von der Speicherzelle 15 über die Datenausgabe
anschlüsse 2 ausgelesen wird. Ein Adreßdatum A0 - An wird über
die Adreßeingabeanschlüsse 18 zu einem Zeilen- und Spalten
adreßpuffer 17 eingegeben, und der Adreßpuffer 17 stellt einem
Zeilendekoder 16 ein Zeilenadreßdatum A0 - An und einem Spalten
dekoder 13 ein Spaltenadreßdatum A0 - An zur Verfügung. Der Zei
lendekoder 16 legt das Zeilenadreßdatum an die Speicherzelle 15
an, während der Spaltendekoder 13 das Spaltenadreßdatum an ei
nen Leseauffrischverstärker und eine Eingabe/Ausgabe-Kontroll
schaltung 14 für die Speicherzelle 15 anlegt. Der dynamische
Speicher mit wahlfreiem Zugriff empfängt Kontrollsignale wie
zum Beispiel ein Übernahmesignal der Spaltenadresse /CAS zum
Halten einer Spaltenadresse und zum Lesen/Schreiben von Daten,
ein Übernahmesignal der Zeilenadresse /RAS zum Halten einer
Zeilenadresse, Verstärken von Speicherzellendaten, Auffrischen
und Aktiv-/Vorladebetrieb von dem gesamten Speicherchip und
Schreibkontrolle /W zum Schreiben/Lesen von einem Datum. Die
Kontrollsignale /CAS und /RAS werden zu einem Taktgenerator 11
geschickt, der Taktsignale erzeugt, um sie zu dem Adreßpuffer
17, dem Zeilendekoder 16, dem Spaltendekoder 13, der Leseauf
frischverstärker und Eingabe/Ausgabe-Kontrollschaltung 14 und
einem Vorverstärker 4 zu senden. Ein UND-Gatter 12 empfängt ein
/W-Signal und ein Taktsignal von dem Taktgenerator 11, um ein
Signal einem Schreibtreiber 6 und dem Vorverstärker 4 zur Ver
fügung zu stellen. Der Schreibtreiber 6 schreibt ein in dem
Dateningabepuffer 5 gespeichertes Datum über eine Eingabe/Aus
gabe-Leitung 7a in den Leseauffrischverstärker und die Einga
be/Ausgabe-Kontrollschaltung 14. Ein in der Speicherzelle 15
gespeichertes Datum wird durch die Schaltung 14 über eine Ein
gabe/Ausgabe-Leitung 7b, den Vorverstärker 4 und die Datenaus
gabepuffer 3 zu den Datenausgabeanschlüssen 2 geschickt. Die
Taktsignale, das Lesen/Schreiben von einem Datum in einer durch
ein Adreßdatum vorbestimmten Adresse und das Auffrischen im W
und CAS vor RAS (WCBR) Modus werden hier nicht weiter erklärt,
weil sie die gleichen sind wie in einem der Anmelderin bekann
ten dynamischen Speicher mit wahlfreiem Zugriff (Y. Konishi et al.,
IEEE Journal of Solid State Circuits, 25, 1112-1116 (1990)).
Als nächstes wird das Anlegen von internen Spannungen erklärt.
Ein interner Spannungsgenerator 8 erzeugt eine vorbestimmte
interne Spannung Va in Abhängigkeit von einer von außen ange
legten Versorgungsspannung VCC. Andererseits kann auch über die
Dateneingabeanschlüsse 1 eine interne Spannung angelegt werden,
wenn ein Test durchgeführt wird. Die Schalter 21 verbinden je
den von den Dateneingabepuffern 5 mit dem Gegenstück von den
Datenausgabepuffern 3. Der Schalter 22 verbindet ein Bit der
Dateneingabeanschlüsse 1 mit einem der Dateneingabepuffer 5
oder mit einem Ende von einer Signalleitung 24. Der Schalter 23
verbindet eine interne Spannungsversorgungsleitung 9 mit dem
anderen Ende von der Signalleitung 24 oder mit dem internen
Spannungsgenerator 8. Der interne Signalgenerator 10 empfängt
die Kontrollsignale /CAS, /RAS und /W und ein Adreßdatum A0 - Am
und erzeugt Schaltungssignale Vb, Vc und Ve zum Kontrollieren
der Schalter 21, 22 und 23. Zum Beispiel ist n = 16 und m = 8.
In der in Fig. 1 gezeigten Schaltung ist aus praktischen Grün
den für die Erklärung angenommen, daß nur eine interne Spannung
durch den internen Spannungsgenerator 8 angelegt ist. Im all
gemeinen jedoch erzeugt der interne Spannungsgenerator 8 eine
Mehrzahl von internen Spannungen. Daher sind eine Mehrzahl von
Signalleitungen 24 und eine Mehrzahl von internen Spannungsver
sorgungsleitungen 9 entsprechend zu der Zahl der zu erzeugenden
internen Spannungen vorgesehen. Daher verbinden die Schalter 22
und 23 die Signalleitungen 24 mit den internen Spannungsversor
gungsleitungen 9 und mit den Gegenstücken von den Dateneingabe
anschlüssen 1.
Wie in Fig. 2 gezeigt, sind die Schalter 21 normalerweise aus
geschaltet, um die Dateneingabepuffer 5 von den Datenausgabe
puffern 3 zu trennen. Der Schalter 22 verbindet einen von den
Dateneingabeanschlüssen 1 mit den Dateneingabepuffern 5 und das
Eingabedatum wird über die Anschlüsse 1 zu den Dateneingabepuf
fern 5 gesendet, während der Schalter 23 den internen Span
nungsgenerator 8 mit der internen Spannungsversorgungsleitung 9
verbindet und der interne Spannungsgenerator 8 die interne
Spannung anlegt. Der interne Signalgenerator 10 erzeugt für ein
solches Schalten die Signale Vb, Vb, Ve, um sie den Schaltern
21-23 zur Verfügung zu stellen.
Wenn, wie in Fig. 3 gezeigt, ein dynamischer Speicher mit wahl
freiem Zugriff getestet wird, werden die Schalter 21 einge
schaltet, um die Dateneingabepuffer 6 mit den Datenausgabepuf
fern 3 zu verbinden. Der Schalter 22 verbindet den einen der
Dateneingabeanschlüsse 1 mit der Signalleitung 24, während der
Schalter 23 die Signalleitung 24 mit der internen Span
nungsversorgungsleitung 9 verbindet. Damit kann eine interne
Spannung von einem der Dateneingabeanschlüsse 1 über die Si
gnalleitung 24 an die interne Spannungsversorgungsleitung 9
angelegt werden. Durch Ändern der internen Spannung innerhalb
eines spezifizierten Bereiches für einen Test kann die Span
nungsabhängigkeit an den Datenausgabeanschlüssen 2 beobachtet
werden. Damit kann bei allen Adressen getestet werden, ob
Schreiben und Lesen von einem Datensignal normal betrieben wer
den kann, wenn eine solche interne Testspannung angelegt ist.
Damit können fehlerhafte dynamische Speicher mit wahlfreiem
Zugriff, die bei einer Variation der internen Spannung inner
halb eines vorbestimmten Bereiches nicht normal arbeiten, aus
sortiert werden.
Fig. 4 zeigt ein Ablaufdiagramm. Normalerweise, wie in Fig. 2
gezeigt, weist das Schaltsignal Vb ein "L"-Niveau auf, während
die Schaltsignale Vc und Ve ein "H"-Niveau aufweisen. Damit
sind die Dateneingabepuffer 5 von den Datenausgabepuffern 3
getrennt, während die Signalleitung 24 von den Dateneingabean
schlüssen 1 und von der internen Spannungsversorgungsleitung 9
getrennt ist. Wenn ein Test gestartet wird, ändert eine Test
schaltung (nicht gezeigt) die /W und /CAS Signale von "H"- auf
"L"-Niveau gerade vor dem /RAS Signal von "H"- auf "L"-Niveau.
Die entlang einer vertikalen Linie angeordneten Kreise bezeich
nen einen solchen Zeitablauf. Diese Signaländerung wird WCBR-
Modus genannt. Wenn der WCBR gesetzt ist und ein Adreßsignal
/ADD empfangen wird, legt der interne Signalgenerator 10 das
Schaltsignal Vb auf "H"-Niveau und die Schaltsignale Vc und Ve
auf "L"-Niveau an die Schalter 21, 22 und 23 an. Damit werden
die Schalter 21 angeschaltet, um die Dateneingabepuffer 5 mit
den Datenausgabepuffern 3 zu verbinden. Weiter verbindet der
Schalter 22 die Signalleitung 24 mit dem einen der Dateneinga
beanschlüsse 1 und der Schalter 23 verbindet die Signalleitung
24 mit der internen Spannungsversorgungsleitung 9. Daher kann
eine interne Spannung über die Dateneingabeanschlüsse 1 durch
die Testschaltung angelegt werden. In diesem Fall ist ein Da
tensignal von den Datenausgabeanschlüssen 2 über die Datenaus
gabepuffer 3, die Schalter 21, die Dateneingabepuffer 5 und dem
Schreibtreiber 6 an die Eingabe/Ausgabe-Leitung 7a angelegt.
Das Datenlesen von der Speicherzelle 15 wird über die Eingabe/-
Ausgabe-Leitung 7b, den Vorverstärker 4 und den Datenausgabe
puffern 3 zu den Datenausgabeanschlüssen 2 ausgelesen.
Als nächstes werden Beispiele der Schalter 21-23 erklärt.
Fig. 5A und 5B zeigen entsprechend ein Beispiel von dem Schal
ter 21 wenn ein Signal von dem Datenausgabepuffer 3 positiv
oder negativ ist. Der Schalter 21 ist zwischen einem der Daten
eingabepuffer 5 und einem der Datenausgabepuffer 3 vorgesehen.
In der in Fig. 5A und 5B gezeigten Schalterschaltung sind ein
N-Kanal-Feldeffekttransistor (FET) 41 und P-Kanal-FET 42 mit
einander in Serie verbunden und ein anderer N-Kanal-FET 43 ist
zwischen einem Verbindungspunkt der zwei FETs 41, 42 und der
Masse geschaltet. Die FETs 41 und 42 sind jeweils auch mit dem
Datenausgabepuffer 5 und dem Dateneingabepuffer 3 verbunden.
Der interne Signalgenerator 10 legt das Signal Vb an das Gate
des FET 41 an und das Signal Vc an das Gate des FET 42 und das
Signal Ve an das Gate des FET 43 an. Weiter ist, wie in Fig. 5B
gezeigt ist, ein zweiter P-Kanal FET 44 mit der Versorgungs
spannung und dem Gate des FET 42 verbunden. Das Signal Vb wird
auch an das Gate des FET 44 angelegt. Normalerweise ist das
Signal Vb auf "L"-Niveau gesetzt, während die Signale Vc und Ve
auf "H"-Niveau gesetzt sind. Daher ist der Schalter 21 ausge
schaltet, um den Dateneingabepuffer 5 von dem Datenausgabepuf
fer 3 zu trennen. Wenn ein Test in dem WCBR-Modus durchgeführt
wird und eine Adresse /ADD gegeben ist, wird das Signal Vb auf
"H"-Niveau gesetzt, während die Signale Vc und Ve auf "L"-Ni
veau gesetzt werden. Dann wird der Schalter 21 eingeschaltet.
Fig. 6A und 6B zeigen ein Beispiel von Schalterschaltungen, die
als Schalter 22 und 23 verwendet werden können, wenn ein Signal
am Dateneingabeanschluß 1 oder an der internen Versorgungsspan
nungsleitung 9 jeweils positiv und negativ ist. In den in Fig.
6A und 6B gezeigten Schalterschaltungen sind ein N-Kanal-Feld
effekttransistor (FET) 61 und ein P-Kanal-FET 62 miteinander in
Serie verbunden und ein anderer N-Kanal-FET 63 zwischen einem
Verbindungspunkt der zwei FETs 61, 62 und der Masse geschaltet.
Der FET 61 ist mit dem Dateneingabeanschluß 1 (für den Schalter
22) verbunden oder mit der internen Spannungsversorgungsleitung
9 (für den Schalter 23) verbunden, während der FET 62 mit der
Signalleitung 24 verbunden ist. Der interne Signalgenerator 10
legt das Signal Vb an das Gate des FET 61 an, das Signal Vc an
das Gate des FET 62 an und das Signal Ve an das Gate des FET 63
an. Andererseits sind ein N-Kanal-Feldeffekttransistor (FET) 81
und ein P-Kanal FET 82 miteinander in Serie verbunden und ein
anderer N-Kanal-FET 80 ist zwischen einem Verbindungspunkt der
zwei FETs 81, 82 und der Masse geschaltet. Der FET 81 ist mit
einem Dateneingabeanschluß 1 (für den Schalter 22) verbunden
oder mit der internen Spannungsversorgungsleitung 9 (für den
Schalter 23) verbunden, wie der FET 61, während der FET 82 mit
dem Dateneingabepuffer 5 (für den Schalter 22) oder mit dem
internen Spannungsgenerator 8 (für den Schalter 23) verbunden
ist. Der interne Signalgenerator 10 legt das Signal Vb über
einen Inverter 85 an das Gate des FET 81 an, das Signal Vc über
einen Inverter 84 an das Gate des FET 82 an und das Signal Ve
über einen Inverter 86 an das Gate des FET 80 an. In Fig. 6B
ist der P-Kanal-FET 64 zwischen der Versorgungsspannung und dem
Gate des FET 62 geschaltet, und das Signal Vb ist auch an das
Gate an den FET 64 angelegt. Der andere P-Kanal-FET 83 ist zwi
schen der Versorgungsspannung und dem Gate des FET 82 geschal
tet, und das Signal Vb ist auch über einen Inverter 85 an das
Gate des FET 83 angelegt.
Normalerweise ist ein erster Bereich, der die FETS 61-62 be
inhaltet, ausgeschaltet, 63 ist angeschaltet und ein zweiter
Bereich, der die FETs 81-83 beinhaltet, ist angeschaltet, um
den Dateneingabeanschluß 1 (für den Schalter 22) oder die in
terne Spannungsversorgungsleitung 9 (für den Schalter 23) mit
dem Dateneingabepuffer 5 (für den Schalter 22) oder mit dem
internen Spannungsgenerator 8 (für den Schalter 23) zu verbin
den. Wenn ein Test in dem WCBR-Modus durchgeführt wird, ist das
Signal Vb auf "H"-Niveau gesetzt, während die Signale Vc und Ve
auf "L"-Niveau gesetzt sind. Dann ist der zweite Bereich, der
die FETs 81-83 beinhaltet, ausgeschaltet und der erste Be
reich, der die FETs 61-62 beinhaltet, ist angeschaltet und 63
ist ausgeschaltet, um den Dateneingabeanschluß 1 (für den
Schalter 22) oder die interne Spannungsversorgungsleitung 9
(für den Schalter 23) mit der Signalleitung 24 zu verbinden.
Damit kann ein Datensignal als eine interne Spannung über die
Datenausgabeanschlüsse 2 angelegt werden. Das heißt, daß die
interne Spannung durch eine Testschaltung angelegt werden kann
ohne Extraanschlüsse vorzusehen, um interne Spannung bereitzu
stellen.
Wenn ein Aufbau des Schalters 23 so geändert wird, um die Si
gnalleitung 24 mit dem internen Signalgenerator 8 zu verbinden,
wird es möglich, die durch den internen Spannungsgenerator 8
erzeugten internen Spannungen zu überwachen. Dann kann der in
terne Spannungsgenerator 8 getestet werden.
In der obigen in Fig. 1 gezeigten Schaltung ist der Schalter 22
für einen der Dateneingabeanschlüsse 1 vorgesehen. Der Schalter
22' kann jedoch alternativ auch für einen der Datenausgabean
schlüsse 2' vorgesehen werden. Das heißt, wie in Fig. 7 ge
zeigt, daß der Schalter 22' so vorgesehen ist, einen der Daten
ausgabeanschlüsse 2' mit einem der Datenausgabepuffer 3 oder
der Signalleitung 24 zu verbinden. In diesem Fall kann eine
interne Spannung über die Datenausgabeanschlüsse 2' in dem
WCBR-Modus angelegt werden.
Claims (10)
1. Dynamische Speichervorrichtung mit wahlfreiem Zugriff mit
einer Speicherschaltung mit einer Speicherzelle (15),
einer Adreßeingabeschaltung (17) zum Empfangen einer Adresse zum Zugreifen auf die Speicherschaltung,
einer mit der Speicherschaltung verbundenen Dateneingabe schaltung (1, 54), die Dateneingabeschaltung (1, 5) beinhaltet Daten eingabeanschlüsse (1) zum Empfangen eines Eingangsdatums und Dateneingabepuffer (5) zum Speichern des Eingabedatums,
einer Datenausgabeschaltung, die mit der Speicherschaltung ver bunden ist,
einem internen Spannungsgenerator (8) zum Erzeugen einer vor bestimmten internen Spannung aus einer Versorgungsspannung,
einer mit dem internen Spannungsgenerator (8) verbundenen in ternen Spannungsversorgungsleitung (9), um die durch den inter nen Spannungsgenerator (8) erzeugte vorbestimmte interne Span nung zur Verfügung zu stellen,
einem ersten Schalter (22), um einen von den Dateneingabean schlüssen (1) entweder mit einem der Dateneingabepuffer (5) oder einem Ende von einer Signalleitung (24) zu verbinden,
einem zweiten Schalter (21), um die Dateneingabepuffer (5) mit der Datenausgabeschaltung zu verbinden,
einem dritten Schalter (23), um die interne Spannungsversor gungsleitung (9) entweder mit dem internen Spannungsgenerator (8) oder mit dem anderen Ende von der Signalleitung (24) zu verbinden, und
einem Schaltersignalgenerator (10) zum Erzeugen von Signalen, um den ersten Schalter (22) zu veranlassen, den einen von den Eingabeanschlüssen (1) mit dem Ende der Signalleitung (24) zu verbinden, um den zweiten Schalter (21) zu veranlassen, den Dateneingabepuffer (5) mit der Datenausgabeschaltung zu verbin den, und um den dritten Schalter (23) zu veranlassen, die in terne Spannungsversorgungsleitung (9) mit dem anderen Ende der Signalleitung (24) zu verbinden.
einer Speicherschaltung mit einer Speicherzelle (15),
einer Adreßeingabeschaltung (17) zum Empfangen einer Adresse zum Zugreifen auf die Speicherschaltung,
einer mit der Speicherschaltung verbundenen Dateneingabe schaltung (1, 54), die Dateneingabeschaltung (1, 5) beinhaltet Daten eingabeanschlüsse (1) zum Empfangen eines Eingangsdatums und Dateneingabepuffer (5) zum Speichern des Eingabedatums,
einer Datenausgabeschaltung, die mit der Speicherschaltung ver bunden ist,
einem internen Spannungsgenerator (8) zum Erzeugen einer vor bestimmten internen Spannung aus einer Versorgungsspannung,
einer mit dem internen Spannungsgenerator (8) verbundenen in ternen Spannungsversorgungsleitung (9), um die durch den inter nen Spannungsgenerator (8) erzeugte vorbestimmte interne Span nung zur Verfügung zu stellen,
einem ersten Schalter (22), um einen von den Dateneingabean schlüssen (1) entweder mit einem der Dateneingabepuffer (5) oder einem Ende von einer Signalleitung (24) zu verbinden,
einem zweiten Schalter (21), um die Dateneingabepuffer (5) mit der Datenausgabeschaltung zu verbinden,
einem dritten Schalter (23), um die interne Spannungsversor gungsleitung (9) entweder mit dem internen Spannungsgenerator (8) oder mit dem anderen Ende von der Signalleitung (24) zu verbinden, und
einem Schaltersignalgenerator (10) zum Erzeugen von Signalen, um den ersten Schalter (22) zu veranlassen, den einen von den Eingabeanschlüssen (1) mit dem Ende der Signalleitung (24) zu verbinden, um den zweiten Schalter (21) zu veranlassen, den Dateneingabepuffer (5) mit der Datenausgabeschaltung zu verbin den, und um den dritten Schalter (23) zu veranlassen, die in terne Spannungsversorgungsleitung (9) mit dem anderen Ende der Signalleitung (24) zu verbinden.
2. Dynamische Speichervorrichtung mit wahlfreiem Zugriff nach
Anspruch 1, dadurch gekennzeichnet, daß
die Datenausgabeschaltung Datenausgabepuffer (3) zum Speichern
eines Ausgabedatums und Datenausgabeanschlüsse (2) zum Senden
des Ausgangsdatums beinhaltet, und daß der zweite Schalter (21)
die Dateneingabepuffer (5) mit den Datenausgabepuffern (3) ver
binden kann.
3. Dynamische Speichervorrichtung mit wahlfreiem Zugriff nach
Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die interne Spannung ein Substratpotential ist.
4. Dynamische Speichervorrichtung mit wahlfreiem Zugriff nach
Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die interne Spannung eine Zellplattenspannung ist.
5. Dynamische Speichervorrichtung mit wahlfreiem Zugriff nach
einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
der Schaltersignalgenerator (10) eine Eingabe eines Übernahme
signals der Spaltenadresse (/CAS), eine Eingabe eines Übernah
mesignals der Zeilenadresse (/RAS) und eine Eingabe einer
Schreibkontrolle (/W) empfängt und die Signale im WCBR-Modus
erzeugt.
6. Dynamische Speichervorrichtung mit wahlfreiem Zugriff mit
einer Speicherschaltung mit einer Speicherzelle (15),
einer Adreßeingabeschaltung (17) zum Empfangen einer Adresse zum Zugreifen auf die Speicherschaltung,
einer mit der Speicherschaltung verbunden Dateneingabeschaltung (1', 5),
einer mit der Speicherschaltung verbundenen Datenausgabe schaltung (2', 3), die Datenausgabeschaltung (2', 3) beinhaltet Datenausgabeanschlüsse (2') zum Bereitstellen eines Ausgangs datums und Datenausgabepuffer (3) zum Speichern des Ausgabeda tums,
einem internen Spannungsgenerator (8) zum Erzeugen einer vor bestimmten internen Spannung aus einer Versorgungsspannung,
einer internen Spannungsversorgungsleitung (9), die mit dem internen Spannungsgenerator (8) verbunden ist, um die durch den internen Spannungsgenerator (8) erzeugte vorbestimmte interne Spannung zur Verfügung zu stellen,
einem ersten Schalter (22'), um einen von den Datenausgabean schlüssen (2') entweder mit einem von den Datenausgabepuffern (3) oder mit einem Ende von einer Signalleitung (24) zu verbin den,
einem zweiten Schalter (21), um die Datenausgabepuffer (3) mit der Dateneingabeschaltung (1', 5) zu verbinden,
einem dritten Schalter (23), um die interne Spannungsversor gungsleitung (9) entweder mit dem internen Spannungsgenerator (8) oder mit dem anderen Ende von der Signalleitung (24) zu verbinden, und
einem Schaltersignalgenerator (10) zum Erzeugen von Signalen, um den ersten Schalter (22') dazu zu bringen, den einen von den Ausgabeanschlüssen (2') mit dem Ende der Signalleitung (24) zu verbinden, um den zweiten Schalter (21) dazu zu bringen, den Dateneingabepuffer (3) mit der Dateneingabeschaltung (1', 5) zu verbinden, und um den dritten Schalter (23) dazu zu bringen, die interne Spannungsversorgungsleitung (9) mit dem anderen Ende der Signalleitung (24) zu verbinden.
einer Adreßeingabeschaltung (17) zum Empfangen einer Adresse zum Zugreifen auf die Speicherschaltung,
einer mit der Speicherschaltung verbunden Dateneingabeschaltung (1', 5),
einer mit der Speicherschaltung verbundenen Datenausgabe schaltung (2', 3), die Datenausgabeschaltung (2', 3) beinhaltet Datenausgabeanschlüsse (2') zum Bereitstellen eines Ausgangs datums und Datenausgabepuffer (3) zum Speichern des Ausgabeda tums,
einem internen Spannungsgenerator (8) zum Erzeugen einer vor bestimmten internen Spannung aus einer Versorgungsspannung,
einer internen Spannungsversorgungsleitung (9), die mit dem internen Spannungsgenerator (8) verbunden ist, um die durch den internen Spannungsgenerator (8) erzeugte vorbestimmte interne Spannung zur Verfügung zu stellen,
einem ersten Schalter (22'), um einen von den Datenausgabean schlüssen (2') entweder mit einem von den Datenausgabepuffern (3) oder mit einem Ende von einer Signalleitung (24) zu verbin den,
einem zweiten Schalter (21), um die Datenausgabepuffer (3) mit der Dateneingabeschaltung (1', 5) zu verbinden,
einem dritten Schalter (23), um die interne Spannungsversor gungsleitung (9) entweder mit dem internen Spannungsgenerator (8) oder mit dem anderen Ende von der Signalleitung (24) zu verbinden, und
einem Schaltersignalgenerator (10) zum Erzeugen von Signalen, um den ersten Schalter (22') dazu zu bringen, den einen von den Ausgabeanschlüssen (2') mit dem Ende der Signalleitung (24) zu verbinden, um den zweiten Schalter (21) dazu zu bringen, den Dateneingabepuffer (3) mit der Dateneingabeschaltung (1', 5) zu verbinden, und um den dritten Schalter (23) dazu zu bringen, die interne Spannungsversorgungsleitung (9) mit dem anderen Ende der Signalleitung (24) zu verbinden.
7. Dynamische Speichereinrichtung mit wahlfreiem Zugriff nach
Anspruch 6, dadurch gekennzeichnet, daß
die Dateneingabeschaltung (1', 5) Dateneingabepuffer (5) zum
Speichern von Eingabedaten und Dateneingabeanschlüsse (1') zum
Empfangen des Eingangsdatums beinhaltet, und daß der zweite
Schalter (21) die Dateneingabepuffer (5) mit den Datenausgabe
puffern (3) verbinden kann.
8. Dynamische Speichervorrichtung mit wahlfreiem Zugriff nach
Anspruch 6 oder 7, dadurch gekennzeichnet, daß
die interne Spannung ein Substratpotential ist.
9. Dynamische Speichervorrichtung mit wahlfreiem Zugriff nach
Anspruch 6 oder 7, dadurch gekennzeichnet, daß
die interne Spannung eine Zellplattenspannung ist.
10. Dynamische Speichervorrichtung mit wahlfreiem Zugriff nach
einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß
der Signalgenerator (10) eine Eingabe eines Übernahmesignals
der Spaltenadresse (/CAS), eine Eingabe eines Übernahmesignals
der Zeilenadresse (/RAS) und eine Eingabe einer Schreibkontrol
le (/W) empfängt und die Signale im WCBR-Modus erzeugt.
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---|---|---|---|---|
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GB9805054D0 (en) * | 1998-03-11 | 1998-05-06 | Process Intelligence Limited | Memory test system with buffer memory |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3903714C2 (de) * | 1988-03-14 | 1990-08-16 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4022153C2 (de) * | 1989-07-13 | 1992-03-26 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4126474C2 (de) * | 1990-08-16 | 1993-03-25 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4129875C2 (de) * | 1990-09-10 | 1993-09-02 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4317887A1 (de) * | 1992-06-04 | 1993-12-09 | Mitsubishi Electric Corp | Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbst-Refresh-Funktion |
DE4322994A1 (de) * | 1992-07-14 | 1994-01-20 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung mit Test-Mode und Verfahren zum Setzen des Test-Mode |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ram |
JPS63257999A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5208778A (en) * | 1988-11-16 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3903714C2 (de) * | 1988-03-14 | 1990-08-16 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4022153C2 (de) * | 1989-07-13 | 1992-03-26 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4126474C2 (de) * | 1990-08-16 | 1993-03-25 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4129875C2 (de) * | 1990-09-10 | 1993-09-02 | Mitsubishi Denki K.K., Tokio/Tokyo, Jp | |
DE4317887A1 (de) * | 1992-06-04 | 1993-12-09 | Mitsubishi Electric Corp | Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbst-Refresh-Funktion |
DE4322994A1 (de) * | 1992-07-14 | 1994-01-20 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung mit Test-Mode und Verfahren zum Setzen des Test-Mode |
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