JPH08148000A - 記憶回路 - Google Patents
記憶回路Info
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- JPH08148000A JPH08148000A JP33031194A JP33031194A JPH08148000A JP H08148000 A JPH08148000 A JP H08148000A JP 33031194 A JP33031194 A JP 33031194A JP 33031194 A JP33031194 A JP 33031194A JP H08148000 A JPH08148000 A JP H08148000A
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- transistors
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 情報を記憶する記憶回路において、試験と再
プログラミングを簡便な方法で行なえるようにする。 【構成】 モノリシック集積回路の回路部品を交互に切
り換えるスイッチ情報を記憶するのに好適な記憶回路で
あり、電圧供給源の二つの極（ＶＤＤ，ＧＮＤ）の間に
挿入された二つの直列結線を有し、各直列結線がＥＰＲ
ＯＭトランジスタ（Ｅ１，Ｅ２）とＭＯＳトランジスタ
（Ｍ１，Ｍ２）とから成り、二つのＥＰＲＯＭトランジ
スタ（Ｅ１，Ｅ２）が結合して基準電圧源（ＲＥＦ）に
接続され、二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）の
ゲートがＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の接続
ポイントとほかの直列結線のＭＯＳトランジスタ（Ｍ
１，Ｍ２）とに接続された構成とする。
プログラミングを簡便な方法で行なえるようにする。 【構成】 モノリシック集積回路の回路部品を交互に切
り換えるスイッチ情報を記憶するのに好適な記憶回路で
あり、電圧供給源の二つの極（ＶＤＤ，ＧＮＤ）の間に
挿入された二つの直列結線を有し、各直列結線がＥＰＲ
ＯＭトランジスタ（Ｅ１，Ｅ２）とＭＯＳトランジスタ
（Ｍ１，Ｍ２）とから成り、二つのＥＰＲＯＭトランジ
スタ（Ｅ１，Ｅ２）が結合して基準電圧源（ＲＥＦ）に
接続され、二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）の
ゲートがＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）の接続
ポイントとほかの直列結線のＭＯＳトランジスタ（Ｍ
１，Ｍ２）とに接続された構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、情報を記憶する記憶回
路に関するもので、特に、モノリシック集積回路の回路
部品を交互に切り換えるスイッチ情報を記憶する記憶回
路であり、供給電圧源の二つの極の間に挿入された並列
結線を有し、第１ＥＰＲＯＭトランジスタ、第１ＭＯＳ
トランジスタ及びその間にある第１回路ノードを有する
第１直列結線と、第２ＥＰＲＯＭトランジスタ、第２Ｍ
ＯＳトランジスタ及びその間にある第２回路ノードを有
する第２直列結線とを含み、記憶された情報が上記二つ
のＥＰＲＯＭトランジスタのプログラミング状態により
与えられたスイッチング状態に依存し、上記二つのＭＯ
Ｓトランジスタのそれぞれのゲートが相手側の直列結線
の回路ノードに接続され、上記二つの直列結線の一方の
結線の回路ノードが記憶回路の出力信号を送るようにな
っている記憶回路に関する。
路に関するもので、特に、モノリシック集積回路の回路
部品を交互に切り換えるスイッチ情報を記憶する記憶回
路であり、供給電圧源の二つの極の間に挿入された並列
結線を有し、第１ＥＰＲＯＭトランジスタ、第１ＭＯＳ
トランジスタ及びその間にある第１回路ノードを有する
第１直列結線と、第２ＥＰＲＯＭトランジスタ、第２Ｍ
ＯＳトランジスタ及びその間にある第２回路ノードを有
する第２直列結線とを含み、記憶された情報が上記二つ
のＥＰＲＯＭトランジスタのプログラミング状態により
与えられたスイッチング状態に依存し、上記二つのＭＯ
Ｓトランジスタのそれぞれのゲートが相手側の直列結線
の回路ノードに接続され、上記二つの直列結線の一方の
結線の回路ノードが記憶回路の出力信号を送るようにな
っている記憶回路に関する。
【０００２】
【従来の技術】従来の記憶回路、詳細には、モノリシッ
ク集積回路の回路部品を交互に切り換えるスイッチ情報
を記憶する記憶回路においては、例えば、供給電圧源の
二つの極（ＶＤＤ，ＧＮＤ）の間に挿入された並列結線
を有し、第１ＥＰＲＯＭトランジスタ（Ｅ１）、第１Ｍ
ＯＳトランジスタ（Ｍ１）及びその間にある第１回路ノ
ード（ＳＫ１）を有する第１直列結線と、第２ＥＰＲＯ
Ｍトランジスタ（Ｅ２）、第２ＭＯＳトランジスタ（Ｍ
２）及びその間にある第２回路ノード（ＳＫ２）を有す
る第２直列結線とを含み、記憶された情報が上記二つの
ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のプログラミン
グ状態により与えられたスイッチング状態に依存し、上
記二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）のそれぞれ
のゲートが相手側の直列結線の回路ノード（ＳＫ２，Ｓ
Ｋ１）に接続され、上記二つの直列結線（Ｅ１，Ｍ１，
Ｅ２，Ｍ２）の一方の結線（Ｅ２，Ｍ２）の回路ノード
（ＳＫ２）が記憶回路の出力信号を送るようになってい
るこの形式の記憶回路は、デザイン・エレクトロニッ
ク、Ｎｏ．１３、１９８９年６月２７日発行、マルクト
＆テクニック誌、４６，４８，４９頁と、エレクトロニ
ック・エンジニアリング誌、１９８８年９月発行、４
４，４５，４８，５０，５４頁に記載されている。
ク集積回路の回路部品を交互に切り換えるスイッチ情報
を記憶する記憶回路においては、例えば、供給電圧源の
二つの極（ＶＤＤ，ＧＮＤ）の間に挿入された並列結線
を有し、第１ＥＰＲＯＭトランジスタ（Ｅ１）、第１Ｍ
ＯＳトランジスタ（Ｍ１）及びその間にある第１回路ノ
ード（ＳＫ１）を有する第１直列結線と、第２ＥＰＲＯ
Ｍトランジスタ（Ｅ２）、第２ＭＯＳトランジスタ（Ｍ
２）及びその間にある第２回路ノード（ＳＫ２）を有す
る第２直列結線とを含み、記憶された情報が上記二つの
ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のプログラミン
グ状態により与えられたスイッチング状態に依存し、上
記二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）のそれぞれ
のゲートが相手側の直列結線の回路ノード（ＳＫ２，Ｓ
Ｋ１）に接続され、上記二つの直列結線（Ｅ１，Ｍ１，
Ｅ２，Ｍ２）の一方の結線（Ｅ２，Ｍ２）の回路ノード
（ＳＫ２）が記憶回路の出力信号を送るようになってい
るこの形式の記憶回路は、デザイン・エレクトロニッ
ク、Ｎｏ．１３、１９８９年６月２７日発行、マルクト
＆テクニック誌、４６，４８，４９頁と、エレクトロニ
ック・エンジニアリング誌、１９８８年９月発行、４
４，４５，４８，５０，５４頁に記載されている。
【０００３】
【発明が解決しようとする課題】モノリシック集積回路
は、特に大規模集積回路の場合、複雑な構造であり、量
産に入る前に、開発に大きな労力と広範囲な準備作業が
必要である。従って、各集積回路には、多くの部品点数
が望まれている。時には、ほんの僅か異なるいくつかの
バージョンの集積回路が必要とされる。例えば、クロッ
ク発振器としてＲＣ発振器または水晶発振器を選択する
ことが出来なければならない。
は、特に大規模集積回路の場合、複雑な構造であり、量
産に入る前に、開発に大きな労力と広範囲な準備作業が
必要である。従って、各集積回路には、多くの部品点数
が望まれている。時には、ほんの僅か異なるいくつかの
バージョンの集積回路が必要とされる。例えば、クロッ
ク発振器としてＲＣ発振器または水晶発振器を選択する
ことが出来なければならない。
【０００４】あるタイプの集積回路のいくつかのバージ
ョンを形成する従来の方法では、このタイプの集積回路
のすべてのバージョンを全く同一のチップに形成し、各
種バージョンの異なる伝導パターンを形成している。し
かし、異なるマスクが、所要の個々の伝導パターンを製
作するために必要である。
ョンを形成する従来の方法では、このタイプの集積回路
のすべてのバージョンを全く同一のチップに形成し、各
種バージョンの異なる伝導パターンを形成している。し
かし、異なるマスクが、所要の個々の伝導パターンを製
作するために必要である。
【０００５】各異なるバージョンに必要なすべての回路
部品と伝導パターンとを、全く同一の集積回路に備え、
対応するスイッチ制御信号により個々の所望のバージョ
ンへ内部的に切り換えるスイッチを、この集積回路へ備
えることにより、この労力は回避される。これはまた、
このような集積回路が、開発段階の間、または、使用中
においてさえも、内部選択されたバージョンからほかの
バージョンへ切り換えられる利点にもつながる。
部品と伝導パターンとを、全く同一の集積回路に備え、
対応するスイッチ制御信号により個々の所望のバージョ
ンへ内部的に切り換えるスイッチを、この集積回路へ備
えることにより、この労力は回避される。これはまた、
このような集積回路が、開発段階の間、または、使用中
においてさえも、内部選択されたバージョンからほかの
バージョンへ切り換えられる利点にもつながる。
【０００６】このために、上記のタイプの記憶回路を使
用することが出来る。これにより、集積回路のスイッチ
は、記憶回路の記憶状態に従って制御される。
用することが出来る。これにより、集積回路のスイッチ
は、記憶回路の記憶状態に従って制御される。
【０００７】広く知られているように、ＥＰＲＯＭトラ
ンジスタは、伝導チャネルと制御ゲートとの間に浮遊ゲ
ートを有する。ＥＰＲＯＭトランジスタの浮遊ゲート
は、プログラムされない状態において電荷を帯電してい
ないが、プログラムされた状態では電荷を帯電してい
る。ｎ−チャネルＥＰＲＯＭトランジスタを考察する
と、その浮遊ゲートは、プログラムされない状態におい
て負の電荷を帯電していない。従って、ＥＰＲＯＭトラ
ンジスタは、約１．９Ｖの電圧が制御ゲートへ印加され
ていると、伝導状態になる。プログラムされたｎ−チャ
ネルＥＰＲＯＭトランジスタにより、負の電荷が浮遊ゲ
ートに認められる。これは、このようなトランジスタ
は、５Ｖより高い制御ゲート電圧の時にプログラムされ
た状態においてのみ伝導することを意味する。
ンジスタは、伝導チャネルと制御ゲートとの間に浮遊ゲ
ートを有する。ＥＰＲＯＭトランジスタの浮遊ゲート
は、プログラムされない状態において電荷を帯電してい
ないが、プログラムされた状態では電荷を帯電してい
る。ｎ−チャネルＥＰＲＯＭトランジスタを考察する
と、その浮遊ゲートは、プログラムされない状態におい
て負の電荷を帯電していない。従って、ＥＰＲＯＭトラ
ンジスタは、約１．９Ｖの電圧が制御ゲートへ印加され
ていると、伝導状態になる。プログラムされたｎ−チャ
ネルＥＰＲＯＭトランジスタにより、負の電荷が浮遊ゲ
ートに認められる。これは、このようなトランジスタ
は、５Ｖより高い制御ゲート電圧の時にプログラムされ
た状態においてのみ伝導することを意味する。
【０００８】プログラムされたＥＰＲＯＭトランジスタ
とプログラムされないＥＰＲＯＭトランジスタのこの異
なる挙動は、情報の記憶に利用される。例えば、この情
報は、記憶回路と同一の半導体チップに配置されたハー
ドウェア・スイッチのスイッチング状態を、上述のよう
に制御するために使用することが出来る。
とプログラムされないＥＰＲＯＭトランジスタのこの異
なる挙動は、情報の記憶に利用される。例えば、この情
報は、記憶回路と同一の半導体チップに配置されたハー
ドウェア・スイッチのスイッチング状態を、上述のよう
に制御するために使用することが出来る。
【０００９】上述のタイプの記憶回路により、送られた
誤った記憶情報に関しては、エラーは発生しない。乱れ
た状態の後、この記憶回路は、プログラムされた記憶情
報を確実に送る正しい回路状態を常に独自に再開する。
供給電圧が降下すると、妨害によるか、または、計画的
遮断により、記憶回路は、供給電圧を元へ戻して正しい
記憶情報を再び送ることが十分に出来る。読み出し信号
は不要である。
誤った記憶情報に関しては、エラーは発生しない。乱れ
た状態の後、この記憶回路は、プログラムされた記憶情
報を確実に送る正しい回路状態を常に独自に再開する。
供給電圧が降下すると、妨害によるか、または、計画的
遮断により、記憶回路は、供給電圧を元へ戻して正しい
記憶情報を再び送ることが十分に出来る。読み出し信号
は不要である。
【００１０】このような記憶回路は、スイッチ制御情報
をスイッチへ送るのに適しているだけではない。情報が
確実に記憶され、正確に入力されるべきいかなる条件に
おいても、この記憶回路は、長時間乱れることもなく有
利に使用することが出来る。例えば、記憶回路は、不揮
発性メモリにも非常に適している。
をスイッチへ送るのに適しているだけではない。情報が
確実に記憶され、正確に入力されるべきいかなる条件に
おいても、この記憶回路は、長時間乱れることもなく有
利に使用することが出来る。例えば、記憶回路は、不揮
発性メモリにも非常に適している。
【００１１】一般に、記憶回路とそれにより制御された
回路の試験を繰り返すことは必要である。引き続いて、
記憶回路により制御された回路の機能を変化することも
必要になる。これは、記憶回路の記憶充填量を変化する
こと、従って、それを再びプログラミングすることを意
味する。制御された回路の動作中に、この動作が中断さ
れたり損なわれたりすることなく、試験及びまたは再プ
ログラミングが、必要である。
回路の試験を繰り返すことは必要である。引き続いて、
記憶回路により制御された回路の機能を変化することも
必要になる。これは、記憶回路の記憶充填量を変化する
こと、従って、それを再びプログラミングすることを意
味する。制御された回路の動作中に、この動作が中断さ
れたり損なわれたりすることなく、試験及びまたは再プ
ログラミングが、必要である。
【００１２】本発明は、上述の形式の記憶回路を開発す
る上での問題に基づいて成されたものであり、本発明の
主要な目的は、試験と再プログラミングを簡便な方法で
行うことができる記憶回路を提供することにある。
る上での問題に基づいて成されたものであり、本発明の
主要な目的は、試験と再プログラミングを簡便な方法で
行うことができる記憶回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、供給電圧源の
二つの極（ＶＤＤ，ＧＮＤ）の間に挿入された並列結線
を有し、第１ＥＰＲＯＭトランジスタ（Ｅ１）、第１Ｍ
ＯＳトランジスタ（Ｍ１）及びその間にある第１回路ノ
ード（ＳＫ１）を有する第１直列結線と、第２ＥＰＲＯ
Ｍトランジスタ（Ｅ２）、第２ＭＯＳトランジスタ（Ｍ
２）及びその間にある第２回路ノード（ＳＫ２）を有す
る第２直列結線とを含み、記憶された情報が前記二つの
ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のプログラミン
グ状態により与えられたスイッチング状態に依存し、前
記二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）のそれぞれ
のゲートが相手側の直列結線の回路ノード（ＳＫ２，Ｓ
Ｋ１）に接続され、前記二つの直列結線（Ｅ１，Ｍ１，
Ｅ２，Ｍ２）の一方の結線（Ｅ２，Ｍ２）の回路ノード
（ＳＫ２）が記憶回路の出力信号を送るようになってい
る記憶回路に関するものであり、本発明の上記目的は、
前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）が、
記憶される情報に依存して前記第１（Ｅ１）又は第２
（Ｅ２）の一方のＥＰＲＯＭトランジスタのみがプログ
ラムされた状態に置かれかつ他方のＥＰＲＯＭトランジ
スタ（Ｅ１，Ｅ２）がプログラムされない状態に置かれ
るプログラミング手段に接続され；前記プログラミング
手段が；前記第１又は第２直列結線の対応する二つのＭ
ＯＳトランジスタ（Ｍ１，Ｍ２）に対面しているＥＰＲ
ＯＭトランジスタ（Ｅ１，Ｅ２）の側が、プログラミン
グ動作中にプログラミング信号を前記二つのＥＰＲＯＭ
トランジスタ（Ｅ１，Ｅ２）の選択可能な一方のトラン
ジスタにのみ送りかつ他方のＥＰＲＯＭトランジスタに
はプログラミング信号を送らないプログラミング信号手
段（ＰＳ１，ＰＳ２）に接続されている第１（ＰＴ１）
及び第２（ＰＴ２）のプログラミングトランジスタと、
プログラミング動作中に前記二つのプログラミングトラ
ンジスタ（ＰＴ１，ＰＴ２）を伝導状態にするプログラ
ミング制御信号手段（ＰＲＯＧ）とを有し、カットオフ
トランジスタ（ＳＴ１，ＳＴ２）が、前記二つの直列結
線にて、前記回路ノード（ＳＫ１，ＳＫ２）と、前記Ｅ
ＰＲＯＭトランジスタ（Ｅ１，Ｅ２）と前記プログラミ
ングトランジスタ（ＰＴ１，ＰＴ２）間の接続ポイント
との間に挿入され、前記カットオフトランジスタが、プ
ログラミング動作中に、前記プログラミング制御信号手
段（ＰＲＯＧ）によりオフ状態へ、さもなければオン状
態へ切り換え可能であり；少なくとも一つのシミュレー
ショントランジスタ（ＳＩＴ１，ＳＩＴ２）が、前記二
つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のそれぞれ
と並列又は直列に接続され、各シミュレーショントラン
ジスタが、試験シミュレーションのために当該試験信号
によりオン又はオフの状態へ交互に切り換え可能であ
り；前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）
の制御ゲートが；供給電圧源の二つの極（ＶＤＤ，ＧＮ
Ｄ）の間に挿入され、前記二つの極の一つの極（ＶＤ
Ｄ）と部分電圧タップポイント（ＴＡ）との間に挿入さ
れた第１スイッチングトランジスタ（ＳＷ１），部分電
圧タップポイント（ＴＡ）と二つの極のほかの極（ＧＮ
Ｄ）との間に挿入されかつ一定電圧降下を有する第１回
路構成要素（Ｄ），及びダイオードとして配線された第
３ＥＰＲＯＭトランジスタ（Ｅ３）の形の一定電圧降下
を有する第２回路構成要素を含み、前記部分電圧タップ
ポイント（ＴＡ）に存在する電圧がプログラムされない
ＥＰＲＯＭトランジスタ（Ｅ１とＥ２）をオン状態に切
り換えるに十分であるが、プログラムされたＥＰＲＯＭ
トランジスタ（Ｅ１とＥ２）を切り換えるには十分でな
いように、大きさが設定された電圧分割器（ＳＷ１，
Ｄ，Ｅ３）と、前記部分電圧タップポイント（ＴＡ）と
基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）との間に
挿入され、オン状態において、前記部分電圧タップポイ
ント（ＴＡ）に存在する部分電圧レベルを前記基準電圧
源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）へゲートする第１
の制御可能なスイッチ（ＴＧ２）と、前記ＥＰＲＯＭト
ランジスタ（Ｅ１，Ｅ２）をプログラミングするに十分
に高いプログラミング基準電圧を有するプログラミング
基準電圧源（ＶＰＲＯＧ）と、前記プログラミング基準
電圧源（ＶＰＲＯＧ）と前記基準電圧源（ＲＥＦ）の出
力（ＲＥＦＯＵＴ）との間に挿入され、オン状態におい
て、プログラミング基準電圧を前記基準電圧源（ＲＥ
Ｆ）の出力（ＲＥＦＯＵＴ）へゲートする第２の制御可
能なスイッチ（ＴＧ３）とを有し；前記第２制御可能ス
イッチ（ＴＧ３）だけか、さもなければ、前記第１制御
可能スイッチ（ＴＧ２）だけがプログラミング動作中に
伝導状態になるように、前記二つの制御可能スイッチ
（ＴＧ２，ＴＧ３）が、前記プログラミング制御信号手
段（ＰＲＯＧ）により制御され；前記三つのＥＰＲＯＭ
トランジスタ（Ｅ１，Ｅ２，Ｅ３）が全く同一のモノリ
シック集積回路の一部であり、同一の制作工程により製
作されることによって達成される。
二つの極（ＶＤＤ，ＧＮＤ）の間に挿入された並列結線
を有し、第１ＥＰＲＯＭトランジスタ（Ｅ１）、第１Ｍ
ＯＳトランジスタ（Ｍ１）及びその間にある第１回路ノ
ード（ＳＫ１）を有する第１直列結線と、第２ＥＰＲＯ
Ｍトランジスタ（Ｅ２）、第２ＭＯＳトランジスタ（Ｍ
２）及びその間にある第２回路ノード（ＳＫ２）を有す
る第２直列結線とを含み、記憶された情報が前記二つの
ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のプログラミン
グ状態により与えられたスイッチング状態に依存し、前
記二つのＭＯＳトランジスタ（Ｍ１，Ｍ２）のそれぞれ
のゲートが相手側の直列結線の回路ノード（ＳＫ２，Ｓ
Ｋ１）に接続され、前記二つの直列結線（Ｅ１，Ｍ１，
Ｅ２，Ｍ２）の一方の結線（Ｅ２，Ｍ２）の回路ノード
（ＳＫ２）が記憶回路の出力信号を送るようになってい
る記憶回路に関するものであり、本発明の上記目的は、
前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）が、
記憶される情報に依存して前記第１（Ｅ１）又は第２
（Ｅ２）の一方のＥＰＲＯＭトランジスタのみがプログ
ラムされた状態に置かれかつ他方のＥＰＲＯＭトランジ
スタ（Ｅ１，Ｅ２）がプログラムされない状態に置かれ
るプログラミング手段に接続され；前記プログラミング
手段が；前記第１又は第２直列結線の対応する二つのＭ
ＯＳトランジスタ（Ｍ１，Ｍ２）に対面しているＥＰＲ
ＯＭトランジスタ（Ｅ１，Ｅ２）の側が、プログラミン
グ動作中にプログラミング信号を前記二つのＥＰＲＯＭ
トランジスタ（Ｅ１，Ｅ２）の選択可能な一方のトラン
ジスタにのみ送りかつ他方のＥＰＲＯＭトランジスタに
はプログラミング信号を送らないプログラミング信号手
段（ＰＳ１，ＰＳ２）に接続されている第１（ＰＴ１）
及び第２（ＰＴ２）のプログラミングトランジスタと、
プログラミング動作中に前記二つのプログラミングトラ
ンジスタ（ＰＴ１，ＰＴ２）を伝導状態にするプログラ
ミング制御信号手段（ＰＲＯＧ）とを有し、カットオフ
トランジスタ（ＳＴ１，ＳＴ２）が、前記二つの直列結
線にて、前記回路ノード（ＳＫ１，ＳＫ２）と、前記Ｅ
ＰＲＯＭトランジスタ（Ｅ１，Ｅ２）と前記プログラミ
ングトランジスタ（ＰＴ１，ＰＴ２）間の接続ポイント
との間に挿入され、前記カットオフトランジスタが、プ
ログラミング動作中に、前記プログラミング制御信号手
段（ＰＲＯＧ）によりオフ状態へ、さもなければオン状
態へ切り換え可能であり；少なくとも一つのシミュレー
ショントランジスタ（ＳＩＴ１，ＳＩＴ２）が、前記二
つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）のそれぞれ
と並列又は直列に接続され、各シミュレーショントラン
ジスタが、試験シミュレーションのために当該試験信号
によりオン又はオフの状態へ交互に切り換え可能であ
り；前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）
の制御ゲートが；供給電圧源の二つの極（ＶＤＤ，ＧＮ
Ｄ）の間に挿入され、前記二つの極の一つの極（ＶＤ
Ｄ）と部分電圧タップポイント（ＴＡ）との間に挿入さ
れた第１スイッチングトランジスタ（ＳＷ１），部分電
圧タップポイント（ＴＡ）と二つの極のほかの極（ＧＮ
Ｄ）との間に挿入されかつ一定電圧降下を有する第１回
路構成要素（Ｄ），及びダイオードとして配線された第
３ＥＰＲＯＭトランジスタ（Ｅ３）の形の一定電圧降下
を有する第２回路構成要素を含み、前記部分電圧タップ
ポイント（ＴＡ）に存在する電圧がプログラムされない
ＥＰＲＯＭトランジスタ（Ｅ１とＥ２）をオン状態に切
り換えるに十分であるが、プログラムされたＥＰＲＯＭ
トランジスタ（Ｅ１とＥ２）を切り換えるには十分でな
いように、大きさが設定された電圧分割器（ＳＷ１，
Ｄ，Ｅ３）と、前記部分電圧タップポイント（ＴＡ）と
基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）との間に
挿入され、オン状態において、前記部分電圧タップポイ
ント（ＴＡ）に存在する部分電圧レベルを前記基準電圧
源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）へゲートする第１
の制御可能なスイッチ（ＴＧ２）と、前記ＥＰＲＯＭト
ランジスタ（Ｅ１，Ｅ２）をプログラミングするに十分
に高いプログラミング基準電圧を有するプログラミング
基準電圧源（ＶＰＲＯＧ）と、前記プログラミング基準
電圧源（ＶＰＲＯＧ）と前記基準電圧源（ＲＥＦ）の出
力（ＲＥＦＯＵＴ）との間に挿入され、オン状態におい
て、プログラミング基準電圧を前記基準電圧源（ＲＥ
Ｆ）の出力（ＲＥＦＯＵＴ）へゲートする第２の制御可
能なスイッチ（ＴＧ３）とを有し；前記第２制御可能ス
イッチ（ＴＧ３）だけか、さもなければ、前記第１制御
可能スイッチ（ＴＧ２）だけがプログラミング動作中に
伝導状態になるように、前記二つの制御可能スイッチ
（ＴＧ２，ＴＧ３）が、前記プログラミング制御信号手
段（ＰＲＯＧ）により制御され；前記三つのＥＰＲＯＭ
トランジスタ（Ｅ１，Ｅ２，Ｅ３）が全く同一のモノリ
シック集積回路の一部であり、同一の制作工程により製
作されることによって達成される。
【００１４】さらに、本発明の上記目的は、次の態様と
することによって、より効果的に達成される。
することによって、より効果的に達成される。
【００１５】（ａ）前記第１スイッチングトランジスタ
（ＳＷ１）が高インピーダンス伝導トランジスタとして
形成されていること。 （ｂ) 前記第１スイッチングトランジスタ（ＳＷ１）が
オン状態において約１０ＭΩから約２０ＭΩの抵抗を有
すること。 （ｃ）低インピーダンスの第２スイッチングトランジス
タ（ＳＷ２）が前記第１スイッチングトランジスタ（Ｓ
Ｗ１）と並列に接続され、記憶回路が所定のターンオン
時間の間オンに切り換えられるようになっていること。 （ｄ）第３スイッチングトランジスタ（ＳＷ３）が、前
記部分電圧タップポイント（ＴＡ）と前記供給電圧源の
接地（ＧＮＤ）への接続部との間に挿入され、前記第１
スイッチングトランジスタ（ＳＷ１）と反対にオンまた
はオフの状態へ駆動可能であること。 （ｅ）選択的にオフ状態に置かれる伝導ブリッジ（Ｒ）
が前記部分電圧タップポイント（ＴＡ）と前記供給電圧
源のほかの極（ＧＮＤ）との間の直列結線に挿入されて
いること。 （ｆ）記憶された情報が前記二つの直列結線のうちの一
つの回路ノード（ＳＫ２）から取り出され、保持回路
（ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＴＲ１）がこの回路
ノード（ＳＫ２）に接続され、少なくとも前記カットオ
フトランジスタ（ＳＴ１，ＳＴ２）がオフ状態へ駆動さ
れる時間の間、この回路ノード（ＳＫ２）に生成する個
々の情報を記憶するようになっていること。 （ｇ）１回プログラマブルＰＲＯＭトランジスタ構成要
素が、それぞれの場合に前記第１と第２のＥＰＲＯＭト
ランジスタ（Ｅ１，Ｅ２）の代わりに配置されること。 （ｈ）固定してプログラムされたＲＯＭ構成要素が、そ
れぞれの場合に前記第１と第２のＥＰＲＯＭトランジス
タ（Ｅ１，Ｅ２）の代わりに配置されること。 （ｉ）少なくとも一つの制御可能なスイッチにより選択
される複数の選択可能な機能を有する回路構成におい
て、スイッチが、上記の主構成及び（ａ）〜（ｈ）に記
載の記憶回路から選択を決定するそのスイッチ制御情報
を受信すること。 （ｊ）前記回路構成がモノリシックに集積されているこ
と。
（ＳＷ１）が高インピーダンス伝導トランジスタとして
形成されていること。 （ｂ) 前記第１スイッチングトランジスタ（ＳＷ１）が
オン状態において約１０ＭΩから約２０ＭΩの抵抗を有
すること。 （ｃ）低インピーダンスの第２スイッチングトランジス
タ（ＳＷ２）が前記第１スイッチングトランジスタ（Ｓ
Ｗ１）と並列に接続され、記憶回路が所定のターンオン
時間の間オンに切り換えられるようになっていること。 （ｄ）第３スイッチングトランジスタ（ＳＷ３）が、前
記部分電圧タップポイント（ＴＡ）と前記供給電圧源の
接地（ＧＮＤ）への接続部との間に挿入され、前記第１
スイッチングトランジスタ（ＳＷ１）と反対にオンまた
はオフの状態へ駆動可能であること。 （ｅ）選択的にオフ状態に置かれる伝導ブリッジ（Ｒ）
が前記部分電圧タップポイント（ＴＡ）と前記供給電圧
源のほかの極（ＧＮＤ）との間の直列結線に挿入されて
いること。 （ｆ）記憶された情報が前記二つの直列結線のうちの一
つの回路ノード（ＳＫ２）から取り出され、保持回路
（ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＴＲ１）がこの回路
ノード（ＳＫ２）に接続され、少なくとも前記カットオ
フトランジスタ（ＳＴ１，ＳＴ２）がオフ状態へ駆動さ
れる時間の間、この回路ノード（ＳＫ２）に生成する個
々の情報を記憶するようになっていること。 （ｇ）１回プログラマブルＰＲＯＭトランジスタ構成要
素が、それぞれの場合に前記第１と第２のＥＰＲＯＭト
ランジスタ（Ｅ１，Ｅ２）の代わりに配置されること。 （ｈ）固定してプログラムされたＲＯＭ構成要素が、そ
れぞれの場合に前記第１と第２のＥＰＲＯＭトランジス
タ（Ｅ１，Ｅ２）の代わりに配置されること。 （ｉ）少なくとも一つの制御可能なスイッチにより選択
される複数の選択可能な機能を有する回路構成におい
て、スイッチが、上記の主構成及び（ａ）〜（ｈ）に記
載の記憶回路から選択を決定するそのスイッチ制御情報
を受信すること。 （ｊ）前記回路構成がモノリシックに集積されているこ
と。
【００１６】
【作用】本発明の記憶回路によれば、随時対応して選択
された論理信号を単に送ることにより非常に弾力的で多
角的な方法で試験を行い、再プログラミングを行う必要
もなく、個々のプログラミング状態と異なる記憶状態を
シミュレートし、記憶回路の記憶充填量により与えられ
た回路状態のほかに、記憶回路により制御された回路構
成の機能を点検し、１回のプログラマブルな記憶要素が
使用される時にプログラムされた記憶充填量と異なる記
憶充填量で試験を繰り返すことさえも可能である。
された論理信号を単に送ることにより非常に弾力的で多
角的な方法で試験を行い、再プログラミングを行う必要
もなく、個々のプログラミング状態と異なる記憶状態を
シミュレートし、記憶回路の記憶充填量により与えられ
た回路状態のほかに、記憶回路により制御された回路構
成の機能を点検し、１回のプログラマブルな記憶要素が
使用される時にプログラムされた記憶充填量と異なる記
憶充填量で試験を繰り返すことさえも可能である。
【００１７】記憶回路が繰り返しプログラムされる記憶
要素により構成されるならば、これは本発明の記憶回路
のプログラミング手段によりいつでも行うことが出来
る。
要素により構成されるならば、これは本発明の記憶回路
のプログラミング手段によりいつでも行うことが出来
る。
【００１８】使用されるプログラミングトランジスタ
は、好適に電圧安定トランジスタ、すなわち、プログラ
ミング動作中に少なくとも発生する電圧レベルに損傷す
ることなく耐えるトランジスタである。
は、好適に電圧安定トランジスタ、すなわち、プログラ
ミング動作中に少なくとも発生する電圧レベルに損傷す
ることなく耐えるトランジスタである。
【００１９】記憶装置のすべての回路構成要素は、二つ
のＥＰＲＯＭトランジスタを除いて、プログラミング動
作中にカットオフトランジスタにより保護される。この
ために、カットオフトランジスタは、プログラミング動
作中にオフ状態に切り換えられ、さもなければ、伝導状
態である。電圧安定トランジスタは、好適にカットオフ
トランジスタの代わりにも使用される。
のＥＰＲＯＭトランジスタを除いて、プログラミング動
作中にカットオフトランジスタにより保護される。この
ために、カットオフトランジスタは、プログラミング動
作中にオフ状態に切り換えられ、さもなければ、伝導状
態である。電圧安定トランジスタは、好適にカットオフ
トランジスタの代わりにも使用される。
【００２０】記憶回路の記憶充填量により制御された回
路部品が、このためにＥＰＲＯＭトランジスタを再プロ
グラミングする必要もなく、異なる記憶充填量に対する
その反応に関し試験されるようにするため、シミュレー
ショントランジスタが、各ＥＰＲＯＭトランジスタと並
列に接続して実際に不伝導状態のＥＰＲＯＭトランジス
タを伝導状態に駆動する。これには、記憶回路の出力信
号により制御されるスイッチが、プログラミングまたは
試験動作により損なわれない利点がある。
路部品が、このためにＥＰＲＯＭトランジスタを再プロ
グラミングする必要もなく、異なる記憶充填量に対する
その反応に関し試験されるようにするため、シミュレー
ショントランジスタが、各ＥＰＲＯＭトランジスタと並
列に接続して実際に不伝導状態のＥＰＲＯＭトランジス
タを伝導状態に駆動する。これには、記憶回路の出力信
号により制御されるスイッチが、プログラミングまたは
試験動作により損なわれない利点がある。
【００２１】保持回路は、好適に記憶回路の出力に接続
しており、記憶回路の個々の記憶値を保持する。これに
は、記憶回路の出力信号により制御されたスイッチが、
プログラミングまたは試験の動作により損なわれない利
点がある。このようなプログラミングまたは試験は、保
持回路により記憶が有る無しにかかわず、希望通りに行
われる。
しており、記憶回路の個々の記憶値を保持する。これに
は、記憶回路の出力信号により制御されたスイッチが、
プログラミングまたは試験の動作により損なわれない利
点がある。このようなプログラミングまたは試験は、保
持回路により記憶が有る無しにかかわず、希望通りに行
われる。
【００２２】本発明の記憶回路の基準電圧源は、比較的
に単純な回路構成にかかわらず、記憶回路の非常に多角
的で弾力的な動作を可能にする。
に単純な回路構成にかかわらず、記憶回路の非常に多角
的で弾力的な動作を可能にする。
【００２３】一般に知られているように、用語”ＥＰＲ
ＯＭ”は、”消去可能プログラマブルＲＯＭ”の略語で
あり、プログラミングが再び消去されるプログラマブル
ＲＯＭである。二つの異なるタイプが知られている。普
通”ＥＰＲＯＭ”と呼ばれている第１タイプの場合、プ
ログラミングは紫外線へ露出することにより消去され
る。ほかのタイプの場合、プログラミングは電気的に消
去される。このタイプの一般的名称は、”Ｅ2 ＰＲＯ
Ｍ”（電気的に消去可能なプログラマブルＲＯＭ）であ
る。このケースの場合、用語”ＥＰＲＯＭ”には、両方
のタイプの消去可能プログラマブルＲＯＭがある。両方
のタイプは、同じ回路に使用することが出来る。プログ
ラミング装置は、プログラミングと、あるいは紫外線に
より消去可能なＥＰＲＯＭの記憶充填量の読み出しとに
のみ使用され、プログラミング装置は、そのほかに、電
気的に消去可能なＥ2 ＰＲＯＭにより消去するために使
用される。従って、プログラミング、消去及びあるいは
読み出しのために、異なる電圧が、プログラミング装置
によりＥ2 ＰＲＯＭトランジスタの端子へ随時対応して
単に印加されるだけである。
ＯＭ”は、”消去可能プログラマブルＲＯＭ”の略語で
あり、プログラミングが再び消去されるプログラマブル
ＲＯＭである。二つの異なるタイプが知られている。普
通”ＥＰＲＯＭ”と呼ばれている第１タイプの場合、プ
ログラミングは紫外線へ露出することにより消去され
る。ほかのタイプの場合、プログラミングは電気的に消
去される。このタイプの一般的名称は、”Ｅ2 ＰＲＯ
Ｍ”（電気的に消去可能なプログラマブルＲＯＭ）であ
る。このケースの場合、用語”ＥＰＲＯＭ”には、両方
のタイプの消去可能プログラマブルＲＯＭがある。両方
のタイプは、同じ回路に使用することが出来る。プログ
ラミング装置は、プログラミングと、あるいは紫外線に
より消去可能なＥＰＲＯＭの記憶充填量の読み出しとに
のみ使用され、プログラミング装置は、そのほかに、電
気的に消去可能なＥ2 ＰＲＯＭにより消去するために使
用される。従って、プログラミング、消去及びあるいは
読み出しのために、異なる電圧が、プログラミング装置
によりＥ2 ＰＲＯＭトランジスタの端子へ随時対応して
単に印加されるだけである。
【００２４】バイポーラトランジスタにより全記憶回路
のトランジスタの一部を実行することも考えられる。こ
れは、ＥＰＲＯＭトランジスタそれ自身を除いて、全て
のトランジスタに対し保持する。
のトランジスタの一部を実行することも考えられる。こ
れは、ＥＰＲＯＭトランジスタそれ自身を除いて、全て
のトランジスタに対し保持する。
【００２５】本発明と、本発明の利点のある開発成果
は、実施態様に関し詳細に説明されるであろう。
は、実施態様に関し詳細に説明されるであろう。
【００２６】
【実施例】本発明の実施態様の次の説明において、ＥＰ
ＲＯＭトランジスタは、紫外線により消去可能なＥＰＲ
ＯＭであると想定されている。
ＲＯＭトランジスタは、紫外線により消去可能なＥＰＲ
ＯＭであると想定されている。
【００２７】また、図面において、ｐ−チャネルトラン
ジスタは、制御ゲート上に小さい円で印されている。こ
のような円の無いトランジスタは、ｎ−チャネルトラン
ジスタである。
ジスタは、制御ゲート上に小さい円で印されている。こ
のような円の無いトランジスタは、ｎ−チャネルトラン
ジスタである。
【００２８】二つの星印（＊＊）により図面に印された
トランジスタは、電圧安定トランジスタとして構成され
ており、供給電圧と比較して比較的に高いプログラミン
グ電圧に、危険も損傷も無く耐える。ｐ−チャネルトラ
ンジスタが、基本的に高い電気的強度に製作されている
ので、二つの星印（＊＊）のトランジスタは、常にｎ−
チャネルトランジスタを指している。
トランジスタは、電圧安定トランジスタとして構成され
ており、供給電圧と比較して比較的に高いプログラミン
グ電圧に、危険も損傷も無く耐える。ｐ−チャネルトラ
ンジスタが、基本的に高い電気的強度に製作されている
ので、二つの星印（＊＊）のトランジスタは、常にｎ−
チャネルトランジスタを指している。
【００２９】図１は、本発明の記憶回路の第一実施態様
を示す。この回路は、供給電圧線路ＶＤＤの間に並列に
接続されており、例えば、５Ｖの供給電圧を送る接地リ
ード線ＧＮＤは、第１ＥＰＲＯＭトランジスタＥ１、第
１カットオフトランジスタＳＴ１及び第１ＭＯＳトラン
ジスタＭ１の第１直列結線と、第２ＥＰＲＯＭトランジ
スタＥ２、第１カットオフトランジスタＳＴ２及び第１
ＭＯＳトランジスタＭ２の第２直列結線とから成ってい
る。ＥＰＲＯＭトランジスタＥ１とＥ２の制御ゲート
は、結合して基準電圧源ＲＥＦへ接続している。ＳＴ１
とＭ１との間の第１回路ノードＳＫ１は、Ｍ２のゲート
へ接続している。ＳＴ２とＭ２との間の第２回路ノード
ＳＫ２は、Ｍ１のゲートへ接続している。第２回路ノー
ドＳＫ２は、記憶回路の出力ＯＵＴを形成している。
を示す。この回路は、供給電圧線路ＶＤＤの間に並列に
接続されており、例えば、５Ｖの供給電圧を送る接地リ
ード線ＧＮＤは、第１ＥＰＲＯＭトランジスタＥ１、第
１カットオフトランジスタＳＴ１及び第１ＭＯＳトラン
ジスタＭ１の第１直列結線と、第２ＥＰＲＯＭトランジ
スタＥ２、第１カットオフトランジスタＳＴ２及び第１
ＭＯＳトランジスタＭ２の第２直列結線とから成ってい
る。ＥＰＲＯＭトランジスタＥ１とＥ２の制御ゲート
は、結合して基準電圧源ＲＥＦへ接続している。ＳＴ１
とＭ１との間の第１回路ノードＳＫ１は、Ｍ２のゲート
へ接続している。ＳＴ２とＭ２との間の第２回路ノード
ＳＫ２は、Ｍ１のゲートへ接続している。第２回路ノー
ドＳＫ２は、記憶回路の出力ＯＵＴを形成している。
【００３０】プログラムされないＥＰＲＯＭトランジス
タは、その浮遊ゲートに負の電荷を帯電していないの
で、約１．９Ｖの電圧がその制御ゲートへ印加される
と、伝導状態になる。この電圧レベルは、ＥＰＲＯＭト
ランジスタに対し少し変えることが出来、各種の方法に
より発生する。プログラムされたＥＰＲＯＭトランジス
タは、その浮遊ゲートに負の電荷を帯電する。これは、
このようなトランジスタが、約５Ｖのゲート電圧の時に
のみ伝導状態であることを意味する。ここで考えている
トランジスタは、ｎ−チャネルＥＰＲＯＭである。しか
し、ｐ−チャネルＥＰＲＯＭトランジスタは、記憶回路
が随時対応して使用される場合、使用することも出来
る。
タは、その浮遊ゲートに負の電荷を帯電していないの
で、約１．９Ｖの電圧がその制御ゲートへ印加される
と、伝導状態になる。この電圧レベルは、ＥＰＲＯＭト
ランジスタに対し少し変えることが出来、各種の方法に
より発生する。プログラムされたＥＰＲＯＭトランジス
タは、その浮遊ゲートに負の電荷を帯電する。これは、
このようなトランジスタが、約５Ｖのゲート電圧の時に
のみ伝導状態であることを意味する。ここで考えている
トランジスタは、ｎ−チャネルＥＰＲＯＭである。しか
し、ｐ−チャネルＥＰＲＯＭトランジスタは、記憶回路
が随時対応して使用される場合、使用することも出来
る。
【００３１】基準電圧源ＲＥＦは、ノーマルモードにお
いて、約３Ｖの基準電圧をＥＰＲＯＭトランジスタＥ１
とＥ２との制御ゲートへ送る。従って、消去されるか、
または、プログラムされないＥＰＲＯＭトランジスタ
は、プログラムされたＥＰＲＯＭトランジスタが不伝導
状態である間、伝導状態である。例えば、Ｅ１がプログ
ラムされず、Ｅ２がプログラムされていると仮定する
と、Ｅ２が不伝導状態である間、Ｅ１はこの基準電圧に
おいて伝導状態である。Ｅ１が伝導状態であるので、第
１回路ノードＳＫ１は低電位であり、従って、Ｍ２は伝
導状態である。このために、また、Ｅ２が不伝導状態で
あるので、第２回路ノードＳＫ２は高電位である。従っ
て、記憶回路の出力ＯＵＴには、論理値Ｈがあり、これ
は２進値”１”と見なされる。この高出力電圧がゲート
Ｍ１に存在しているので、後者は不伝導状態である。
いて、約３Ｖの基準電圧をＥＰＲＯＭトランジスタＥ１
とＥ２との制御ゲートへ送る。従って、消去されるか、
または、プログラムされないＥＰＲＯＭトランジスタ
は、プログラムされたＥＰＲＯＭトランジスタが不伝導
状態である間、伝導状態である。例えば、Ｅ１がプログ
ラムされず、Ｅ２がプログラムされていると仮定する
と、Ｅ２が不伝導状態である間、Ｅ１はこの基準電圧に
おいて伝導状態である。Ｅ１が伝導状態であるので、第
１回路ノードＳＫ１は低電位であり、従って、Ｍ２は伝
導状態である。このために、また、Ｅ２が不伝導状態で
あるので、第２回路ノードＳＫ２は高電位である。従っ
て、記憶回路の出力ＯＵＴには、論理値Ｈがあり、これ
は２進値”１”と見なされる。この高出力電圧がゲート
Ｍ１に存在しているので、後者は不伝導状態である。
【００３２】ＯＵＴの初期の状態は安定しており、トラ
ンジスタが各直列結線において不伝導状態であるので、
横断電流が記憶回路に流れる。
ンジスタが各直列結線において不伝導状態であるので、
横断電流が記憶回路に流れる。
【００３３】明らかなように、読み出し信号は不要であ
る。供給電圧を十分に発生し、そこから、基準電圧が引
き出される。供給電圧が一時的にされなくても、ターン
オフによるか、または、動揺によるにしても、供給電圧
が復帰すると直ちに、正しい記憶情報が、出力ＯＵＴに
おいて再び使用出来る。
る。供給電圧を十分に発生し、そこから、基準電圧が引
き出される。供給電圧が一時的にされなくても、ターン
オフによるか、または、動揺によるにしても、供給電圧
が復帰すると直ちに、正しい記憶情報が、出力ＯＵＴに
おいて再び使用出来る。
【００３４】本発明の記憶回路のプログラミング装置
は、第１プログラミングトランジスタＰＴ１と第２プロ
グラミングトランジスタＰＴ２とから成り、これらのト
ランジスタを介して、Ｅ１またはＥ２のＧＮＤに接続し
ていない側は、第１プログラミング信号源ＰＳ１または
第２プログラミング信号源ＰＳ２に接続している。ＰＴ
１とＰＴ２のゲートは、結合してプログラミング制御信
号源ＰＲＯＧへ接続している。プログラミング動作中
に、ＥＰＲＯＭトランジスタＥ１とＥ２の制御ゲート
は、約１２．５Ｖの基準電圧を受電する。基準電圧源が
これをどのように行うかは、図３を参照して説明する。
は、第１プログラミングトランジスタＰＴ１と第２プロ
グラミングトランジスタＰＴ２とから成り、これらのト
ランジスタを介して、Ｅ１またはＥ２のＧＮＤに接続し
ていない側は、第１プログラミング信号源ＰＳ１または
第２プログラミング信号源ＰＳ２に接続している。ＰＴ
１とＰＴ２のゲートは、結合してプログラミング制御信
号源ＰＲＯＧへ接続している。プログラミング動作中
に、ＥＰＲＯＭトランジスタＥ１とＥ２の制御ゲート
は、約１２．５Ｖの基準電圧を受電する。基準電圧源が
これをどのように行うかは、図３を参照して説明する。
【００３５】プログラミング動作中に、約１２．５Ｖの
基準電圧がＥ１とＥ２の制御ゲートへ同時に送られてい
る間、プログラミングトランジスタＰＴ１とＰＴ２と
は、プログラミング制御信号（ＰＲＯＧ）により伝導状
態になる。プログラムされるＥＰＲＯＭトランジスタＥ
１とＥ２のひとつは、約７Ｖのプログラミング電圧を、
対応するプログラミングトランジスタＰＴ１またはＰＴ
２を介して、対応するプログラミング信号源ＰＳ１また
はＰＳ２から受電する。プログラムされるＥＰＲＯＭト
ランジスタを流れるこの発生した電流から、電荷キャリ
アは、約１２．５Ｖの高い基準電圧によりトンネル効果
により浮遊ゲートへ引き込まれ、プログラミング動作
後、そこに残る。二つのプログラミング信号源ＰＳ１ま
たはＰＳ２の代わりに、一つの結合したプログラミング
信号源を使用して、単にＰＴ１とＰＴ２とを選択的に駆
動することにより、プログラムされる個々のＥＰＲＯＭ
トランジスタＥ１とＥ２とを選択することが出来る。
基準電圧がＥ１とＥ２の制御ゲートへ同時に送られてい
る間、プログラミングトランジスタＰＴ１とＰＴ２と
は、プログラミング制御信号（ＰＲＯＧ）により伝導状
態になる。プログラムされるＥＰＲＯＭトランジスタＥ
１とＥ２のひとつは、約７Ｖのプログラミング電圧を、
対応するプログラミングトランジスタＰＴ１またはＰＴ
２を介して、対応するプログラミング信号源ＰＳ１また
はＰＳ２から受電する。プログラムされるＥＰＲＯＭト
ランジスタを流れるこの発生した電流から、電荷キャリ
アは、約１２．５Ｖの高い基準電圧によりトンネル効果
により浮遊ゲートへ引き込まれ、プログラミング動作
後、そこに残る。二つのプログラミング信号源ＰＳ１ま
たはＰＳ２の代わりに、一つの結合したプログラミング
信号源を使用して、単にＰＴ１とＰＴ２とを選択的に駆
動することにより、プログラムされる個々のＥＰＲＯＭ
トランジスタＥ１とＥ２とを選択することが出来る。
【００３６】カットオフトランジスタＳＴ１とＳＴ２
は、電圧安定トランジスタとして構成されており、カッ
トオフトランジスタＳＴ１とＳＴ２の上方に配置された
回路部品をプログラミング動作とその高電圧とから保護
する働きをする。このために、ＳＴ１とＳＴ２のゲート
は、結合して制御信号源ＰＲＯＧと接続しており、ＰＲ
ＯＧは、プログラミング制御信号の反転バージョンを制
御信号源ＰＲＯＧからこれらのゲートへ送る。これによ
り、カットオフトランジスタＳＴ１とＳＴ２は、プログ
ラミング動作中に不伝導状態になり、このようなプログ
ラミング動作を除いて伝導状態になる。
は、電圧安定トランジスタとして構成されており、カッ
トオフトランジスタＳＴ１とＳＴ２の上方に配置された
回路部品をプログラミング動作とその高電圧とから保護
する働きをする。このために、ＳＴ１とＳＴ２のゲート
は、結合して制御信号源ＰＲＯＧと接続しており、ＰＲ
ＯＧは、プログラミング制御信号の反転バージョンを制
御信号源ＰＲＯＧからこれらのゲートへ送る。これによ
り、カットオフトランジスタＳＴ１とＳＴ２は、プログ
ラミング動作中に不伝導状態になり、このようなプログ
ラミング動作を除いて伝導状態になる。
【００３７】本発明の記憶回路は、そのほかに、第１Ｅ
ＰＲＯＭトランジスタＥ１と第２ＥＰＲＯＭトランジス
タＥ２とにそれぞれ並列に接続したシミュレーショント
ランジスタＳＩＴ１とＳＩＴ２とを有する。ＳＩＴ１と
ＳＩＴ２のゲートは、試験信号源ＴＥＳＴ１とＴＥＳＴ
２とにそれぞれ接続している。両方のトランジスタは、
電圧安定トランジスタとして構成されている。
ＰＲＯＭトランジスタＥ１と第２ＥＰＲＯＭトランジス
タＥ２とにそれぞれ並列に接続したシミュレーショント
ランジスタＳＩＴ１とＳＩＴ２とを有する。ＳＩＴ１と
ＳＩＴ２のゲートは、試験信号源ＴＥＳＴ１とＴＥＳＴ
２とにそれぞれ接続している。両方のトランジスタは、
電圧安定トランジスタとして構成されている。
【００３８】記憶回路の出力信号により駆動される回路
部品が、ＥＰＲＯＭトランジスタＥ１とＥ２とを再プロ
グラムする必要がないか、または、１回プログラマブル
ＰＲＯＭ要素がＥＰＲＯＭトランジスタの代わりに配置
される場合、記憶回路の異なる記憶充填量においてその
挙動に関し試験されるように、シミュレーショントラン
ジスタＳＩＴ１とＳＩＴ２が配置されている。このシミ
ュレーションは、プログラムされたＥＰＲＯＭトランジ
スタにより行われるか、または、伝導状態のシミュレー
ショントランジスタにより橋絡された正常に印加される
約３Ｖの低基準電圧レベルにおいて、不伝導状態である
ＰＲＯＭ要素により行われる。
部品が、ＥＰＲＯＭトランジスタＥ１とＥ２とを再プロ
グラムする必要がないか、または、１回プログラマブル
ＰＲＯＭ要素がＥＰＲＯＭトランジスタの代わりに配置
される場合、記憶回路の異なる記憶充填量においてその
挙動に関し試験されるように、シミュレーショントラン
ジスタＳＩＴ１とＳＩＴ２が配置されている。このシミ
ュレーションは、プログラムされたＥＰＲＯＭトランジ
スタにより行われるか、または、伝導状態のシミュレー
ショントランジスタにより橋絡された正常に印加される
約３Ｖの低基準電圧レベルにおいて、不伝導状態である
ＰＲＯＭ要素により行われる。
【００３９】記憶回路の出力ＯＵＴの両方の状態を実現
するために、第１試験段階に関してプログラムされたＥ
１／プログラムされないＥ２の配置状態を生成し、ほか
の試験段階に関しプログラムされないＥ１／プログラム
されたＥ２の配置状態を生成することが一般に必要であ
る。これは、紫外線照射によるＥＰＲＯＭトランジスタ
Ｅ１とＥ２の時間のかかる中間消去を必要とする。この
要求条件は、シミュレーショントランジスタＳＩＴ１と
ＳＩＴ２により回避することが出来る。例えば、プログ
ラムされたＥ１／プログラムされないＥ２の配置状態が
実現され、試験された後、Ｅ２もプログラムされる。次
に、第２の可能性、プログラムされないＥ１／プログラ
ムされたＥ２、がＥ１をＳＩＴ１により橋絡することに
よりシミュレートされる。すなわち、次に、両方のＥＰ
ＲＯＭトランジスタＥ１とＥ２がプログラムされ、Ｅ１
とＥ２のすべてのプログラミング配置状態が、シミュレ
ーショントランジスタＳＩＴ１とＳＩＴ２によりシミュ
レートされる。Ｅ１とＥ２に並列に接続したシミュレー
ショントランジスタＳＩＴ１とＳＩＴ２の代わりか、ま
たは、そのほかに、Ｅ１とＥ２と直列に接続し、シミュ
レートされる配置状態に依存して、不伝導状態になる
か、または、伝導状態になるシミュレーショントランジ
スタを使用することが出来る。このために、カットオフ
トランジスタＳＴ１とＳＴ２が二つの異なる試験信号源
により独立して駆動される場合には、これらのカットオ
フトランジスタも使用することが出来る。このシミュレ
ーションにより、スイッチに続く回路配置状態がどのよ
うに反応するかを見るため、再プログラミングすること
なく、記憶回路の出力ＯＵＴにおける信号により制御さ
れたスイッチを、各スイッチング状態に交互に置くこと
が出来る。安全性の理由から、シミュレーショントラン
ジスタＳＩＴ１とＳＩＴ２を、試験モードにおいてのみ
シミュレーション状態へ切り換えることが、好適に可能
でなければならない。
するために、第１試験段階に関してプログラムされたＥ
１／プログラムされないＥ２の配置状態を生成し、ほか
の試験段階に関しプログラムされないＥ１／プログラム
されたＥ２の配置状態を生成することが一般に必要であ
る。これは、紫外線照射によるＥＰＲＯＭトランジスタ
Ｅ１とＥ２の時間のかかる中間消去を必要とする。この
要求条件は、シミュレーショントランジスタＳＩＴ１と
ＳＩＴ２により回避することが出来る。例えば、プログ
ラムされたＥ１／プログラムされないＥ２の配置状態が
実現され、試験された後、Ｅ２もプログラムされる。次
に、第２の可能性、プログラムされないＥ１／プログラ
ムされたＥ２、がＥ１をＳＩＴ１により橋絡することに
よりシミュレートされる。すなわち、次に、両方のＥＰ
ＲＯＭトランジスタＥ１とＥ２がプログラムされ、Ｅ１
とＥ２のすべてのプログラミング配置状態が、シミュレ
ーショントランジスタＳＩＴ１とＳＩＴ２によりシミュ
レートされる。Ｅ１とＥ２に並列に接続したシミュレー
ショントランジスタＳＩＴ１とＳＩＴ２の代わりか、ま
たは、そのほかに、Ｅ１とＥ２と直列に接続し、シミュ
レートされる配置状態に依存して、不伝導状態になる
か、または、伝導状態になるシミュレーショントランジ
スタを使用することが出来る。このために、カットオフ
トランジスタＳＴ１とＳＴ２が二つの異なる試験信号源
により独立して駆動される場合には、これらのカットオ
フトランジスタも使用することが出来る。このシミュレ
ーションにより、スイッチに続く回路配置状態がどのよ
うに反応するかを見るため、再プログラミングすること
なく、記憶回路の出力ＯＵＴにおける信号により制御さ
れたスイッチを、各スイッチング状態に交互に置くこと
が出来る。安全性の理由から、シミュレーショントラン
ジスタＳＩＴ１とＳＩＴ２を、試験モードにおいてのみ
シミュレーション状態へ切り換えることが、好適に可能
でなければならない。
【００４０】記憶回路は、１回プログラマブル記憶セル
（ＰＲＯＭ）によっても構成することが出来る。この試
験手順を基準電圧源ＲＥＦの各種モードに関連して次に
述べる。
（ＰＲＯＭ）によっても構成することが出来る。この試
験手順を基準電圧源ＲＥＦの各種モードに関連して次に
述べる。
【００４１】図２は、図１に示された実施態様のほかに
保持回路またはラッチ回路を有する本発明の記憶回路の
実施態様を示す。既知の方法により、この回路は、第２
インバータＩＮＶ２といわゆる伝達ゲートＴＧ１とから
成る直列結線により橋絡された第１インバータＩＮＶ１
を、ＳＫ２とＯＵＴとの間に有する。ＴＧ１は、ｐ−チ
ャネルトランジスタとｎ−チャネルトランジスタとの並
列結線により構成されている。”１”がｐ−チャネルト
ランジスタによってのみ適切にゲートされ、”０”がｎ
−チャネルトランジスタによってのみ適切にゲートされ
るので、この並列結線が使用される。
保持回路またはラッチ回路を有する本発明の記憶回路の
実施態様を示す。既知の方法により、この回路は、第２
インバータＩＮＶ２といわゆる伝達ゲートＴＧ１とから
成る直列結線により橋絡された第１インバータＩＮＶ１
を、ＳＫ２とＯＵＴとの間に有する。ＴＧ１は、ｐ−チ
ャネルトランジスタとｎ−チャネルトランジスタとの並
列結線により構成されている。”１”がｐ−チャネルト
ランジスタによってのみ適切にゲートされ、”０”がｎ
−チャネルトランジスタによってのみ適切にゲートされ
るので、この並列結線が使用される。
【００４２】記憶制御信号ＳＴＯＲＥは、伝達ゲートＴ
Ｇ１の二つのトランジスタのゲートへ、直接か、また
は、第３インバータＩＮＶ３を経て送られる。この信号
は、カットオフトランジスタＳＴ１とＳＴ２とがプログ
ラミング動作を実行するためにオフ状態に置かれている
場合にのみ、保持回路を作動する。このようなプログラ
ミング動作の開始前、従って、ＳＴ１とＳＴ２とが不伝
導状態になる前に、第２回路ノードＳＫ２に存在する現
在の記憶情報が記憶される。出力ＯＵＴへ接続したスイ
ッチは飛び越すことが出来ず、従って、プログラミング
動作中に動揺を起こす。
Ｇ１の二つのトランジスタのゲートへ、直接か、また
は、第３インバータＩＮＶ３を経て送られる。この信号
は、カットオフトランジスタＳＴ１とＳＴ２とがプログ
ラミング動作を実行するためにオフ状態に置かれている
場合にのみ、保持回路を作動する。このようなプログラ
ミング動作の開始前、従って、ＳＴ１とＳＴ２とが不伝
導状態になる前に、第２回路ノードＳＫ２に存在する現
在の記憶情報が記憶される。出力ＯＵＴへ接続したスイ
ッチは飛び越すことが出来ず、従って、プログラミング
動作中に動揺を起こす。
【００４３】図２に示された記憶回路の実施態様は下記
の能力を有する。 ラッチング能力， ＥＰＲＯＭトランジスタのプログラミング能力と読み出
し能力， 試験能力， ノーマルモードにおいてであるが、また試験とプログラ
ミング中の妨害免除，
の能力を有する。 ラッチング能力， ＥＰＲＯＭトランジスタのプログラミング能力と読み出
し能力， 試験能力， ノーマルモードにおいてであるが、また試験とプログラ
ミング中の妨害免除，
【００４４】ＥＰＲＯＭトランジスタＥ１とＥ２のプロ
グラミング状態が、プログラミング信号源ＰＳ１とＰＳ
２とに接続した回線を介して読み出されるので、読み出
し能力が与えられる。
グラミング状態が、プログラミング信号源ＰＳ１とＰＳ
２とに接続した回線を介して読み出されるので、読み出
し能力が与えられる。
【００４５】図１と２は、基準電圧回路ＲＥＦの基準電
圧源を回路ブロックとして示しており、このブロック
は、基準電圧ＶＲＥＦをＥＰＲＯＭトランジスタＥ１と
Ｅ２の制御ゲートへ結合して送る。基準電圧源ＲＥＦを
記憶回路３に関して説明する。
圧源を回路ブロックとして示しており、このブロック
は、基準電圧ＶＲＥＦをＥＰＲＯＭトランジスタＥ１と
Ｅ２の制御ゲートへ結合して送る。基準電圧源ＲＥＦを
記憶回路３に関して説明する。
【００４６】図３に示された基準電圧源は、第１スイッ
チングトランジスタＳＷ１と直列結線を有する電圧分割
器、拡散低インピーダンス抵抗体Ｒ、ダイオードとして
配線されたトランジスタＤ、及び同様にダイオードとし
て配線された第３ＥＰＲＯＭトランジスタＥ３を有す
る。この直列結線は、供給電圧源の極ＶＤＤとＧＮＤと
の間に接続している。ＳＷ１とＲとの間には、電圧分割
器の部分電圧のタップポイントＴＡがある。第１スイッ
チングトランジスタＳＷ１は、オン状態において高イン
ピーダンスでもあるように、製作されている。それは、
オン状態において、約１０ＭΩから約２０ＭΩの範囲の
抵抗を有することが好ましい。これは、数１００ｎＡ程
度の非常に小さい電流が、ＳＷ１が伝導状態であって
も、電圧分割器を常に流れることを意味する。これによ
り、供給電圧源が保護され、これは、電源が蓄電池に構
成されている場合、特に重要である。
チングトランジスタＳＷ１と直列結線を有する電圧分割
器、拡散低インピーダンス抵抗体Ｒ、ダイオードとして
配線されたトランジスタＤ、及び同様にダイオードとし
て配線された第３ＥＰＲＯＭトランジスタＥ３を有す
る。この直列結線は、供給電圧源の極ＶＤＤとＧＮＤと
の間に接続している。ＳＷ１とＲとの間には、電圧分割
器の部分電圧のタップポイントＴＡがある。第１スイッ
チングトランジスタＳＷ１は、オン状態において高イン
ピーダンスでもあるように、製作されている。それは、
オン状態において、約１０ＭΩから約２０ＭΩの範囲の
抵抗を有することが好ましい。これは、数１００ｎＡ程
度の非常に小さい電流が、ＳＷ１が伝導状態であって
も、電圧分割器を常に流れることを意味する。これによ
り、供給電圧源が保護され、これは、電源が蓄電池に構
成されている場合、特に重要である。
【００４７】第２スイッチングトランジスタＳＷ２が第
１スイッチングトランジスタＳＷ１と並列に接続してお
り、これはオン状態において低インピーダンスである。
１スイッチングトランジスタＳＷ１と並列に接続してお
り、これはオン状態において低インピーダンスである。
【００４８】第３スイッチングトランジスタＳＷ３が、
ＴＡとＧＮＤとの間に置かれた電圧分割器の一部と並列
に接続している。
ＴＡとＧＮＤとの間に置かれた電圧分割器の一部と並列
に接続している。
【００４９】ＳＷ１とＳＷ３のゲート電極が、結合して
論理信号源ＯＴＰＴＥＳＴに接続している。ＳＷ２のゲ
ート接続は、論理信号源ＲＥＳＥＴＮに接続している。
論理信号源ＯＴＰＴＥＳＴに接続している。ＳＷ２のゲ
ート接続は、論理信号源ＲＥＳＥＴＮに接続している。
【００５０】部分電圧タップポイントＴＡと基準電圧源
の出力接続部ＲＥＦＯＵＴとの間に、オン状態において
部分電圧タップポイントＴＡに存在する電圧を出力接続
部ＲＥＦＯＵＴへゲートする第２伝達ゲートＴＧ２が接
続されている。
の出力接続部ＲＥＦＯＵＴとの間に、オン状態において
部分電圧タップポイントＴＡに存在する電圧を出力接続
部ＲＥＦＯＵＴへゲートする第２伝達ゲートＴＧ２が接
続されている。
【００５１】プログラミング電圧源ＶＰＲＯＧとその出
力との間に、オン状態においてプログラミング電圧ＶＰ
ＲＯＧを基準電圧回路ＲＥＦの出力ＲＥＯＵＴへゲート
する第３伝達ゲートＴＧ３が接続されている。図２にお
いてＴＧ１に関連してすでに説明した理由により、伝達
ゲートＴＧ２とＴＧ３とは、並列に接続したｐ−チャネ
ルトランジスタとｎ−チャネルトランジスタとをどちら
も有しており、これにより、ゲートＴＧ２とＴＧ３は、
論理信号”０”の電圧レベルと論理信号”１”の電圧レ
ベルの両方を容易にゲートする。
力との間に、オン状態においてプログラミング電圧ＶＰ
ＲＯＧを基準電圧回路ＲＥＦの出力ＲＥＯＵＴへゲート
する第３伝達ゲートＴＧ３が接続されている。図２にお
いてＴＧ１に関連してすでに説明した理由により、伝達
ゲートＴＧ２とＴＧ３とは、並列に接続したｐ−チャネ
ルトランジスタとｎ−チャネルトランジスタとをどちら
も有しており、これにより、ゲートＴＧ２とＴＧ３は、
論理信号”０”の電圧レベルと論理信号”１”の電圧レ
ベルの両方を容易にゲートする。
【００５２】ＴＧ２は、ｎ−チャネルトランジスタＮ２
とｐ−チャネルトランジスタＰ２の並列結線を有する。
ＴＧ３は、ｎ−チャネルトランジスタＮ３とｐ−チャネ
ルトランジスタＰ３の並列結線を有する。
とｐ−チャネルトランジスタＰ２の並列結線を有する。
ＴＧ３は、ｎ−チャネルトランジスタＮ３とｐ−チャネ
ルトランジスタＰ３の並列結線を有する。
【００５３】Ｐ２とＮ３の制御ゲートは、論理信号源Ｐ
ＲＯＧに直接に接続し、Ｐ３とＮ２の制御ゲートは、論
理信号源ＰＲＯＧに第４インバータＩＮＶ４を介して接
続している。ＩＮＶ４は、直列結線のｐ−チャネルトラ
ンジスタＰ４とｎ−チャネルトランジスタＮ４とを有す
る。
ＲＯＧに直接に接続し、Ｐ３とＮ２の制御ゲートは、論
理信号源ＰＲＯＧに第４インバータＩＮＶ４を介して接
続している。ＩＮＶ４は、直列結線のｐ−チャネルトラ
ンジスタＰ４とｎ−チャネルトランジスタＮ４とを有す
る。
【００５４】図示された実施態様において、供給電圧源
は供給電圧ＶＤＤ＝５Ｖを送る。プログラミング電圧Ｖ
ＰＲＯＧは、プログラミング動作中に１２．５Ｖか、さ
もなければ、供給電圧のように５Ｖである。論理信号Ｐ
ＲＯＧの電圧レベルは、後者が論理値”１”または”
Ｈ”を有する場合同様に１２．５Ｖである。この通常の
論理信号値は、論理信号ＲＥＳＥＴＮとＯＴＰＴＥＳＴ
とに十分である。
は供給電圧ＶＤＤ＝５Ｖを送る。プログラミング電圧Ｖ
ＰＲＯＧは、プログラミング動作中に１２．５Ｖか、さ
もなければ、供給電圧のように５Ｖである。論理信号Ｐ
ＲＯＧの電圧レベルは、後者が論理値”１”または”
Ｈ”を有する場合同様に１２．５Ｖである。この通常の
論理信号値は、論理信号ＲＥＳＥＴＮとＯＴＰＴＥＳＴ
とに十分である。
【００５５】基準電圧源ＲＥＦは、先ず第一に、動作中
に図１または図２の電子記憶セルの読み出しを行うよう
に意図されている。しかし、さらに、記憶セルのプログ
ラミングを行い、試験能力を支援するようにも意図され
ている。
に図１または図２の電子記憶セルの読み出しを行うよう
に意図されている。しかし、さらに、記憶セルのプログ
ラミングを行い、試験能力を支援するようにも意図され
ている。
【００５６】次に、基準電圧源ＲＥＦの機能モードを各
種動作状態において説明する。
種動作状態において説明する。
【００５７】１．ノーマルモード：ノーマルモードにお
いて、基準電圧回路ＲＥＦの入力信号は、次の論理レベ
ルにある； ＯＴＰＴＥＳＴ＝０， ＲＥＳＥＴＮ＝１， ＰＲＯＧ＝０， ＶＰＲＯＧ＝ＶＤＤ。
いて、基準電圧回路ＲＥＦの入力信号は、次の論理レベ
ルにある； ＯＴＰＴＥＳＴ＝０， ＲＥＳＥＴＮ＝１， ＰＲＯＧ＝０， ＶＰＲＯＧ＝ＶＤＤ。
【００５８】これらの入力値により、トランジスタＳＷ
２，ＳＷ３，Ｎ３，Ｐ３及びＮ４は不伝導状態である。
トランジスタＳＷ１，Ｎ２，Ｐ２及びＰ４は伝導状態で
ある。
２，ＳＷ３，Ｎ３，Ｐ３及びＮ４は不伝導状態である。
トランジスタＳＷ１，Ｎ２，Ｐ２及びＰ４は伝導状態で
ある。
【００５９】トランジスタＤとＥ３は、そのドレーン端
子に接続しているその制御ゲートによりダイオードとし
てそれぞれ配線されているので、ＤとＥ３は、いわゆる
弱い極性反転状態であり、これらの二つのトランジスタ
のそれぞれの電圧降下は、ほぼ、個々のトランジスタが
伝導状態になる初めの電圧ＶTHである。トランジスタＤ
の場合、初めの電圧は約＋０．９Ｖである。第３ＥＰＲ
ＯＭトランジスタＥ３は消去された（プログラムされな
い）状態であり、従って、約＋１．９Ｖの初めの電圧を
有する。供給電圧ＶＤＤが十分に高くなるとすぐに、Ｄ
とＥ３はそれぞれ一定の電圧降下により構成部分を構成
し、これらの電圧降下の合計は、約２．８Ｖである。拡
散抵抗体Ｒは低いインピーダンスを有しているので、部
分電圧タップポイントＴＡは、ＶＤＤのノーマル電圧レ
ベルにおいて約３Ｖである。
子に接続しているその制御ゲートによりダイオードとし
てそれぞれ配線されているので、ＤとＥ３は、いわゆる
弱い極性反転状態であり、これらの二つのトランジスタ
のそれぞれの電圧降下は、ほぼ、個々のトランジスタが
伝導状態になる初めの電圧ＶTHである。トランジスタＤ
の場合、初めの電圧は約＋０．９Ｖである。第３ＥＰＲ
ＯＭトランジスタＥ３は消去された（プログラムされな
い）状態であり、従って、約＋１．９Ｖの初めの電圧を
有する。供給電圧ＶＤＤが十分に高くなるとすぐに、Ｄ
とＥ３はそれぞれ一定の電圧降下により構成部分を構成
し、これらの電圧降下の合計は、約２．８Ｖである。拡
散抵抗体Ｒは低いインピーダンスを有しているので、部
分電圧タップポイントＴＡは、ＶＤＤのノーマル電圧レ
ベルにおいて約３Ｖである。
【００６０】部分電圧を発生するのに必要な横断電流
は、ＳＷ１を流れる。この電流は、基準電圧源のノーマ
ルモードにおいて連続的に流れるので、オン状態におい
て高いインピーダンスを有するトランジスタＳＷ１によ
り、数１００ｎＡの上述の低い値に保持される。
は、ＳＷ１を流れる。この電流は、基準電圧源のノーマ
ルモードにおいて連続的に流れるので、オン状態におい
て高いインピーダンスを有するトランジスタＳＷ１によ
り、数１００ｎＡの上述の低い値に保持される。
【００６１】伝達ゲートＴＧ２は、基準電圧源のノーマ
ルモードにおいて伝導状態であるので、部分電圧タップ
ポイントＴＡにおいて発生する約３Ｖの電圧レベルが、
基準電圧源の出力ＲＥＦＯＵＴに現れる。
ルモードにおいて伝導状態であるので、部分電圧タップ
ポイントＴＡにおいて発生する約３Ｖの電圧レベルが、
基準電圧源の出力ＲＥＦＯＵＴに現れる。
【００６２】トランジスタＤの代わりに、一定の電圧降
下によりほかの構成要素、例えば、ダイオードも使用す
ることが出来る。
下によりほかの構成要素、例えば、ダイオードも使用す
ることが出来る。
【００６３】上述の基準電圧源の目的を説明する。
【００６４】本発明の記憶回路の”静的ＥＰＲＯＭセ
ル”の過度の電圧（例えば、ＶＤＤ）による読み取り
は、次の理由により不利である。
ル”の過度の電圧（例えば、ＶＤＤ）による読み取り
は、次の理由により不利である。
【００６５】ａ）基準電圧源ＲＥＦの出力電圧ＶＲＥＦ
がプログラムされたＥＰＲＯＭトランジスタの初めの電
圧を超えると、横断電流は静的ＥＰＲＯＭセルに流れ始
める。この理由は、プログラムされたＥＰＲＯＭトラン
ジスタに直列に接続したＭＯＳトランジスタが伝導状態
になるためである。この結果、集積回路の電力消費が増
加する。これは、電力が蓄電池から送られる場合、特に
望ましくない。留意すべきことは、プログラムされたＥ
ＰＲＯＭトランジスタの初めの電圧が、自然の老化によ
り絶えず低下することである。これは、プログラムされ
たＥＰＲＯＭトランジスタの浮遊ゲートに記憶されたも
のから、電荷が絶えず失われているからである。
がプログラムされたＥＰＲＯＭトランジスタの初めの電
圧を超えると、横断電流は静的ＥＰＲＯＭセルに流れ始
める。この理由は、プログラムされたＥＰＲＯＭトラン
ジスタに直列に接続したＭＯＳトランジスタが伝導状態
になるためである。この結果、集積回路の電力消費が増
加する。これは、電力が蓄電池から送られる場合、特に
望ましくない。留意すべきことは、プログラムされたＥ
ＰＲＯＭトランジスタの初めの電圧が、自然の老化によ
り絶えず低下することである。これは、プログラムされ
たＥＰＲＯＭトランジスタの浮遊ゲートに記憶されたも
のから、電荷が絶えず失われているからである。
【００６６】ｂ）横断電流がプログラムされたＥＰＲＯ
Ｍトランジスタとそれに直列に接続したＭＯＳトランジ
スタとに流れる場合、いわゆる”ソフトプログラミン
グ”の効果が起こる。すなわち、電荷が横断電流により
浮遊ゲートへ到達するので、消去されたＥＰＲＯＭトラ
ンジスタが、やがて無意識のうちにプログラムされる。
Ｍトランジスタとそれに直列に接続したＭＯＳトランジ
スタとに流れる場合、いわゆる”ソフトプログラミン
グ”の効果が起こる。すなわち、電荷が横断電流により
浮遊ゲートへ到達するので、消去されたＥＰＲＯＭトラ
ンジスタが、やがて無意識のうちにプログラムされる。
【００６７】両方の効果はかなり不利であり、実際に、
記憶セルの記憶充填量により制御された回路のシステム
故障となる。
記憶セルの記憶充填量により制御された回路のシステム
故障となる。
【００６８】本発明の記憶回路の基準電圧源ＲＥＦは、
基準電圧ＶＲＥＦが、常に、消去されたＥＰＲＯＭトラ
ンジスタの初めの電圧より約９００ｍＶだけ高いという
利点がある。この理由は、基準電圧源の基準電圧ＶＲＥ
Ｆが、上述のように、ダイオードとして配線された第３
ＥＰＲＯＭトランジスタＥ３の約１．９Ｖの初めの電圧
と、ダイオードとして配線されたトランジスタＤの約
０．９Ｖの初めの電圧との合計により決定されるからで
ある。基準電圧源ＲＥＦのＥＰＲＯＭトランジスタＥ３
は、ＥＰＲＯＭセルのＥＰＲＯＭトランジスタＥ１とＥ
２と同じモノリシック集積回路に属するので、Ｅ３はＥ
１とＥ２とのように挙動する。これは、技術的に従属し
た基準電圧源から構成した全記憶回路を形成しており、
信頼性が高い。ＥＰＲＯＭセルのＥＰＲＯＭトランジス
タＥ１とＥ２の初めの電圧が、集積回路を製作する方法
の工程変動により変化すると、基準電圧源のＥＰＲＯＭ
トランジスタＥ３は、この変化に加わる。すなわち、Ｅ
１とＥ２の初めの電圧が工程変動により変化すると、Ｅ
３の初めの電圧はそれに従って変化し、基準電圧源ＲＥ
Ｆの基準電圧ＶＲＥＦは随時適応して修正される。
基準電圧ＶＲＥＦが、常に、消去されたＥＰＲＯＭトラ
ンジスタの初めの電圧より約９００ｍＶだけ高いという
利点がある。この理由は、基準電圧源の基準電圧ＶＲＥ
Ｆが、上述のように、ダイオードとして配線された第３
ＥＰＲＯＭトランジスタＥ３の約１．９Ｖの初めの電圧
と、ダイオードとして配線されたトランジスタＤの約
０．９Ｖの初めの電圧との合計により決定されるからで
ある。基準電圧源ＲＥＦのＥＰＲＯＭトランジスタＥ３
は、ＥＰＲＯＭセルのＥＰＲＯＭトランジスタＥ１とＥ
２と同じモノリシック集積回路に属するので、Ｅ３はＥ
１とＥ２とのように挙動する。これは、技術的に従属し
た基準電圧源から構成した全記憶回路を形成しており、
信頼性が高い。ＥＰＲＯＭセルのＥＰＲＯＭトランジス
タＥ１とＥ２の初めの電圧が、集積回路を製作する方法
の工程変動により変化すると、基準電圧源のＥＰＲＯＭ
トランジスタＥ３は、この変化に加わる。すなわち、Ｅ
１とＥ２の初めの電圧が工程変動により変化すると、Ｅ
３の初めの電圧はそれに従って変化し、基準電圧源ＲＥ
Ｆの基準電圧ＶＲＥＦは随時適応して修正される。
【００６９】供給電圧ＶＤＤが降下すると、ＤとＥ３の
電圧降下は、約０．９Ｖまたは約１．９Ｖに一定に維持
される。すなわち、伝導スイッチングトランジスタＳＷ
１の電圧降下は減少する。供給電圧ＶＤＤが、ＤとＥ３
のこの一定の電圧降下を行うにもはや不十分であるなら
ば、ＤとＥ３はオフ状態に変化する。次に、部分電圧タ
ップポイントＴＡにおいて、従って、基準電圧源ＲＥＦ
の出力において、低下した供給電圧ＶＤＤは電位として
上昇する。これにより、記憶回路の静的ＥＰＲＯＭセル
は、ＶＤＤが製造技術により初めの電圧へ降下する（Ｖ
thEPROM 〜１．９Ｖ）。
電圧降下は、約０．９Ｖまたは約１．９Ｖに一定に維持
される。すなわち、伝導スイッチングトランジスタＳＷ
１の電圧降下は減少する。供給電圧ＶＤＤが、ＤとＥ３
のこの一定の電圧降下を行うにもはや不十分であるなら
ば、ＤとＥ３はオフ状態に変化する。次に、部分電圧タ
ップポイントＴＡにおいて、従って、基準電圧源ＲＥＦ
の出力において、低下した供給電圧ＶＤＤは電位として
上昇する。これにより、記憶回路の静的ＥＰＲＯＭセル
は、ＶＤＤが製造技術により初めの電圧へ降下する（Ｖ
thEPROM 〜１．９Ｖ）。
【００７０】２．リセットモード：
【００７１】リセットモードにおいて、論理信号値と電
圧レベルは、論理信号ＲＥＳＥＴＮを除いて、上記のノ
ーマルモードにおけるように存在し、これはここでは論
理値”０”である。これは、第２スイッチングトランジ
スタＳＷ２を伝導状態にする。ＳＷ２は低インピーダン
ス伝導トランジスタである。リセットモードにおいて、
ＳＷ２の低インピーダンス伝導経路は、伝導状態のＳＷ
１の高インピーダンス経路と並列に接続している。これ
により、第１スイッチングトランジスタＳＷ１が伝導状
態であるよりも大きい電流が、基準電圧源ＲＥＦの出力
ＲＥＦＯＵＴを介して記憶回路へ送られる。ＲＥＦＯＵ
Ｔへ接続したゲート電極は、ある程度の静電容量を構成
している。ＳＷ２をオンに切り換えると、大きい電流が
ＲＥＦＯＵＴにより送られるので、この静電容量は敏速
に充電される。リセットモードにおいて、すなわち、回
路構成がオンに切り換えられている場合、高インピーダ
ンス伝導スイッチングトランジスタＳＷ１だけがオンに
切り換えられた場合よりも速く、全回路は安定する。
圧レベルは、論理信号ＲＥＳＥＴＮを除いて、上記のノ
ーマルモードにおけるように存在し、これはここでは論
理値”０”である。これは、第２スイッチングトランジ
スタＳＷ２を伝導状態にする。ＳＷ２は低インピーダン
ス伝導トランジスタである。リセットモードにおいて、
ＳＷ２の低インピーダンス伝導経路は、伝導状態のＳＷ
１の高インピーダンス経路と並列に接続している。これ
により、第１スイッチングトランジスタＳＷ１が伝導状
態であるよりも大きい電流が、基準電圧源ＲＥＦの出力
ＲＥＦＯＵＴを介して記憶回路へ送られる。ＲＥＦＯＵ
Ｔへ接続したゲート電極は、ある程度の静電容量を構成
している。ＳＷ２をオンに切り換えると、大きい電流が
ＲＥＦＯＵＴにより送られるので、この静電容量は敏速
に充電される。リセットモードにおいて、すなわち、回
路構成がオンに切り換えられている場合、高インピーダ
ンス伝導スイッチングトランジスタＳＷ１だけがオンに
切り換えられた場合よりも速く、全回路は安定する。
【００７２】低インピーダンス伝導スイッチングトラン
ジスタＳＷ２により、基準電圧ＶＲＥＦは、ノーマルモ
ードにおけるよりも数１００ｍＶ高く、回路構成がリセ
ットモードにおいてオンに切り換えられている場合、こ
れは静的ＥＰＲＯＭセルの自動読み出しの活動には有利
である。
ジスタＳＷ２により、基準電圧ＶＲＥＦは、ノーマルモ
ードにおけるよりも数１００ｍＶ高く、回路構成がリセ
ットモードにおいてオンに切り換えられている場合、こ
れは静的ＥＰＲＯＭセルの自動読み出しの活動には有利
である。
【００７３】３．プログラミングモード：プログラミン
グモードに関し、基準電圧源ＲＥＦは、記憶回路のＥＰ
ＲＯＭトランジスタＥ１とＥ２の個々のトランジスタを
プログラミングするに適している基準電圧ＶＲＥＦを生
成するように動作する。このモードにおいて、次の論理
信号がある； ＯＴＰＴＥＳＴ＝０， ＲＥＳＥＴＮ＝１， ＰＲＯＧ＝１， プログラミング電圧源は、プログラミング電圧ＶＰＲＯ
Ｍ＝１２．５Ｖを有す。供給電圧は、ＶＤＤ＝５Ｖのま
まである。
グモードに関し、基準電圧源ＲＥＦは、記憶回路のＥＰ
ＲＯＭトランジスタＥ１とＥ２の個々のトランジスタを
プログラミングするに適している基準電圧ＶＲＥＦを生
成するように動作する。このモードにおいて、次の論理
信号がある； ＯＴＰＴＥＳＴ＝０， ＲＥＳＥＴＮ＝１， ＰＲＯＧ＝１， プログラミング電圧源は、プログラミング電圧ＶＰＲＯ
Ｍ＝１２．５Ｖを有す。供給電圧は、ＶＤＤ＝５Ｖのま
まである。
【００７４】ＰＲＯＧ＝１は、トランジスタＰ２とＮ２
が不伝導状態である間、トランジスタＰ３とＮ３が伝導
状態であることを意味する。すなわち、伝達ゲートＴＧ
２が不伝導状態である間、伝達ゲートＴＧ３が不伝導状
態である。従って、約１２．５Ｖのプログラミング電圧
は、基準電圧源ＲＥＦの出力ＲＥＦＯＵＴに達する。こ
のようにして、静的ＥＰＲＯＭセルは、入力ＳＰ１とＳ
Ｐ２を経てプログラムされる。
が不伝導状態である間、トランジスタＰ３とＮ３が伝導
状態であることを意味する。すなわち、伝達ゲートＴＧ
２が不伝導状態である間、伝達ゲートＴＧ３が不伝導状
態である。従って、約１２．５Ｖのプログラミング電圧
は、基準電圧源ＲＥＦの出力ＲＥＦＯＵＴに達する。こ
のようにして、静的ＥＰＲＯＭセルは、入力ＳＰ１とＳ
Ｐ２を経てプログラムされる。
【００７５】図３に示されているように、基準電圧源Ｒ
ＥＦのトランジスタＰ４とＮ４とから成るインバータＩ
Ｎ４は、ＶＤＤへは接続していないが、ＶＰＲＯＧへは
接続している。また、トランジスタＰ２，Ｐ３及びＰ４
が配置されている集積回路のｎ−伝導ウエルは、ＶＰＲ
ＯＭの電位へ接続している。これを接続しない場合、短
絡路が、プログラミングモードにおいてｎ−ウエルに伝
導状態のダイオードの形で形成する。また、インバータ
ＩＮ４がどちらかといえば横断電流を引き入れ、ＴＧ２
が不伝導状態でないので、論理信号ＰＲＯＧは、論理
値”１”において約１２．５ＶのＶＰＲＯＧの電位にな
ければならない。
ＥＦのトランジスタＰ４とＮ４とから成るインバータＩ
Ｎ４は、ＶＤＤへは接続していないが、ＶＰＲＯＧへは
接続している。また、トランジスタＰ２，Ｐ３及びＰ４
が配置されている集積回路のｎ−伝導ウエルは、ＶＰＲ
ＯＭの電位へ接続している。これを接続しない場合、短
絡路が、プログラミングモードにおいてｎ−ウエルに伝
導状態のダイオードの形で形成する。また、インバータ
ＩＮ４がどちらかといえば横断電流を引き入れ、ＴＧ２
が不伝導状態でないので、論理信号ＰＲＯＧは、論理
値”１”において約１２．５ＶのＶＰＲＯＧの電位にな
ければならない。
【００７６】４．試験モード：記憶回路に使用される記
憶構成要素の種類により、基準電圧源ＲＥＦは多様に動
作する。
憶構成要素の種類により、基準電圧源ＲＥＦは多様に動
作する。
【００７７】ａ）ＥＰＲＯＭトランジスタを有する記憶
回路；この場合、基準電圧源ＲＥＦはノーマルモードに
おけるように動作する。記憶回路のＥＰＲＯＭトランジ
スタＥ１とＥ２のどちらも、ノーマル読み取りモードに
おいて両方が不伝導状態であるように、最初にプログラ
ムされる。次に、シミュレーショントランジスタＳＩＴ
１とＳＩＴ２は、所望の試験状態に従ってオンまたはオ
フの状態へ駆動される。
回路；この場合、基準電圧源ＲＥＦはノーマルモードに
おけるように動作する。記憶回路のＥＰＲＯＭトランジ
スタＥ１とＥ２のどちらも、ノーマル読み取りモードに
おいて両方が不伝導状態であるように、最初にプログラ
ムされる。次に、シミュレーショントランジスタＳＩＴ
１とＳＩＴ２は、所望の試験状態に従ってオンまたはオ
フの状態へ駆動される。
【００７８】ｂ）１回プログラマブル記憶構成要素；１
回プログラマブル（ＯＴＰ）記憶構成要素は、ＥＰＲＯ
Ｍトランジスタと同じ半導体構成を有する。しかし、Ｏ
ＴＰトランジスタは、ＥＰＲＯＭトランジスタが消去す
るために紫外線に露出することを必要とする窓が無く、
ハウジングに詰め込まれている。ＯＴＰトランジスタ
は、詰め込まれた後紫外線によりもはや消去されないの
で、ＯＴＰトランジスタにより、一つのプログラミング
動作だけが可能である。
回プログラマブル（ＯＴＰ）記憶構成要素は、ＥＰＲＯ
Ｍトランジスタと同じ半導体構成を有する。しかし、Ｏ
ＴＰトランジスタは、ＥＰＲＯＭトランジスタが消去す
るために紫外線に露出することを必要とする窓が無く、
ハウジングに詰め込まれている。ＯＴＰトランジスタ
は、詰め込まれた後紫外線によりもはや消去されないの
で、ＯＴＰトランジスタにより、一つのプログラミング
動作だけが可能である。
【００７９】詰め込み前と詰め込み後その都度、各記憶
構成要素は２回試験されなければならない。しかし、さ
らにプログラミングすることは不可能であるので、詰め
込まれた後は、試験のためのプログラミングは、ＯＴＰ
構成要素によりもはや行うことは出来ない。ａ）に上述
されたように、従って、試験モードは実行出来ない。
構成要素は２回試験されなければならない。しかし、さ
らにプログラミングすることは不可能であるので、詰め
込まれた後は、試験のためのプログラミングは、ＯＴＰ
構成要素によりもはや行うことは出来ない。ａ）に上述
されたように、従って、試験モードは実行出来ない。
【００８０】それでも、静的記憶セルを試験するため
に、論理信号ＯＴＰＴＥＳＴが、基準電圧源ＲＥＦに論
理値”１”にセットされる。ほかのすべての論理信号と
電圧レベルは、ノーマルモードにおけるように選択され
る。論理信号ＯＴＰＴＥＳＴの論理値”１”は、ＳＷ１
を不伝導状態にし、ＳＷ３を伝導状態にする。これによ
り、部分電圧タップポイントＴＡ、従って、基準電圧源
ＲＥＦの出力ＲＥＦＯＵＴも接地へ接続する。これは、
静的記憶セルのプログラムされた記憶回路だけでなく、
プログラムされない記憶回路が、不伝導状態になり、従
って、プログラムされたトランジスタのように挙動する
ことを意味する。シミュレーショントランジスタＳＩＴ
１とＳＩＴ２とにより、再び試験を行うことが出来る。
に、論理信号ＯＴＰＴＥＳＴが、基準電圧源ＲＥＦに論
理値”１”にセットされる。ほかのすべての論理信号と
電圧レベルは、ノーマルモードにおけるように選択され
る。論理信号ＯＴＰＴＥＳＴの論理値”１”は、ＳＷ１
を不伝導状態にし、ＳＷ３を伝導状態にする。これによ
り、部分電圧タップポイントＴＡ、従って、基準電圧源
ＲＥＦの出力ＲＥＦＯＵＴも接地へ接続する。これは、
静的記憶セルのプログラムされた記憶回路だけでなく、
プログラムされない記憶回路が、不伝導状態になり、従
って、プログラムされたトランジスタのように挙動する
ことを意味する。シミュレーショントランジスタＳＩＴ
１とＳＩＴ２とにより、再び試験を行うことが出来る。
【００８１】５．ＲＯＭ記憶回路用モード：記憶トラン
ジスタの製作中にマスクシーケンスを修正し、植え込み
マスクを投入することにより、製作中に静的記憶セルを
確実にプログラムすることが可能である。ＥＰＲＯＭト
ランジスタＥ１とＥ２は、正常なｎ−チャネルトランジ
スタへ変換され、プログラムされるトランジスタは、そ
のドレーン側へ遮られる。これは拡散を阻止することに
より行われる。
ジスタの製作中にマスクシーケンスを修正し、植え込み
マスクを投入することにより、製作中に静的記憶セルを
確実にプログラムすることが可能である。ＥＰＲＯＭト
ランジスタＥ１とＥ２は、正常なｎ−チャネルトランジ
スタへ変換され、プログラムされるトランジスタは、そ
のドレーン側へ遮られる。これは拡散を阻止することに
より行われる。
【００８２】従って、基準電圧として高い基準電圧ＶＲ
ＥＦまたはＶＤＤも可能である。プログラムされたトラ
ンジスタは決して伝導状態になることはないので、横断
電流の危険はない。
ＥＦまたはＶＤＤも可能である。プログラムされたトラ
ンジスタは決して伝導状態になることはないので、横断
電流の危険はない。
【００８３】基準電圧源が、高インピーダンスの伝導ス
イッチングトランジスタＳＷ１の伝導によりノーマルモ
ードにおいて引き出す僅かな横断電流さえも防止するた
めに、基準電圧ＶＲＥＦをＶＤＤにセットし、基準電圧
源ＲＥＦを一緒にオフにすることは、有意義である。
イッチングトランジスタＳＷ１の伝導によりノーマルモ
ードにおいて引き出す僅かな横断電流さえも防止するた
めに、基準電圧ＶＲＥＦをＶＤＤにセットし、基準電圧
源ＲＥＦを一緒にオフにすることは、有意義である。
【００８４】基準電圧がＥＰＲＯＭ記憶回路に対し生成
されるならば、低インピーダンス拡散抵抗体Ｒは有効で
ある。記憶トランジスタがＲＯＭトランジスタとして設
計されるならば、伝導路ＳＷ１（あるいは、ＳＷ２），
Ｄ及びＥ３が不伝導状態であり、かつ、基準電圧源ＲＥ
Ｆの出力ＲＥＦＯＵＴがＳＷ１を経て（あるいは、さら
にＳＷ２を経て）ＶＤＤに接続するように、拡散抵抗体
Ｒの拡散は、特殊な植え込みマスクにより阻止される。
されるならば、低インピーダンス拡散抵抗体Ｒは有効で
ある。記憶トランジスタがＲＯＭトランジスタとして設
計されるならば、伝導路ＳＷ１（あるいは、ＳＷ２），
Ｄ及びＥ３が不伝導状態であり、かつ、基準電圧源ＲＥ
Ｆの出力ＲＥＦＯＵＴがＳＷ１を経て（あるいは、さら
にＳＷ２を経て）ＶＤＤに接続するように、拡散抵抗体
Ｒの拡散は、特殊な植え込みマスクにより阻止される。
【００８５】一般に、マスクセットにより定められた初
期の状態は、静的ＲＯＭセルにおいて試験されなけられ
ばならないので、論理信号ＯＴＰＴＥＳＴを論理値”
０”から論理値”１”へ切り換える必要はない。
期の状態は、静的ＲＯＭセルにおいて試験されなけられ
ばならないので、論理信号ＯＴＰＴＥＳＴを論理値”
０”から論理値”１”へ切り換える必要はない。
【００８６】拡散抵抗体Ｒの拡散を阻止する代わりに、
記憶回路の静的ＲＯＭセルのプログラミング中に行われ
ると同様な方法で、ＥＰＲＯＭトランジスタＥ３のドレ
ーン側に拡散を阻止することも可能である。
記憶回路の静的ＲＯＭセルのプログラミング中に行われ
ると同様な方法で、ＥＰＲＯＭトランジスタＥ３のドレ
ーン側に拡散を阻止することも可能である。
【００８７】上記の考察は、上述の基準電圧源ＲＥＦが
記憶回路の信頼性と弾力性とを高くすることを示してい
る： 製造技術から独立した基準電圧； パッケージ内で試験可能なＯＴＰ構成要素； 老化による記憶値の誤った読み出し防止と、従って、老
化によるシステム故障の防止； 敏速なターンオン応答； プログラミング能力； 同じ回路による可能な静的ＲＯＭ記憶セルへの変移。
記憶回路の信頼性と弾力性とを高くすることを示してい
る： 製造技術から独立した基準電圧； パッケージ内で試験可能なＯＴＰ構成要素； 老化による記憶値の誤った読み出し防止と、従って、老
化によるシステム故障の防止； 敏速なターンオン応答； プログラミング能力； 同じ回路による可能な静的ＲＯＭ記憶セルへの変移。
【００８８】Ｅ2 ＰＲＯＭトランジスタを備えた本発明
の記憶回路の実施態様において、プログラミング信号源
ＰＳ１へ接続した線路と切り換え可能な基準電圧源の切
り換えとにより、Ｅ2 ＰＲＯＭトランジスタのプログラ
ミング、消去及び読み出しを行うことが出来る。電圧レ
ベルを変え、これらの三つの動作のそれぞれに適した電
圧レベルを、Ｅ2 ＰＲＯＭトランジスタの対応する電極
に付加するだけが必要である。
の記憶回路の実施態様において、プログラミング信号源
ＰＳ１へ接続した線路と切り換え可能な基準電圧源の切
り換えとにより、Ｅ2 ＰＲＯＭトランジスタのプログラ
ミング、消去及び読み出しを行うことが出来る。電圧レ
ベルを変え、これらの三つの動作のそれぞれに適した電
圧レベルを、Ｅ2 ＰＲＯＭトランジスタの対応する電極
に付加するだけが必要である。
【００８９】図４は、記憶回路１３の出力信号により、
二つの動作状態へ切り換えられる回路構成１１の基本回
路の概要図を示す。記憶回路１３は、非常に簡略された
基本形で示されている。各種の動作状態が、第１回路部
品１５または第２回路部品１７によりこの実施例におい
て具体化されている。第１回路部品１５と第２回路部品
１７とが制御信号”１”により動作し、制御信号”０”
によりオフに切り換えられるとすると、回路部品１７
は、記憶回路１３の出力ＯＵＴにおいて出力信号”１”
により動作し、回路部品１５は、先行するインバータ１
９によりオフに切り換えられる。
二つの動作状態へ切り換えられる回路構成１１の基本回
路の概要図を示す。記憶回路１３は、非常に簡略された
基本形で示されている。各種の動作状態が、第１回路部
品１５または第２回路部品１７によりこの実施例におい
て具体化されている。第１回路部品１５と第２回路部品
１７とが制御信号”１”により動作し、制御信号”０”
によりオフに切り換えられるとすると、回路部品１７
は、記憶回路１３の出力ＯＵＴにおいて出力信号”１”
により動作し、回路部品１５は、先行するインバータ１
９によりオフに切り換えられる。
【００９０】
【発明の効果】本発明の記憶回路の利点は、次のように
再度要約される： 動的回路概念と比較して妨害免除； 静的解法、すなわち、制御信号不要； プログラミング能力； テスト能力； 最小化労力、すなわち、集積回路の各種ハードウエアを
設定するために、各種マスク、または金属ブリッジの溶
解は、もはや不要； 数個のマスクを交換することにより、ＥＰＲＯＭプログ
ラマブルセルを一定にプログラムされたＲＯＭセルに加
工することが出来る。この方法で、ＥＰＲＯＭプログラ
マブルセルで構成されたパイロットシリーズを一定にプ
ログラムされたＲＯＭセルによる量産に移行することが
出来る。
再度要約される： 動的回路概念と比較して妨害免除； 静的解法、すなわち、制御信号不要； プログラミング能力； テスト能力； 最小化労力、すなわち、集積回路の各種ハードウエアを
設定するために、各種マスク、または金属ブリッジの溶
解は、もはや不要； 数個のマスクを交換することにより、ＥＰＲＯＭプログ
ラマブルセルを一定にプログラムされたＲＯＭセルに加
工することが出来る。この方法で、ＥＰＲＯＭプログラ
マブルセルで構成されたパイロットシリーズを一定にプ
ログラムされたＲＯＭセルによる量産に移行することが
出来る。
【図１】本発明の記憶回路の第一実施態様を示す構成図
である。
である。
【図２】図１に示された実施態様のほかに、保持装置を
有する本発明の記憶回路の第二の実施態様を示す構成図
である。
有する本発明の記憶回路の第二の実施態様を示す構成図
である。
【図３】本発明の記憶回路の基準電圧源の実施態様を示
す構成図である。
す構成図である。
【図４】本発明の記憶回路が回路構成を制御するために
使用されている回路構成の一例を示す図である。
使用されている回路構成の一例を示す図である。
Ｅ１，Ｅ２，Ｅ３ ＥＰＲＯＭトランジスタ ＰＴ１，ＰＴ２ プログラミングトランジスタ Ｍ１，Ｍ２ ＭＯＳトランジスタ ＰＳ１，ＰＳ２ プログラミングスイッチ装置 ＰＲＯＧ プログラミング制御
信号装置 ＳＴ１，ＳＴ２ カットオフトランジスタ ＳＫ１，ＳＫ２ 回路ノード ＳＩＴ１，ＳＩＴ２ シミュレーショントランジス
タ ＶＤＤ，ＧＮＤ 供給電圧電源の極 Ｄ 回路構成要素 ＴＡ 部分電圧タップポイント ＲＥＦＯＵＴ 基準電圧源ＲＥＦの出力 ＶＰＲＯＧ プログラミング基準電圧源 ＲＥＦ 基準電圧源 ＴＧ２，ＴＧ３ 制御可能スイッチ
信号装置 ＳＴ１，ＳＴ２ カットオフトランジスタ ＳＫ１，ＳＫ２ 回路ノード ＳＩＴ１，ＳＩＴ２ シミュレーショントランジス
タ ＶＤＤ，ＧＮＤ 供給電圧電源の極 Ｄ 回路構成要素 ＴＡ 部分電圧タップポイント ＲＥＦＯＵＴ 基準電圧源ＲＥＦの出力 ＶＰＲＯＧ プログラミング基準電圧源 ＲＥＦ 基準電圧源 ＴＧ２，ＴＧ３ 制御可能スイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/177 9199−5Ｋ
Claims (11)
- 【請求項１】 供給電圧源の二つの極（ＶＤＤ，ＧＮ
Ｄ）の間に挿入された並列結線を有し、第１ＥＰＲＯＭ
トランジスタ（Ｅ１）、第１ＭＯＳトランジスタ（Ｍ
１）及びその間にある第１回路ノード（ＳＫ１）を有す
る第１直列結線と、第２ＥＰＲＯＭトランジスタ（Ｅ
２）、第２ＭＯＳトランジスタ（Ｍ２）及びその間にあ
る第２回路ノード（ＳＫ２）を有する第２直列結線とを
含み、記憶された情報が前記二つのＥＰＲＯＭトランジ
スタ（Ｅ１，Ｅ２）のプログラミング状態により与えら
れたスイッチング状態に依存し、前記二つのＭＯＳトラ
ンジスタ（Ｍ１，Ｍ２）のそれぞれのゲートが相手側の
直列結線の回路ノード（ＳＫ２，ＳＫ１）に接続され、
前記二つの直列結線（Ｅ１，Ｍ１，Ｅ２，Ｍ２）の一方
の結線（Ｅ２，Ｍ２）の回路ノード（ＳＫ２）が記憶回
路の出力信号を送るようになっている記憶回路におい
て：前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）
が、記憶される情報に依存して前記第１（Ｅ１）又は第
２（Ｅ２）の一方のＥＰＲＯＭトランジスタのみがプロ
グラムされた状態に置かれかつ他方のＥＰＲＯＭトラン
ジスタ（Ｅ１，Ｅ２）がプログラムされない状態に置か
れるプログラミング手段に接続され；前記プログラミン
グ手段が；前記第１又は第２直列結線の対応する二つの
ＭＯＳトランジスタ（Ｍ１，Ｍ２）に対面しているＥＰ
ＲＯＭトランジスタ（Ｅ１，Ｅ２）の側が、プログラミ
ング動作中にプログラミング信号を前記二つのＥＰＲＯ
Ｍトランジスタ（Ｅ１，Ｅ２）の選択可能な一方のトラ
ンジスタにのみ送りかつ他方のＥＰＲＯＭトランジスタ
にはプログラミング信号を送らないプログラミング信号
手段（ＰＳ１，ＰＳ２）に接続されている第１（ＰＴ
１）及び第２（ＰＴ２）のプログラミングトランジスタ
と、 プログラミング動作中に前記二つのプログラミングトラ
ンジスタ（ＰＴ１，ＰＴ２）を伝導状態にするプログラ
ミング制御信号手段（ＰＲＯＧ）とを有し、 カットオフトランジスタ（ＳＴ１，ＳＴ２）が、前記二
つの直列結線にて、前記回路ノード（ＳＫ１，ＳＫ２）
と、前記ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）と前記
プログラミングトランジスタ（ＰＴ１，ＰＴ２）間の接
続ポイントとの間に挿入され、前記カットオフトランジ
スタが、プログラミング動作中に、前記プログラミング
制御信号手段（ＰＲＯＧ）によりオフ状態へ、さもなけ
ればオン状態へ切り換え可能であり；少なくとも一つの
シミュレーショントランジスタ（ＳＩＴ１，ＳＩＴ２）
が、前記二つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）
のそれぞれと並列又は直列に接続され、各シミュレーシ
ョントランジスタが、試験シミュレーションのために当
該試験信号によりオン又はオフの状態へ交互に切り換え
可能であり；前記二つのＥＰＲＯＭトランジスタ（Ｅ
１，Ｅ２）の制御ゲートが；供給電圧源の二つの極（Ｖ
ＤＤ，ＧＮＤ）の間に挿入され、前記二つの極の一つの
極（ＶＤＤ）と部分電圧タップポイント（ＴＡ）との間
に挿入された第１スイッチングトランジスタ（ＳＷ
１），部分電圧タップポイント（ＴＡ）と二つの極のほ
かの極（ＧＮＤ）との間に挿入されかつ一定電圧降下を
有する第１回路構成要素（Ｄ），及びダイオードとして
配線された第３ＥＰＲＯＭトランジスタ（Ｅ３）の形の
一定電圧降下を有する第２回路構成要素を含み、前記部
分電圧タップポイント（ＴＡ）に存在する電圧がプログ
ラムされないＥＰＲＯＭトランジスタ（Ｅ１とＥ２）を
オン状態に切り換えるに十分であるが、プログラムされ
たＥＰＲＯＭトランジスタ（Ｅ１とＥ２）を切り換える
には十分でないように、大きさが設定された電圧分割器
（ＳＷ１，Ｄ，Ｅ３）と、 前記部分電圧タップポイント（ＴＡ）と基準電圧源（Ｒ
ＥＦ）の出力（ＲＥＦＯＵＴ）との間に挿入され、オン
状態において、前記部分電圧タップポイント（ＴＡ）に
存在する部分電圧レベルを前記基準電圧源（ＲＥＦ）の
出力（ＲＥＦＯＵＴ）へゲートする第１の制御可能なス
イッチ（ＴＧ２）と、 前記ＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２）をプログラ
ミングするに十分に高いプログラミング基準電圧を有す
るプログラミング基準電圧源（ＶＰＲＯＧ）と、 前記プログラミング基準電圧源（ＶＰＲＯＧ）と前記基
準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）との間に挿
入され、オン状態において、プログラミング基準電圧を
前記基準電圧源（ＲＥＦ）の出力（ＲＥＦＯＵＴ）へゲ
ートする第２の制御可能なスイッチ（ＴＧ３）とを有
し；前記第２制御可能スイッチ（ＴＧ３）だけか、さも
なければ、前記第１制御可能スイッチ（ＴＧ２）だけが
プログラミング動作中に伝導状態になるように、前記二
つの制御可能スイッチ（ＴＧ２，ＴＧ３）が、前記プロ
グラミング制御信号手段（ＰＲＯＧ）により制御され；
前記三つのＥＰＲＯＭトランジスタ（Ｅ１，Ｅ２，Ｅ
３）が全く同一のモノリシック集積回路の一部であり、
同一の制作工程により製作されることを特徴とする記憶
回路。 - 【請求項２】 前記第１スイッチングトランジスタ（Ｓ
Ｗ１）が高インピーダンス伝導トランジスタとして形成
されている請求項１に記載の記憶回路。 - 【請求項３】 前記第１スイッチングトランジスタ（Ｓ
Ｗ１）がオン状態において約１０ＭΩから約２０ＭΩの
抵抗を有する請求項２に記載の記憶回路。 - 【請求項４】 低インピーダンスの第２スイッチングト
ランジスタ（ＳＷ２）が前記第１スイッチングトランジ
スタ（ＳＷ１）と並列に接続され、記憶回路が所定のタ
ーンオン時間の間オンに切り換えられるようになってい
る請求項１乃至請求項３に記載の記憶回路。 - 【請求項５】 第３スイッチングトランジスタ（ＳＷ
３）が、前記部分電圧タップポイント（ＴＡ）と前記供
給電圧源の接地（ＧＮＤ）への接続部との間に挿入さ
れ、前記第１スイッチングトランジスタ（ＳＷ１）と反
対にオンまたはオフの状態へ駆動可能である請求項１乃
至請求項４に記載の記憶回路。 - 【請求項６】 選択的にオフ状態に置かれる伝導ブリッ
ジ（Ｒ）が前記部分電圧タップポイント（ＴＡ）と前記
供給電圧源のほかの極（ＧＮＤ）との間の直列結線に挿
入されている請求項１乃至請求項５に記載の記憶回路。 - 【請求項７】 記憶された情報が前記二つの直列結線の
うちの一つの回路ノード（ＳＫ２）から取り出され、保
持回路（ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＴＲ１）がこ
の回路ノード（ＳＫ２）に接続され、少なくとも前記カ
ットオフトランジスタ（ＳＴ１，ＳＴ２）がオフ状態へ
駆動される時間の間、この回路ノード（ＳＫ２）に生成
する個々の情報を記憶するようになっている請求項１乃
至請求項６に記載の記憶回路。 - 【請求項８】 １回プログラマブルＰＲＯＭトランジス
タ構成要素が、それぞれの場合に前記第１と第２のＥＰ
ＲＯＭトランジスタ（Ｅ１，Ｅ２）の代わりに配置され
る請求項１乃至請求項７に記載の記憶回路。 - 【請求項９】 固定してプログラムされたＲＯＭ構成要
素が、それぞれの場合に前記第１と第２のＥＰＲＯＭト
ランジスタ（Ｅ１，Ｅ２）の代わりに配置される請求項
１乃至請求項７に記載の記憶回路。 - 【請求項１０】 少なくとも一つの制御可能なスイッチ
により選択される複数の選択可能な機能を有する回路構
成において、スイッチが、請求項１〜９のすべての請求
項に記載の記憶回路から選択を決定するそのスイッチ制
御情報を受信することを特徴とする回路構成。 - 【請求項１１】 前記回路構成がモノリシックに集積さ
れている請求項１０に記載の回路構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4342821.5 | 1993-12-15 | ||
| DE4342821A DE4342821C1 (de) | 1993-12-15 | 1993-12-15 | Elektronische Speicherschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148000A true JPH08148000A (ja) | 1996-06-07 |
| JP3591897B2 JP3591897B2 (ja) | 2004-11-24 |
Family
ID=6505110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33031194A Expired - Fee Related JP3591897B2 (ja) | 1993-12-15 | 1994-12-07 | 記憶回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5592416A (ja) |
| EP (1) | EP0658905B1 (ja) |
| JP (1) | JP3591897B2 (ja) |
| DE (1) | DE4342821C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227802B2 (en) | 2004-12-22 | 2007-06-05 | Samsung Electronic Co., Ltd. | Multi-time programmable semiconductor memory device and multi-time programming method therefor |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2715758B1 (fr) * | 1994-01-31 | 1996-03-22 | Sgs Thomson Microelectronics | Bascule bistable non volatile programmable par la source, notamment pour circuit de redondance de mémoire. |
| US5440508A (en) * | 1994-02-09 | 1995-08-08 | Atmel Corporation | Zero power high speed programmable circuit device architecture |
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