JP3591897B2 - 記憶回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、情報を記憶する記憶回路に関するもので、特に、モノリシック集積回路の回路部品を交互に切り換えるスイッチ情報を記憶する記憶回路であり、供給電圧源の二つの極の間に挿入された並列結線を有し、第1EPROMトランジスタ、第1MOSトランジスタ及びその間にある第1回路ノードを有する第1直列結線と、第2EPROMトランジスタ、第2MOSトランジスタ及びその間にある第2回路ノードを有する第2直列結線とを含み、記憶された情報が上記二つのEPROMトランジスタのプログラミング状態により与えられたスイッチング状態に依存し、上記二つのMOSトランジスタのそれぞれのゲートが相手側の直列結線の回路ノードに接続され、上記二つの直列結線の一方の結線の回路ノードが記憶回路の出力信号を送るようになっている記憶回路に関する。
【0002】
【従来の技術】
従来の記憶回路、詳細には、モノリシック集積回路の回路部品を交互に切り換えるスイッチ情報を記憶する記憶回路においては、例えば、供給電圧源の二つの極(VDD,GND)の間に挿入された並列結線を有し、第1EPROMトランジスタ(E1)、第1MOSトランジスタ(M1)及びその間にある第1回路ノード(SK1)を有する第1直列結線と、第2EPROMトランジスタ(E2)、第2MOSトランジスタ(M2)及びその間にある第2回路ノード(SK2)を有する第2直列結線とを含み、記憶された情報が上記二つのEPROMトランジスタ(E1,E2)のプログラミング状態により与えられたスイッチング状態に依存し、上記二つのMOSトランジスタ(M1,M2)のそれぞれのゲートが相手側の直列結線の回路ノード(SK2,SK1)に接続され、上記二つの直列結線(E1,M1,E2,M2)の一方の結線(E2,M2)の回路ノード(SK2)が記憶回路の出力信号を送るようになっている
この形式の記憶回路は、デザイン・エレクトロニック、No.13、1989年6月27日発行、マルクト&テクニック誌、46,48,49頁と、エレクトロニック・エンジニアリング誌、1988年9月発行、44,45,48,50,54頁に記載されている。
【0003】
【発明が解決しようとする課題】
モノリシック集積回路は、特に大規模集積回路の場合、複雑な構造であり、量産に入る前に、開発に大きな労力と広範囲な準備作業が必要である。従って、各集積回路には、多くの部品点数が望まれている。時には、ほんの僅か異なるいくつかのバージョンの集積回路が必要とされる。例えば、クロック発振器としてRC発振器または水晶発振器を選択することが出来なければならない。
【0004】
あるタイプの集積回路のいくつかのバージョンを形成する従来の方法では、このタイプの集積回路のすべてのバージョンを全く同一のチップに形成し、各種バージョンの異なる伝導パターンを形成している。しかし、異なるマスクが、所要の個々の伝導パターンを製作するために必要である。
【0005】
各異なるバージョンに必要なすべての回路部品と伝導パターンとを、全く同一の集積回路に備え、対応するスイッチ制御信号により個々の所望のバージョンへ内部的に切り換えるスイッチを、この集積回路へ備えることにより、この労力は回避される。これはまた、このような集積回路が、開発段階の間、または、使用中においてさえも、内部選択されたバージョンからほかのバージョンへ切り換えられる利点にもつながる。
【0006】
このために、上記のタイプの記憶回路を使用することが出来る。これにより、集積回路のスイッチは、記憶回路の記憶状態に従って制御される。
【0007】
広く知られているように、EPROMトランジスタは、伝導チャネルと制御ゲートとの間に浮遊ゲートを有する。EPROMトランジスタの浮遊ゲートは、プログラムされない状態において電荷を帯電していないが、プログラムされた状態では電荷を帯電している。n−チャネルEPROMトランジスタを考察すると、その浮遊ゲートは、プログラムされない状態において負の電荷を帯電していない。従って、EPROMトランジスタは、約1.9Vの電圧が制御ゲートへ印加されていると、伝導状態になる。プログラムされたn−チャネルEPROMトランジスタにより、負の電荷が浮遊ゲートに認められる。これは、このようなトランジスタは、5Vより高い制御ゲート電圧の時にプログラムされた状態においてのみ伝導することを意味する。
【0008】
プログラムされたEPROMトランジスタとプログラムされないEPROMトランジスタのこの異なる挙動は、情報の記憶に利用される。例えば、この情報は、記憶回路と同一の半導体チップに配置されたハードウェア・スイッチのスイッチング状態を、上述のように制御するために使用することが出来る。
【0009】
上述のタイプの記憶回路により、送られた誤った記憶情報に関しては、エラーは発生しない。乱れた状態の後、この記憶回路は、プログラムされた記憶情報を確実に送る正しい回路状態を常に独自に再開する。供給電圧が降下すると、妨害によるか、または、計画的遮断により、記憶回路は、供給電圧を元へ戻して正しい記憶情報を再び送ることが十分に出来る。読み出し信号は不要である。
【0010】
このような記憶回路は、スイッチ制御情報をスイッチへ送るのに適しているだけではない。情報が確実に記憶され、正確に入力されるべきいかなる条件においても、この記憶回路は、長時間乱れることもなく有利に使用することが出来る。例えば、記憶回路は、不揮発性メモリにも非常に適している。
【0011】
一般に、記憶回路とそれにより制御された回路の試験を繰り返すことは必要である。引き続いて、記憶回路により制御された回路の機能を変化することも必要になる。これは、記憶回路の記憶充填量を変化すること、従って、それを再びプログラミングすることを意味する。制御された回路の動作中に、この動作が中断されたり損なわれたりすることなく、試験及びまたは再プログラミングが、必要である。
【0012】
本発明は、上述の形式の記憶回路を開発する上での問題に基づいて成されたものであり、本発明の主要な目的は、試験と再プログラミングを簡便な方法で行うことができる記憶回路を提供することにある。
【0013】
【課題を解決するための手段】
本発明は、供給電圧源の二つの極(VDD,GND)の間に挿入された並列結線を有し、第1EPROMトランジスタ(E1)、第1MOSトランジスタ(M1)及びその間にある第1回路ノード(SK1)を有する第1直列結線と、第2EPROMトランジスタ(E2)、第2MOSトランジスタ(M2)及びその間にある第2回路ノード(SK2)を有する第2直列結線とを含み、記憶された情報が前記二つのEPROMトランジスタ(E1,E2)のプログラミング状態により与えられたスイッチング状態に依存し、前記二つのMOSトランジスタ(M1,M2)のそれぞれのゲートが相手側の直列結線の回路ノード(SK2,SK1)に接続され、前記二つの直列結線(E1,M1,E2,M2)の一方の結線(E2,M2)の回路ノード(SK2)が記憶回路の出力信号を送るようになっている記憶回路に関するものであり、本発明の上記目的は、前記二つのEPROMトランジスタ(E1,E2)が、記憶される情報に依存して前記第1(E1)又は第2(E2)の一方のEPROMトランジスタのみがプログラムされた状態に置かれかつ他方のEPROMトランジスタ(E1,E2)がプログラムされない状態に置かれるプログラミング手段に接続され;前記プログラミング手段が;前記第1又は第2直列結線の対応する二つのMOSトランジスタ(M1,M2)に対面しているEPROMトランジスタ(E1,E2)の側が、プログラミング動作中にプログラミング信号を前記二つのEPROMトランジスタ(E1,E2)の選択可能な一方のトランジスタにのみ送りかつ他方のEPROMトランジスタにはプログラミング信号を送らないプログラミング信号手段(PS1,PS2)に接続されている第1(PT1)及び第2(PT2)のプログラミングトランジスタと、プログラミング動作中に前記二つのプログラミングトランジスタ(PT1,PT2)を伝導状態にするプログラミング制御信号手段(PROG)とを有し、カットオフトランジスタ(ST1,ST2)が、前記二つの直列結線にて、前記回路ノード(SK1,SK2)と、前記EPROMトランジスタ(E1,E2)と前記プログラミングトランジスタ(PT1,PT2)間の接続ポイントとの間に挿入され、前記カットオフトランジスタが、プログラミング動作中は、前記プログラミング制御信号手段(PROG)によりオフ状態へ、プログラミング動作中でなければ、オン状態へ切り換え可能であり;少なくとも一つのシミュレーショントランジスタ(SIT1,SIT2)が、前記二つのEPROMトランジスタ(E1,E2)のそれぞれと並列又は直列に接続され、各シミュレーショントランジスタが、試験シミュレーションのために当該試験信号によりオン又はオフの状態へ交互に切り換え可能であり;前記二つのEPROMトランジスタ(E1,E2)の制御ゲートが結合して基準電圧源(REF)へ接続され;前記基準電圧源(REF)は、前記供給電圧源の二つの極(VDD,GND)の間に挿入され、前記二つの極の一つの極(VDD)と部分電圧タップポイント(TA)との間に挿入された第1スイッチングトランジスタ(SW1),部分電圧タップポイント(TA)と二つの極のほかの極(GND)との間に挿入されかつ一定電圧降下を有する第1回路構成要素(D),及びダイオードとして配線された第3EPROMトランジスタ(E3)の形の一定電圧降下を有する第2回路構成要素を含み、前記部分電圧タップポイント(TA)に存在する電圧がプログラムされないEPROMトランジスタ(E1とE2)をオン状態に切り換えるに十分であるが、プログラムされたEPROMトランジスタ(E1とE2)を切り換えるには十分でないように、大きさが設定された電圧分割器(SW1,D,E3)と、前記部分電圧タップポイント(TA)と前記基準電圧源(REF)の出力(REFOUT)との間に挿入され、オン状態において、前記部分電圧タップポイント(TA)に存在する部分電圧レベルを前記基準電圧源(REF)の出力(REFOUT)へゲートする第1の制御可能なスイッチ(TG2)と、前記EPROMトランジスタ(E1,E2)をプログラミングするに十分に高いプログラミング基準電圧を有するプログラミング基準電圧源(VPROG)と、前記プログラミング基準電圧源(VPROG)と前記基準電圧源(REF)の出力(REFOUT)との間に挿入され、オン状態において、プログラミング基準電圧を前記基準電圧源(REF)の出力(REFOUT)へゲートする第2の制御可能なスイッチ(TG3)とを有し;プログラミング動作中は前記第2制御可能スイッチ(TG3)だけが伝導状態になるように、プログラミング動作中でなければ前記第1制御可能スイッチ(TG2)だけが伝導状態になるように、前記二つの制御可能スイッチ(TG2,TG3)が、前記プログラミング制御信号手段(PROG)により制御され;前記三つのEPROMトランジスタ(E1,E2,E3)が全く同一のモノリシック集積回路の一部であり、同一の制作工程により製作されることによって達成される。
【0014】
さらに、本発明の上記目的は、次の態様とすることによって、より効果的に達成される。
【0015】
(a)前記第1スイッチングトランジスタ(SW1)が高インピーダンス伝導トランジスタとして形成されていること。
(b) 前記第1スイッチングトランジスタ(SW1)がオン状態において約10MΩから約20MΩの抵抗を有すること。
(c)低インピーダンスの第2スイッチングトランジスタ(SW2)が前記第1スイッチングトランジスタ(SW1)と並列に接続され、記憶回路が所定のターンオン時間の間オンに切り換えられるようになっていること。
(d)第3スイッチングトランジスタ(SW3)が、前記部分電圧タップポイント(TA)と前記供給電圧源の接地(GND)への接続部との間に挿入され、前記第1スイッチングトランジスタ(SW1)と反対にオンまたはオフの状態へ駆動可能であること。
(e)選択的に不伝導状態に製造することができる伝導ブリッジ(R)が前記部分電圧タップポイント(TA)と前記供給電圧源のほかの極(GND)との間の直列結線に挿入されていること。
(f)記憶された情報が前記二つの直列結線のうちの一つの回路ノード(SK2)から取り出され、保持回路(INV1,INV2,INV3,TR1)がこの回路ノード(SK2)に接続され、少なくとも前記カットオフトランジスタ(ST1,ST2)がオフ状態へ駆動される時間の間、この回路ノード(SK2)に生成する個々の情報を記憶するようになっていること。
(g)1回プログラマブルPROMトランジスタ構成要素が、それぞれの場合に前記第1と第2のEPROMトランジスタ(E1,E2)の代わりに配置されること。
(h)固定してプログラムされたROM構成要素が、それぞれの場合に前記第1と第2のEPROMトランジスタ(E1,E2)の代わりに配置されること。
(i)少なくとも一つの制御可能なスイッチにより選択される複数の選択可能な機能を有する回路構成において、スイッチが、上記の主構成及び(a)〜(h)に記載の記憶回路から選択を決定するそのスイッチ制御情報を受信すること。
(j)前記回路構成がモノリシックに集積されていること。
【0016】
【作用】
本発明の記憶回路によれば、随時対応して選択された論理信号を単に送ることにより非常に弾力的で多角的な方法で試験を行い、再プログラミングを行う必要もなく、個々のプログラミング状態と異なる記憶状態をシミュレートし、記憶回路の記憶充填量により与えられた回路状態のほかに、記憶回路により制御された回路構成の機能を点検し、1回のプログラマブルな記憶要素が使用される時にプログラムされた記憶充填量と異なる記憶充填量で試験を繰り返すことさえも可能である。
【0017】
記憶回路が繰り返しプログラムされる記憶要素により構成されるならば、これは本発明の記憶回路のプログラミング手段によりいつでも行うことが出来る。
【0018】
使用されるプログラミングトランジスタは、好適に電圧安定トランジスタ、すなわち、プログラミング動作中に少なくとも発生する電圧レベルに損傷することなく耐えるトランジスタである。
【0019】
記憶装置のすべての回路構成要素は、二つのEPROMトランジスタを除いて、プログラミング動作中にカットオフトランジスタにより保護される。このために、カットオフトランジスタは、プログラミング動作中にオフ状態に切り換えられ、さもなければ、伝導状態である。電圧安定トランジスタは、好適にカットオフトランジスタの代わりにも使用される。
【0020】
記憶回路の記憶充填量により制御された回路部品が、このためにEPROMトランジスタを再プログラミングする必要もなく、異なる記憶充填量に対するその反応に関し試験されるようにするため、シミュレーショントランジスタが、各EPROMトランジスタと並列に接続して実際に不伝導状態のEPROMトランジスタを伝導状態に駆動する。これには、記憶回路の出力信号により制御されるスイッチが、プログラミングまたは試験動作により損なわれない利点がある。
【0021】
保持回路は、好適に記憶回路の出力に接続しており、記憶回路の個々の記憶値を保持する。これには、記憶回路の出力信号により制御されたスイッチが、プログラミングまたは試験の動作により損なわれない利点がある。このようなプログラミングまたは試験は、保持回路により記憶が有る無しにかかわず、希望通りに行われる。
【0022】
本発明の記憶回路の基準電圧源は、比較的に単純な回路構成にかかわらず、記憶回路の非常に多角的で弾力的な動作を可能にする。
【0023】
一般に知られているように、用語”EPROM”は、”消去可能プログラマブルROM”の略語であり、プログラミングが再び消去されるプログラマブルROMである。二つの異なるタイプが知られている。普通”EPROM”と呼ばれている第1タイプの場合、プログラミングは紫外線へ露出することにより消去される。ほかのタイプの場合、プログラミングは電気的に消去される。このタイプの一般的名称は、”E2 PROM”(電気的に消去可能なプログラマブルROM)である。このケースの場合、用語”EPROM”には、両方のタイプの消去可能プログラマブルROMがある。両方のタイプは、同じ回路に使用することが出来る。プログラミング装置は、プログラミングと、あるいは紫外線により消去可能なEPROMの記憶充填量の読み出しとにのみ使用され、プログラミング装置は、そのほかに、電気的に消去可能なE2 PROMにより消去するために使用される。従って、プログラミング、消去及びあるいは読み出しのために、異なる電圧が、プログラミング装置によりE2 PROMトランジスタの端子へ随時対応して単に印加されるだけである。
【0024】
バイポーラトランジスタにより全記憶回路のトランジスタの一部を実行することも考えられる。これは、EPROMトランジスタそれ自身を除いて、全てのトランジスタに対し保持する。
【0025】
本発明と、本発明の利点のある開発成果は、実施態様に関し詳細に説明されるであろう。
【0026】
【実施例】
本発明の実施態様の次の説明において、EPROMトランジスタは、紫外線により消去可能なEPROMであると想定されている。
【0027】
また、図面において、p−チャネルトランジスタは、制御ゲート上に小さい円で印されている。このような円の無いトランジスタは、n−チャネルトランジスタである。
【0028】
二つの星印(**)により図面に印されたトランジスタは、電圧安定トランジスタとして構成されており、供給電圧と比較して比較的に高いプログラミング電圧に、危険も損傷も無く耐える。p−チャネルトランジスタが、基本的に高い電気的強度に製作されているので、二つの星印(**)のトランジスタは、常にn−チャネルトランジスタを指している。
【0029】
図1は、本発明の記憶回路の第一実施態様を示す。この回路は、供給電圧線路VDDの間に並列に接続されており、例えば、5Vの供給電圧を送る接地リード線GNDは、第1EPROMトランジスタE1、第1カットオフトランジスタST1及び第1MOSトランジスタM1の第1直列結線と、第2EPROMトランジスタE2、第1カットオフトランジスタST2及び第1MOSトランジスタM2の第2直列結線とから成っている。EPROMトランジスタE1とE2の制御ゲートは、結合して基準電圧源REFへ接続している。ST1とM1との間の第1回路ノードSK1は、M2のゲートへ接続している。ST2とM2との間の第2回路ノードSK2は、M1のゲートへ接続している。第2回路ノードSK2は、記憶回路の出力OUTを形成している。
【0030】
プログラムされないEPROMトランジスタは、その浮遊ゲートに負の電荷を帯電していないので、約1.9Vの電圧がその制御ゲートへ印加されると、伝導状態になる。この電圧レベルは、EPROMトランジスタに対し少し変えることが出来、各種の方法により発生する。プログラムされたEPROMトランジスタは、その浮遊ゲートに負の電荷を帯電する。これは、このようなトランジスタが、約5Vのゲート電圧の時にのみ伝導状態であることを意味する。ここで考えているトランジスタは、n−チャネルEPROMである。しかし、p−チャネルEPROMトランジスタは、記憶回路が随時対応して使用される場合、使用することも出来る。
【0031】
基準電圧源REFは、ノーマルモードにおいて、約3Vの基準電圧をEPROMトランジスタE1とE2との制御ゲートへ送る。従って、消去されるか、または、プログラムされないEPROMトランジスタは、プログラムされたEPROMトランジスタが不伝導状態である間、伝導状態である。例えば、E1がプログラムされず、E2がプログラムされていると仮定すると、E2が不伝導状態である間、E1はこの基準電圧において伝導状態である。E1が伝導状態であるので、第1回路ノードSK1は低電位であり、従って、M2は伝導状態である。このために、また、E2が不伝導状態であるので、第2回路ノードSK2は高電位である。従って、記憶回路の出力OUTには、論理値Hがあり、これは2進値”1”と見なされる。この高出力電圧がゲートM1に存在しているので、後者は不伝導状態である。
【0032】
OUTの初期の状態は安定しており、トランジスタが各直列結線において不伝導状態であるので、横断電流が記憶回路に流れる。
【0033】
明らかなように、読み出し信号は不要である。供給電圧を十分に発生し、そこから、基準電圧が引き出される。供給電圧が一時的にされなくても、ターンオフによるか、または、動揺によるにしても、供給電圧が復帰すると直ちに、正しい記憶情報が、出力OUTにおいて再び使用出来る。
【0034】
本発明の記憶回路のプログラミング装置は、第1プログラミングトランジスタPT1と第2プログラミングトランジスタPT2とから成り、これらのトランジスタを介して、E1またはE2のGNDに接続していない側は、第1プログラミング信号源PS1または第2プログラミング信号源PS2に接続している。PT1とPT2のゲートは、結合してプログラミング制御信号源PROGへ接続している。プログラミング動作中に、EPROMトランジスタE1とE2の制御ゲートは、約12.5Vの基準電圧を受電する。基準電圧源がこれをどのように行うかは、図3を参照して説明する。
【0035】
プログラミング動作中に、約12.5Vの基準電圧がE1とE2の制御ゲートへ同時に送られている間、プログラミングトランジスタPT1とPT2とは、プログラミング制御信号(PROG)により伝導状態になる。プログラムされるEPROMトランジスタE1とE2のひとつは、約7Vのプログラミング電圧を、対応するプログラミングトランジスタPT1またはPT2を介して、対応するプログラミング信号源PS1またはPS2から受電する。プログラムされるEPROMトランジスタを流れるこの発生した電流から、電荷キャリアは、約12.5Vの高い基準電圧によりトンネル効果により浮遊ゲートへ引き込まれ、プログラミング動作後、そこに残る。二つのプログラミング信号源PS1またはPS2の代わりに、一つの結合したプログラミング信号源を使用して、単にPT1とPT2とを選択的に駆動することにより、プログラムされる個々のEPROMトランジスタE1とE2とを選択することが出来る。
【0036】
カットオフトランジスタST1とST2は、電圧安定トランジスタとして構成されており、カットオフトランジスタST1とST2の上方に配置された回路部品をプログラミング動作とその高電圧とから保護する働きをする。このために、ST1とST2のゲートは、結合して制御信号源PROGと接続しており、PROGは、プログラミング制御信号の反転バージョンを制御信号源PROGからこれらのゲートへ送る。これにより、カットオフトランジスタST1とST2は、プログラミング動作中に不伝導状態になり、このようなプログラミング動作を除いて伝導状態になる。
【0037】
本発明の記憶回路は、そのほかに、第1EPROMトランジスタE1と第2EPROMトランジスタE2とにそれぞれ並列に接続したシミュレーショントランジスタSIT1とSIT2とを有する。SIT1とSIT2のゲートは、試験信号源TEST1とTEST2とにそれぞれ接続している。両方のトランジスタは、電圧安定トランジスタとして構成されている。
【0038】
記憶回路の出力信号により駆動される回路部品が、EPROMトランジスタE1とE2とを再プログラムする必要がないか、または、1回プログラマブルPROM要素がEPROMトランジスタの代わりに配置される場合、記憶回路の異なる記憶充填量においてその挙動に関し試験されるように、シミュレーショントランジスタSIT1とSIT2が配置されている。このシミュレーションは、プログラムされたEPROMトランジスタにより行われるか、または、伝導状態のシミュレーショントランジスタにより橋絡された正常に印加される約3Vの低基準電圧レベルにおいて、不伝導状態であるPROM要素により行われる。
【0039】
記憶回路の出力OUTの両方の状態を実現するために、第1試験段階に関してプログラムされたE1/プログラムされないE2の配置状態を生成し、ほかの試験段階に関しプログラムされないE1/プログラムされたE2の配置状態を生成することが一般に必要である。これは、紫外線照射によるEPROMトランジスタE1とE2の時間のかかる中間消去を必要とする。この要求条件は、シミュレーショントランジスタSIT1とSIT2により回避することが出来る。例えば、プログラムされたE1/プログラムされないE2の配置状態が実現され、試験された後、E2もプログラムされる。次に、第2の可能性、プログラムされないE1/プログラムされたE2、がE1をSIT1により橋絡することによりシミュレートされる。すなわち、次に、両方のEPROMトランジスタE1とE2がプログラムされ、E1とE2のすべてのプログラミング配置状態が、シミュレーショントランジスタSIT1とSIT2によりシミュレートされる。E1とE2に並列に接続したシミュレーショントランジスタSIT1とSIT2の代わりか、または、そのほかに、E1とE2と直列に接続し、シミュレートされる配置状態に依存して、不伝導状態になるか、または、伝導状態になるシミュレーショントランジスタを使用することが出来る。このために、カットオフトランジスタST1とST2が二つの異なる試験信号源により独立して駆動される場合には、これらのカットオフトランジスタも使用することが出来る。このシミュレーションにより、スイッチに続く回路配置状態がどのように反応するかを見るため、再プログラミングすることなく、記憶回路の出力OUTにおける信号により制御されたスイッチを、各スイッチング状態に交互に置くことが出来る。安全性の理由から、シミュレーショントランジスタSIT1とSIT2を、試験モードにおいてのみシミュレーション状態へ切り換えることが、好適に可能でなければならない。
【0040】
記憶回路は、1回プログラマブル記憶セル(PROM)によっても構成することが出来る。この試験手順を基準電圧源REFの各種モードに関連して次に述べる。
【0041】
図2は、図1に示された実施態様のほかに保持回路またはラッチ回路を有する本発明の記憶回路の実施態様を示す。既知の方法により、この回路は、第2インバータINV2といわゆる伝達ゲートTG1とから成る直列結線により橋絡された第1インバータINV1を、SK2とOUTとの間に有する。TG1は、p−チャネルトランジスタとn−チャネルトランジスタとの並列結線により構成されている。”1”がp−チャネルトランジスタによってのみ適切にゲートされ、”0”がn−チャネルトランジスタによってのみ適切にゲートされるので、この並列結線が使用される。
【0042】
記憶制御信号STOREは、伝達ゲートTG1の二つのトランジスタのゲートへ、直接か、または、第3インバータINV3を経て送られる。この信号は、カットオフトランジスタST1とST2とがプログラミング動作を実行するためにオフ状態に置かれている場合にのみ、保持回路を作動する。このようなプログラミング動作の開始前、従って、ST1とST2とが不伝導状態になる前に、第2回路ノードSK2に存在する現在の記憶情報が記憶される。出力OUTへ接続したスイッチは飛び越すことが出来ず、従って、プログラミング動作中に動揺を起こす。
【0043】
図2に示された記憶回路の実施態様は下記の能力を有する。
ラッチング能力,
EPROMトランジスタのプログラミング能力と読み出し能力,
試験能力,
ノーマルモードにおいてであるが、また試験とプログラミング中の妨害免除,
【0044】
EPROMトランジスタE1とE2のプログラミング状態が、プログラミング信号源PS1とPS2とに接続した回線を介して読み出されるので、読み出し能力が与えられる。
【0045】
図1と2は、基準電圧回路REFの基準電圧源を回路ブロックとして示しており、このブロックは、基準電圧VREFをEPROMトランジスタE1とE2の制御ゲートへ結合して送る。基準電圧源REFを記憶回路3に関して説明する。
【0046】
図3に示された基準電圧源は、第1スイッチングトランジスタSW1と直列結線を有する電圧分割器、拡散低インピーダンス抵抗体R、ダイオードとして配線されたトランジスタD、及び同様にダイオードとして配線された第3EPROMトランジスタE3を有する。この直列結線は、供給電圧源の極VDDとGNDとの間に接続している。SW1とRとの間には、電圧分割器の部分電圧のタップポイントTAがある。第1スイッチングトランジスタSW1は、オン状態において高インピーダンスでもあるように、製作されている。それは、オン状態において、約10MΩから約20MΩの範囲の抵抗を有することが好ましい。これは、数100nA程度の非常に小さい電流が、SW1が伝導状態であっても、電圧分割器を常に流れることを意味する。これにより、供給電圧源が保護され、これは、電源が蓄電池に構成されている場合、特に重要である。
【0047】
第2スイッチングトランジスタSW2が第1スイッチングトランジスタSW1と並列に接続しており、これはオン状態において低インピーダンスである。
【0048】
第3スイッチングトランジスタSW3が、TAとGNDとの間に置かれた電圧分割器の一部と並列に接続している。
【0049】
SW1とSW3のゲート電極が、結合して論理信号源OTPTESTに接続している。SW2のゲート接続は、論理信号源RESETNに接続している。
【0050】
部分電圧タップポイントTAと基準電圧源の出力接続部REFOUTとの間に、オン状態において部分電圧タップポイントTAに存在する電圧を出力接続部REFOUTへゲートする第2伝達ゲートTG2が接続されている。
【0051】
プログラミング電圧源VPROGとその出力との間に、オン状態においてプログラミング電圧VPROGを基準電圧回路REFの出力REOUTへゲートする第3伝達ゲートTG3が接続されている。図2においてTG1に関連してすでに説明した理由により、伝達ゲートTG2とTG3とは、並列に接続したp−チャネルトランジスタとn−チャネルトランジスタとをどちらも有しており、これにより、ゲートTG2とTG3は、論理信号”0”の電圧レベルと論理信号”1”の電圧レベルの両方を容易にゲートする。
【0052】
TG2は、n−チャネルトランジスタN2とp−チャネルトランジスタP2の並列結線を有する。TG3は、n−チャネルトランジスタN3とp−チャネルトランジスタP3の並列結線を有する。
【0053】
P2とN3の制御ゲートは、論理信号源PROGに直接に接続し、P3とN2の制御ゲートは、論理信号源PROGに第4インバータINV4を介して接続している。INV4は、直列結線のp−チャネルトランジスタP4とn−チャネルトランジスタN4とを有する。
【0054】
図示された実施態様において、供給電圧源は供給電圧VDD=5Vを送る。プログラミング電圧VPROGは、プログラミング動作中に12.5Vか、さもなければ、供給電圧のように5Vである。論理信号PROGの電圧レベルは、後者が論理値”1”または”H”を有する場合同様に12.5Vである。この通常の論理信号値は、論理信号RESETNとOTPTESTとに十分である。
【0055】
基準電圧源REFは、先ず第一に、動作中に図1または図2の電子記憶セルの読み出しを行うように意図されている。しかし、さらに、記憶セルのプログラミングを行い、試験能力を支援するようにも意図されている。
【0056】
次に、基準電圧源REFの機能モードを各種動作状態において説明する。
【0057】
1.ノーマルモード:
ノーマルモードにおいて、基準電圧回路REFの入力信号は、次の論理レベルにある;
OTPTEST=0,
RESETN=1,
PROG=0,
VPROG=VDD。
【0058】
これらの入力値により、トランジスタSW2,SW3,N3,P3及びN4は不伝導状態である。トランジスタSW1,N2,P2及びP4は伝導状態である。
【0059】
トランジスタDとE3は、そのドレーン端子に接続しているその制御ゲートによりダイオードとしてそれぞれ配線されているので、DとE3は、いわゆる弱い極性反転状態であり、これらの二つのトランジスタのそれぞれの電圧降下は、ほぼ、個々のトランジスタが伝導状態になる初めの電圧VTHである。トランジスタDの場合、初めの電圧は約+0.9Vである。第3EPROMトランジスタE3は消去された(プログラムされない)状態であり、従って、約+1.9Vの初めの電圧を有する。供給電圧VDDが十分に高くなるとすぐに、DとE3はそれぞれ一定の電圧降下により構成部分を構成し、これらの電圧降下の合計は、約2.8Vである。拡散抵抗体Rは低いインピーダンスを有しているので、部分電圧タップポイントTAは、VDDのノーマル電圧レベルにおいて約3Vである。
【0060】
部分電圧を発生するのに必要な横断電流は、SW1を流れる。この電流は、基準電圧源のノーマルモードにおいて連続的に流れるので、オン状態において高いインピーダンスを有するトランジスタSW1により、数100nAの上述の低い値に保持される。
【0061】
伝達ゲートTG2は、基準電圧源のノーマルモードにおいて伝導状態であるので、部分電圧タップポイントTAにおいて発生する約3Vの電圧レベルが、基準電圧源の出力REFOUTに現れる。
【0062】
トランジスタDの代わりに、一定の電圧降下によりほかの構成要素、例えば、ダイオードも使用することが出来る。
【0063】
上述の基準電圧源の目的を説明する。
【0064】
本発明の記憶回路の”静的EPROMセル”の過度の電圧(例えば、VDD)による読み取りは、次の理由により不利である。
【0065】
a)基準電圧源REFの出力電圧VREFがプログラムされたEPROMトランジスタの初めの電圧を超えると、横断電流は静的EPROMセルに流れ始める。この理由は、プログラムされたEPROMトランジスタに直列に接続したMOSトランジスタが伝導状態になるためである。この結果、集積回路の電力消費が増加する。これは、電力が蓄電池から送られる場合、特に望ましくない。留意すべきことは、プログラムされたEPROMトランジスタの初めの電圧が、自然の老化により絶えず低下することである。これは、プログラムされたEPROMトランジスタの浮遊ゲートに記憶されたものから、電荷が絶えず失われているからである。
【0066】
b)横断電流がプログラムされたEPROMトランジスタとそれに直列に接続したMOSトランジスタとに流れる場合、いわゆる”ソフトプログラミング”の効果が起こる。すなわち、電荷が横断電流により浮遊ゲートへ到達するので、消去されたEPROMトランジスタが、やがて無意識のうちにプログラムされる。
【0067】
両方の効果はかなり不利であり、実際に、記憶セルの記憶充填量により制御された回路のシステム故障となる。
【0068】
本発明の記憶回路の基準電圧源REFは、基準電圧VREFが、常に、消去されたEPROMトランジスタの初めの電圧より約900mVだけ高いという利点がある。この理由は、基準電圧源の基準電圧VREFが、上述のように、ダイオードとして配線された第3EPROMトランジスタE3の約1.9Vの初めの電圧と、ダイオードとして配線されたトランジスタDの約0.9Vの初めの電圧との合計により決定されるからである。基準電圧源REFのEPROMトランジスタE3は、EPROMセルのEPROMトランジスタE1とE2と同じモノリシック集積回路に属するので、E3はE1とE2とのように挙動する。これは、技術的に従属した基準電圧源から構成した全記憶回路を形成しており、信頼性が高い。EPROMセルのEPROMトランジスタE1とE2の初めの電圧が、集積回路を製作する方法の工程変動により変化すると、基準電圧源のEPROMトランジスタE3は、この変化に加わる。すなわち、E1とE2の初めの電圧が工程変動により変化すると、E3の初めの電圧はそれに従って変化し、基準電圧源REFの基準電圧VREFは随時適応して修正される。
【0069】
供給電圧VDDが降下すると、DとE3の電圧降下は、約0.9Vまたは約1.9Vに一定に維持される。すなわち、伝導スイッチングトランジスタSW1の電圧降下は減少する。供給電圧VDDが、DとE3のこの一定の電圧降下を行うにもはや不十分であるならば、DとE3はオフ状態に変化する。次に、部分電圧タップポイントTAにおいて、従って、基準電圧源REFの出力において、低下した供給電圧VDDは電位として上昇する。これにより、記憶回路の静的EPROMセルは、VDDが製造技術により初めの電圧へ降下する(VthEPROM 〜1.9V)。
【0070】
2.リセットモード:
【0071】
リセットモードにおいて、論理信号値と電圧レベルは、論理信号RESETNを除いて、上記のノーマルモードにおけるように存在し、これはここでは論理値”0”である。これは、第2スイッチングトランジスタSW2を伝導状態にする。SW2は低インピーダンス伝導トランジスタである。リセットモードにおいて、SW2の低インピーダンス伝導経路は、伝導状態のSW1の高インピーダンス経路と並列に接続している。これにより、第1スイッチングトランジスタSW1が伝導状態であるよりも大きい電流が、基準電圧源REFの出力REFOUTを介して記憶回路へ送られる。REFOUTへ接続したゲート電極は、ある程度の静電容量を構成している。SW2をオンに切り換えると、大きい電流がREFOUTにより送られるので、この静電容量は敏速に充電される。リセットモードにおいて、すなわち、回路構成がオンに切り換えられている場合、高インピーダンス伝導スイッチングトランジスタSW1だけがオンに切り換えられた場合よりも速く、全回路は安定する。
【0072】
低インピーダンス伝導スイッチングトランジスタSW2により、基準電圧VREFは、ノーマルモードにおけるよりも数100mV高く、回路構成がリセットモードにおいてオンに切り換えられている場合、これは静的EPROMセルの自動読み出しの活動には有利である。
【0073】
3.プログラミングモード:
プログラミングモードに関し、基準電圧源REFは、記憶回路のEPROMトランジスタE1とE2の個々のトランジスタをプログラミングするに適している基準電圧VREFを生成するように動作する。このモードにおいて、次の論理信号がある;
OTPTEST=0,
RESETN=1,
PROG=1,
プログラミング電圧源は、プログラミング電圧VPROM=12.5Vを有す。供給電圧は、VDD=5Vのままである。
【0074】
PROG=1は、トランジスタP2とN2が不伝導状態である間、トランジスタP3とN3が伝導状態であることを意味する。すなわち、伝達ゲートTG2が不伝導状態である間、伝達ゲートTG3が伝導状態である。従って、約12.5Vのプログラミング電圧は、基準電圧源REFの出力REFOUTに達する。このようにして、静的EPROMセルは、入力SP1とSP2を経てプログラムされる。
【0075】
図3に示されているように、基準電圧源REFのトランジスタP4とN4とから成るインバータIN4は、VDDへは接続していないが、VPROGへは接続している。また、トランジスタP2,P3及びP4が配置されている集積回路のn−伝導ウエルは、VPROMの電位へ接続している。これを接続しない場合、短絡路が、プログラミングモードにおいてn−ウエルに伝導状態のダイオードの形で形成する。また、インバータIN4がどちらかといえば横断電流を引き入れ、TG2が不伝導状態でないので、論理信号PROGは、論理値”1”において約12.5VのVPROGの電位になければならない。
【0076】
4.試験モード:
記憶回路に使用される記憶構成要素の種類により、基準電圧源REFは多様に動作する。
【0077】
a)EPROMトランジスタを有する記憶回路;
この場合、基準電圧源REFはノーマルモードにおけるように動作する。記憶回路のEPROMトランジスタE1とE2のどちらも、ノーマル読み取りモードにおいて両方が不伝導状態であるように、最初にプログラムされる。次に、シミュレーショントランジスタSIT1とSIT2は、所望の試験状態に従ってオンまたはオフの状態へ駆動される。
【0078】
b)1回プログラマブル記憶構成要素;
1回プログラマブル(OTP)記憶構成要素は、EPROMトランジスタと同じ半導体構成を有する。しかし、OTPトランジスタは、EPROMトランジスタが消去するために紫外線に露出することを必要とする窓が無く、ハウジングに詰め込まれている。OTPトランジスタは、詰め込まれた後紫外線によりもはや消去されないので、OTPトランジスタにより、一つのプログラミング動作だけが可能である。
【0079】
詰め込み前と詰め込み後その都度、各記憶構成要素は2回試験されなければならない。しかし、さらにプログラミングすることは不可能であるので、詰め込まれた後は、試験のためのプログラミングは、OTP構成要素によりもはや行うことは出来ない。a)に上述されたように、従って、試験モードは実行出来ない。
【0080】
それでも、静的記憶セルを試験するために、論理信号OTPTESTが、基準電圧源REFに論理値”1”にセットされる。ほかのすべての論理信号と電圧レベルは、ノーマルモードにおけるように選択される。論理信号OTPTESTの論理値”1”は、SW1を不伝導状態にし、SW3を伝導状態にする。これにより、部分電圧タップポイントTA、従って、基準電圧源REFの出力REFOUTも接地へ接続する。これは、静的記憶セルのプログラムされた記憶回路だけでなく、プログラムされない記憶回路が、不伝導状態になり、従って、プログラムされたトランジスタのように挙動することを意味する。シミュレーショントランジスタSIT1とSIT2とにより、再び試験を行うことが出来る。
【0081】
5.ROM記憶回路用モード:
記憶トランジスタの製作中にマスクシーケンスを修正し、植え込みマスクを投入することにより、製作中に静的記憶セルを確実にプログラムすることが可能である。EPROMトランジスタE1とE2は、正常なn−チャネルトランジスタへ変換され、プログラムされるトランジスタは、そのドレーン側へ遮られる。これは拡散を阻止することにより行われる。
【0082】
従って、基準電圧として高い基準電圧VREFまたはVDDも可能である。プログラムされたトランジスタは決して伝導状態になることはないので、横断電流の危険はない。
【0083】
基準電圧源が、高インピーダンスの伝導スイッチングトランジスタSW1の伝導によりノーマルモードにおいて引き出す僅かな横断電流さえも防止するために、基準電圧VREFをVDDにセットし、基準電圧源REFを一緒にオフにすることは、有意義である。
【0084】
基準電圧がEPROM記憶回路に対し生成されるならば、低インピーダンス拡散抵抗体Rは有効である。記憶トランジスタがROMトランジスタとして設計されるならば、伝導路SW1(あるいは、SW2),D及びE3が不伝導状態であり、かつ、基準電圧源REFの出力REFOUTがSW1を経て(あるいは、さらにSW2を経て)VDDに接続するように、拡散抵抗体Rの拡散は、特殊な植え込みマスクにより阻止される。
【0085】
一般に、マスクセットにより定められた初期の状態は、静的ROMセルにおいて試験されなけらればならないので、論理信号OTPTESTを論理値”0”から論理値”1”へ切り換える必要はない。
【0086】
拡散抵抗体Rの拡散を阻止する代わりに、記憶回路の静的ROMセルのプログラミング中に行われると同様な方法で、EPROMトランジスタE3のドレーン側に拡散を阻止することも可能である。
【0087】
上記の考察は、上述の基準電圧源REFが記憶回路の信頼性と弾力性とを高くすることを示している:
製造技術から独立した基準電圧;
パッケージ内で試験可能なOTP構成要素;
老化による記憶値の誤った読み出し防止と、従って、老化によるシステム故障の防止;
敏速なターンオン応答;
プログラミング能力;
同じ回路による可能な静的ROM記憶セルへの変移。
【0088】
E2 PROMトランジスタを備えた本発明の記憶回路の実施態様において、プログラミング信号源PS1へ接続した線路と切り換え可能な基準電圧源の切り換えとにより、E2 PROMトランジスタのプログラミング、消去及び読み出しを行うことが出来る。電圧レベルを変え、これらの三つの動作のそれぞれに適した電圧レベルを、E2 PROMトランジスタの対応する電極に付加するだけが必要である。
【0089】
図4は、記憶回路13の出力信号により、二つの動作状態へ切り換えられる回路構成11の基本回路の概要図を示す。記憶回路13は、非常に簡略された基本形で示されている。各種の動作状態が、第1回路部品15または第2回路部品17によりこの実施例において具体化されている。第1回路部品15と第2回路部品17とが制御信号”1”により動作し、制御信号”0”によりオフに切り換えられるとすると、回路部品17は、記憶回路13の出力OUTにおいて出力信号”1”により動作し、回路部品15は、先行するインバータ19によりオフに切り換えられる。
【0090】
【発明の効果】
本発明の記憶回路の利点は、次のように再度要約される:
動的回路概念と比較して妨害免除;
静的解法、すなわち、制御信号不要;
プログラミング能力;
テスト能力;
最小化労力、すなわち、集積回路の各種ハードウエアを設定するために、各種マスク、または金属ブリッジの溶解は、もはや不要;
数個のマスクを交換することにより、EPROMプログラマブルセルを一定にプログラムされたROMセルに加工することが出来る。この方法で、EPROMプログラマブルセルで構成されたパイロットシリーズを一定にプログラムされたROMセルによる量産に移行することが出来る。
【図面の簡単な説明】
【図1】本発明の記憶回路の第一実施態様を示す構成図である。
【図2】図1に示された実施態様のほかに、保持装置を有する本発明の記憶回路の第二の実施態様を示す構成図である。
【図3】本発明の記憶回路の基準電圧源の実施態様を示す構成図である。
【図4】本発明の記憶回路が回路構成を制御するために使用されている回路構成の一例を示す図である。
【符号の説明】
E1,E2,E3 EPROMトランジスタ
PT1,PT2 プログラミングトランジスタ
M1,M2 MOSトランジスタ
PS1,PS2 プログラミングスイッチ装置
PROG プログラミング制御信号装置
ST1,ST2 カットオフトランジスタ
SK1,SK2 回路ノード
SIT1,SIT2 シミュレーショントランジスタ
VDD,GND 供給電圧電源の極
D 回路構成要素
TA 部分電圧タップポイント
REFOUT 基準電圧源REFの出力
VPROG プログラミング基準電圧源
REF 基準電圧源
TG2,TG3 制御可能スイッチ
Claims (11)
- 供給電圧源の二つの極(VDD,GND)の間に挿入された並列結線を有し、第1EPROMトランジスタ(E1)、第1MOSトランジスタ(M1)及びその間にある第1回路ノード(SK1)を有する第1直列結線と、第2EPROMトランジスタ(E2)、第2MOSトランジスタ(M2)及びその間にある第2回路ノード(SK2)を有する第2直列結線とを含み、記憶された情報が前記二つのEPROMトランジスタ(E1,E2)のプログラミング状態により与えられたスイッチング状態に依存し、前記二つのMOSトランジスタ(M1,M2)のそれぞれのゲートが相手側の直列結線の回路ノード(SK2,SK1)に接続され、前記二つの直列結線(E1,M1,E2,M2)の一方の結線(E2,M2)の回路ノード(SK2)が記憶回路の出力信号を送るようになっている記憶回路において:前記二つのEPROMトランジスタ(E1,E2)が、記憶される情報に依存して前記第1(E1)又は第2(E2)の一方のEPROMトランジスタのみがプログラムされた状態に置かれかつ他方のEPROMトランジスタ(E1,E2)がプログラムされない状態に置かれるプログラミング手段に接続され;前記プログラミング手段が;前記第1又は第2直列結線の対応する二つのMOSトランジスタ(M1,M2)に対面しているEPROMトランジスタ(E1,E2)の側が、プログラミング動作中にプログラミング信号を前記二つのEPROMトランジスタ(E1,E2)の選択可能な一方のトランジスタにのみ送りかつ他方のEPROMトランジスタにはプログラミング信号を送らないプログラミング信号手段(PS1,PS2)に接続されている第1(PT1)及び第2(PT2)のプログラミングトランジスタと、プログラミング動作中に前記二つのプログラミングトランジスタ(PT1,PT2)を伝導状態にするプログラミング制御信号手段(PROG)とを有し、カットオフトランジスタ(ST1,ST2)が、前記二つの直列結線にて、前記回路ノード(SK1,SK2)と、前記EPROMトランジスタ(E1,E2)と前記プログラミングトランジスタ(PT1,PT2)間の接続ポイントとの間に挿入され、前記カットオフトランジスタが、プログラミング動作中は、前記プログラミング制御信号手段(PROG)によりオフ状態へ、プログラミング動作中でなければ、オン状態へ切り換え可能であり;少なくとも一つのシミュレーショントランジスタ(SIT1,SIT2)が、前記二つのEPROMトランジスタ(E1,E2)のそれぞれと並列又は直列に接続され、各シミュレーショントランジスタが、試験シミュレーションのために当該試験信号によりオン又はオフの状態へ交互に切り換え可能であり;前記二つのEPROMトランジスタ(E1,E2)の制御ゲートが結合して基準電圧源(REF)へ接続され;前記基準電圧源(REF)は、前記供給電圧源の二つの極(VDD,GND)の間に挿入され、前記二つの極の一つの極(VDD)と部分電圧タップポイント(TA)との間に挿入された第1スイッチングトランジスタ(SW1),部分電圧タップポイント(TA)と二つの極のほかの極(GND)との間に挿入されかつ一定電圧降下を有する第1回路構成要素(D),及びダイオードとして配線された第3EPROMトランジスタ(E3)の形の一定電圧降下を有する第2回路構成要素を含み、前記部分電圧タップポイント(TA)に存在する電圧がプログラムされないEPROMトランジスタ(E1とE2)をオン状態に切り換えるに十分であるが、プログラムされたEPROMトランジスタ(E1とE2)を切り換えるには十分でないように、大きさが設定された電圧分割器(SW1,D,E3)と、前記部分電圧タップポイント(TA)と前記基準電圧源(REF)の出力(REFOUT)との間に挿入され、オン状態において、前記部分電圧タップポイント(TA)に存在する部分電圧レベルを前記基準電圧源(REF)の出力(REFOUT)へゲートする第1の制御可能なスイッチ(TG2)と、前記EPROMトランジスタ(E1,E2)をプログラミングするに十分に高いプログラミング基準電圧を有するプログラミング基準電圧源(VPROG)と、前記プログラミング基準電圧源(VPROG)と前記基準電圧源(REF)の出力(REFOUT)との間に挿入され、オン状態において、プログラミング基準電圧を前記基準電圧源(REF)の出力(REFOUT)へゲートする第2の制御可能なスイッチ(TG3)とを有し;プログラミング動作中は前記第2制御可能スイッチ(TG3)だけが伝導状態になるように、プログラミング動作中でな ければ前記第1制御可能スイッチ(TG2)だけが伝導状態になるように、前記二つの制御可能スイッチ(TG2,TG3)が、前記プログラミング制御信号手段(PROG)により制御され;前記三つのEPROMトランジスタ(E1,E2,E3)が全く同一のモノリシック集積回路の一部であり、同一の制作工程により製作されることを特徴とする記憶回路。
- 前記第1スイッチングトランジスタ(SW1)が高インピーダンス伝導トランジスタとして形成されている請求項1に記載の記憶回路。
- 前記第1スイッチングトランジスタ(SW1)がオン状態において約10MΩから約20MΩの抵抗を有する請求項2に記載の記憶回路。
- 低インピーダンスの第2スイッチングトランジスタ(SW2)が前記第1スイッチングトランジスタ(SW1)と並列に接続され、記憶回路が所定のターンオン時間の間オンに切り換えられるようになっている請求項1乃至請求項3に記載の記憶回路。
- 第3スイッチングトランジスタ(SW3)が、前記部分電圧タップポイント(TA)と前記供給電圧源の接地(GND)への接続部との間に挿入され、前記第1スイッチングトランジスタ(SW1)と反対にオンまたはオフの状態へ駆動可能である請求項1乃至請求項4に記載の記憶回路。
- 選択的に不伝導状態に製造することができる伝導ブリッジ(R)が前記部分電圧タップポイント(TA)と前記供給電圧源のほかの極(GND)との間の直列結線に挿入されている請求項1乃至請求項5に記載の記憶回路。
- 記憶された情報が前記二つの直列結線のうちの一つの回路ノード(SK2)から取り出され、保持回路(INV1,INV2,INV3,TR1)がこの回路ノード(SK2)に接続され、少なくとも前記カットオフトランジスタ(ST1,ST2)がオフ状態へ駆動される時間の間、この回路ノード(SK2)に生成する個々の情報を記憶するようになっている請求項1乃至請求項6に記載の記憶回路。
- 1回プログラマブルPROMトランジスタ構成要素が、それぞれの場合に前記第1と第2のEPROMトランジスタ(E1,E2)の代わりに配置される請求項1乃至請求項7に記載の記憶回路。
- 固定してプログラムされたROM構成要素が、それぞれの場合に前記第1と第2のEPROMトランジスタ(E1,E2)の代わりに配置される請求項1乃至請求項7に記載の記憶回路。
- 少なくとも一つの制御可能なスイッチにより選択される複数の選択可能な機能を有する回路構成において、前記スイッチが、請求項1〜9のいずれか一つの請求項に記載の記憶回路から選択を決定するそのスイッチ制御情報を受信することを特徴とする回路構成。
- 前記回路構成がモノリシックに集積されている請求項10に記載の回路構成。
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JPS61246995A (ja) * | 1985-04-24 | 1986-11-04 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
US5031152A (en) * | 1989-09-29 | 1991-07-09 | Sgs-Thomson Microelectronics, Inc. | Test circuit for non-volatile storage cell |
JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
US5339272A (en) * | 1992-12-21 | 1994-08-16 | Intel Corporation | Precision voltage reference |
US5399928A (en) * | 1993-05-28 | 1995-03-21 | Macronix International Co., Ltd. | Negative voltage generator for flash EPROM design |
-
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