JPH08139607A - デルタシグマ変調器のalc回路 - Google Patents
デルタシグマ変調器のalc回路Info
- Publication number
- JPH08139607A JPH08139607A JP27922894A JP27922894A JPH08139607A JP H08139607 A JPH08139607 A JP H08139607A JP 27922894 A JP27922894 A JP 27922894A JP 27922894 A JP27922894 A JP 27922894A JP H08139607 A JPH08139607 A JP H08139607A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- feedback
- capacitor
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 入力信号レベルの大小に関係なく、量子化時
のビット割当てを最適にし、出力レベルを自動的に最適
にコントロールする。 【構成】 遅延回路4からの帰還信号と入力信号との減
算出力を1段もしくは複数段の積分器1,2で積分し、
その積分出力を比較器3によって所定電圧と比較し、比
較結果をデジタルフィルタ5に入力して、入力信号に対
応するデジタル信号を得るデルタシグマ変調器におい
て、デジタルフィルタ5の出力にデコーダ6を設け、デ
コーダのデコード出力に応じて制御回路7,8によって
積分器1,2への帰還信号の帰還量を制御する。具体的
には、入力信号レベルが小さいときは帰還量を小さくし
て見掛け上の入力信号を大きくし、量子化時の割当てビ
ットを増加させるようにする。
のビット割当てを最適にし、出力レベルを自動的に最適
にコントロールする。 【構成】 遅延回路4からの帰還信号と入力信号との減
算出力を1段もしくは複数段の積分器1,2で積分し、
その積分出力を比較器3によって所定電圧と比較し、比
較結果をデジタルフィルタ5に入力して、入力信号に対
応するデジタル信号を得るデルタシグマ変調器におい
て、デジタルフィルタ5の出力にデコーダ6を設け、デ
コーダのデコード出力に応じて制御回路7,8によって
積分器1,2への帰還信号の帰還量を制御する。具体的
には、入力信号レベルが小さいときは帰還量を小さくし
て見掛け上の入力信号を大きくし、量子化時の割当てビ
ットを増加させるようにする。
Description
【0001】
【産業上の利用分野】本発明は、デルタシグマ変調器に
係わり、変調器の出力信号レベルを制御するALC(オ
ートレベルコントロール)回路に関する。
係わり、変調器の出力信号レベルを制御するALC(オ
ートレベルコントロール)回路に関する。
【0002】
【従来の技術】デルタシグマ変調器は、従来、図5に示
すように構成されていた。ここに示すデルタシグマ変調
器は、2次デルタシグマ変調器であって、2段の積分器
1,2と、比較器3と、比較器の出力を遅延させる遅延
回路4とを備え、第1積分器1は遅延回路4から帰還さ
れる帰還信号と入力信号とを入力し、両者の減算出力を
積分するものであり、第2積分器2は遅延回路4から帰
還される帰還信号と第1積分器1の出力信号とを入力
し、両者の減算出力を積分するものであって、比較器3
の出力がデジタルフィルタ5に入力されることにより、
このデジタルフィルタ5から入力アナログ信号に対応す
るデジタルデータが得られる。即ち、デルタシグマ型A
D変換器が実現される。
すように構成されていた。ここに示すデルタシグマ変調
器は、2次デルタシグマ変調器であって、2段の積分器
1,2と、比較器3と、比較器の出力を遅延させる遅延
回路4とを備え、第1積分器1は遅延回路4から帰還さ
れる帰還信号と入力信号とを入力し、両者の減算出力を
積分するものであり、第2積分器2は遅延回路4から帰
還される帰還信号と第1積分器1の出力信号とを入力
し、両者の減算出力を積分するものであって、比較器3
の出力がデジタルフィルタ5に入力されることにより、
このデジタルフィルタ5から入力アナログ信号に対応す
るデジタルデータが得られる。即ち、デルタシグマ型A
D変換器が実現される。
【0003】
【発明が解決しようとする課題】従来の構成において
は、第1及び第2の積分器1及び2に帰還される帰還信
号の帰還量、具体的には、帰還電圧は、入力信号の最大
レベルに合わせた一定電圧が用いられていた。このため
に、入力信号の信号レベルが大きいときは変換結果とし
て得られるデジタルデータでは最適なビット割り当てが
行えるが、入力信号レベルが小さいときには、ビット割
り当てが最適に行われなくなる。従って、入力信号レベ
ルが小さいときには、量子化による劣化が起こり、S/
N比が悪化するという問題があった。
は、第1及び第2の積分器1及び2に帰還される帰還信
号の帰還量、具体的には、帰還電圧は、入力信号の最大
レベルに合わせた一定電圧が用いられていた。このため
に、入力信号の信号レベルが大きいときは変換結果とし
て得られるデジタルデータでは最適なビット割り当てが
行えるが、入力信号レベルが小さいときには、ビット割
り当てが最適に行われなくなる。従って、入力信号レベ
ルが小さいときには、量子化による劣化が起こり、S/
N比が悪化するという問題があった。
【0004】
【課題を解決するための手段】本発明は、出力信号を遅
延させる遅延回路、該遅延回路の出力に基づく帰還信号
と入力信号との減算出力を積分する1段もしくは複数段
の積分器、該積分器の積分出力を所定電圧と比較する比
較器を有するデルタシグマ変調器と、該デルタシグマ変
調器の出力側に接続されたデジタルフィルタとからなる
回路構成において、前記デジタルフィルタの出力をデコ
ードするデコーダと、該デコーダの出力に応じて前記帰
還信号の帰還量を変更する制御回路とを設け、前記デル
タシグマ変調器の出力レベルをコントロールするように
して、上記課題を解決するものである。 また、本発
明では、前記制御回路は、前記デコーダからのデコード
出力により入力信号の振幅が小さいと判定したときは、
前記帰還信号の帰還量を小さくすることを特徴とする。
延させる遅延回路、該遅延回路の出力に基づく帰還信号
と入力信号との減算出力を積分する1段もしくは複数段
の積分器、該積分器の積分出力を所定電圧と比較する比
較器を有するデルタシグマ変調器と、該デルタシグマ変
調器の出力側に接続されたデジタルフィルタとからなる
回路構成において、前記デジタルフィルタの出力をデコ
ードするデコーダと、該デコーダの出力に応じて前記帰
還信号の帰還量を変更する制御回路とを設け、前記デル
タシグマ変調器の出力レベルをコントロールするように
して、上記課題を解決するものである。 また、本発
明では、前記制御回路は、前記デコーダからのデコード
出力により入力信号の振幅が小さいと判定したときは、
前記帰還信号の帰還量を小さくすることを特徴とする。
【0005】
【作用】本発明では、デジタルフィルタの出力信号がデ
コードされ、そのデコード結果により帰還信号の帰還量
が制御されるので、入力信号レベルに応じた帰還量が設
定されることとなる。特に、デコード出力により入力信
号レベルが小さいと判定されたときは帰還量が小さく設
定されるので、この場合には見掛け上の入力信号レベル
が大きくなり、量子化時の割当てビット数が増加し、量
子化による劣化が防止される。
コードされ、そのデコード結果により帰還信号の帰還量
が制御されるので、入力信号レベルに応じた帰還量が設
定されることとなる。特に、デコード出力により入力信
号レベルが小さいと判定されたときは帰還量が小さく設
定されるので、この場合には見掛け上の入力信号レベル
が大きくなり、量子化時の割当てビット数が増加し、量
子化による劣化が防止される。
【0006】
【実施例】図1は、本発明の実施例の構成を示すブロッ
ク図であり、2段の積分器1及び2、比較器3、遅延回
路4、デジタルフィルタ5は、図5に示す従来と全く同
一の構成である。ここでは、デジタルフィルタ5の出力
をデコードするデコーダ6と、デコーダ6のデコード出
力に応じて第1及び第2の積分器1及び2に帰還する帰
還量を変更する制御回路7及び8を設けた点を特徴とす
る。
ク図であり、2段の積分器1及び2、比較器3、遅延回
路4、デジタルフィルタ5は、図5に示す従来と全く同
一の構成である。ここでは、デジタルフィルタ5の出力
をデコードするデコーダ6と、デコーダ6のデコード出
力に応じて第1及び第2の積分器1及び2に帰還する帰
還量を変更する制御回路7及び8を設けた点を特徴とす
る。
【0007】即ち、この実施例では、デジタルフィルタ
5はデシメーションフィルタにて成るローパスフィルタ
を用いており、図4に示すように、信号レベルを2の補
数を用いて表すよう構成されており、従って、信号レベ
ルが大きいときは、上位の2ビットが「01」,「1
0」となり、信号レベルが小さいときは、上位の2ビッ
トが「00」,「11」となる。
5はデシメーションフィルタにて成るローパスフィルタ
を用いており、図4に示すように、信号レベルを2の補
数を用いて表すよう構成されており、従って、信号レベ
ルが大きいときは、上位の2ビットが「01」,「1
0」となり、信号レベルが小さいときは、上位の2ビッ
トが「00」,「11」となる。
【0008】そこで、デコーダ6では、デジタルフィル
タ5の上位2ビットをデコードし、これが「01」,
「10」のときは制御回路7,8により、帰還電圧を通
常通りとし、「00],「11」のときは帰還電圧を小
さくするようにしている。従って、入力信号レベルが小
さいときには、入力信号から小さな帰還電圧が減算され
るので、見掛け上入力信号が大きい状態で量子化が行わ
れることとなり、このため、量子化による劣化が防止さ
れる。
タ5の上位2ビットをデコードし、これが「01」,
「10」のときは制御回路7,8により、帰還電圧を通
常通りとし、「00],「11」のときは帰還電圧を小
さくするようにしている。従って、入力信号レベルが小
さいときには、入力信号から小さな帰還電圧が減算され
るので、見掛け上入力信号が大きい状態で量子化が行わ
れることとなり、このため、量子化による劣化が防止さ
れる。
【0009】次に、本発明の具体回路例を図2に示す。
但し、図2においては、積分器を1段のみ用いた1次デ
ルタシグマ変調器について説明する。図2において、1
0は容量値がCの入力コンデンサ11及びスイッチ1
2,13,14,15より成り、入力電圧VINが印加さ
れる第1スイッチトキャパシタ回路、16は容量値Cの
帰還コンデンサ17及びスイッチ18,19,20,2
1,22,23より成り、ステップ電圧−VRが印加さ
れる第2スイッチトキャパシタ回路、24は容量値が帰
還コンデンサ17の半分であるC/2の帰還コンデンサ
25及びスイッチ26,27,28,29を含むと共
に、スイッチ22,23を第2スイッチトキャパシタ回
路と兼用し、ステップ電圧−VRが印加される第3スイ
ッチトキャパシタ回路、30は第2スイッチトキャパシ
タ回路16及び第3スイッチトキャパシタ回路24に各
々挿入されたスイッチ31及び32より成り、第2及び
第3スイッチトキャパシタ回路のいずれか一方の出力を
選択する選択回路、33は入出力間に容量値Cの積分コ
ンデンサ34が接続された演算増幅回路により構成さ
れ、第1スイッチトキャパシタ回路10の出力から、第
2及び第3スイッチトキャパシタ回路16及び24のい
ずれか一方の出力を減算し、減算出力を積分する積分
器、36は積分器33の出力を接地電位と比較し、比較
結果をデジタル信号として出力する比較器、37は比較
器36の出力を1サンプリング期間遅延させる遅延回
路、38は遅延出力に基づき第1乃至第3のスイッチト
キャパシタ回路中のスイッチのオンオフ制御を行うため
のクロックパルス1A, 2A, 1B, 2Bを生成す
るスイッチ制御回路、39は比較器36の出力を入力し
て入力信号VINに対応するデジタル信号を出力する図1
の5と同一構成のデジタルフィルタ、40はデジタルフ
ィルタ39の上位2ビットを入力するエクスクル−シブ
ORゲート(EX−ORゲート)及びインバータ42よ
り成り、出力D1,D2を選択回路30のスイッチ3
1,32に各々印加するデコーダである。
但し、図2においては、積分器を1段のみ用いた1次デ
ルタシグマ変調器について説明する。図2において、1
0は容量値がCの入力コンデンサ11及びスイッチ1
2,13,14,15より成り、入力電圧VINが印加さ
れる第1スイッチトキャパシタ回路、16は容量値Cの
帰還コンデンサ17及びスイッチ18,19,20,2
1,22,23より成り、ステップ電圧−VRが印加さ
れる第2スイッチトキャパシタ回路、24は容量値が帰
還コンデンサ17の半分であるC/2の帰還コンデンサ
25及びスイッチ26,27,28,29を含むと共
に、スイッチ22,23を第2スイッチトキャパシタ回
路と兼用し、ステップ電圧−VRが印加される第3スイ
ッチトキャパシタ回路、30は第2スイッチトキャパシ
タ回路16及び第3スイッチトキャパシタ回路24に各
々挿入されたスイッチ31及び32より成り、第2及び
第3スイッチトキャパシタ回路のいずれか一方の出力を
選択する選択回路、33は入出力間に容量値Cの積分コ
ンデンサ34が接続された演算増幅回路により構成さ
れ、第1スイッチトキャパシタ回路10の出力から、第
2及び第3スイッチトキャパシタ回路16及び24のい
ずれか一方の出力を減算し、減算出力を積分する積分
器、36は積分器33の出力を接地電位と比較し、比較
結果をデジタル信号として出力する比較器、37は比較
器36の出力を1サンプリング期間遅延させる遅延回
路、38は遅延出力に基づき第1乃至第3のスイッチト
キャパシタ回路中のスイッチのオンオフ制御を行うため
のクロックパルス1A, 2A, 1B, 2Bを生成す
るスイッチ制御回路、39は比較器36の出力を入力し
て入力信号VINに対応するデジタル信号を出力する図1
の5と同一構成のデジタルフィルタ、40はデジタルフ
ィルタ39の上位2ビットを入力するエクスクル−シブ
ORゲート(EX−ORゲート)及びインバータ42よ
り成り、出力D1,D2を選択回路30のスイッチ3
1,32に各々印加するデコーダである。
【0010】次に、図2の回路動作を図3のタイミング
チャートを参照しながら説明する。まず、入力信号レベ
ルが大きく、デジタルフィルタ39の上位2ビットが、
「01」もしくは「10」であると、デコーダ40の出
力信号D1がHレベルになり,D2がLレベルになる。
このため,選択回路30のスイッチ31がオンし、スイ
ッチ32がオフして、第2スイッチトキャパシタ回路1
6の出力が選択される。
チャートを参照しながら説明する。まず、入力信号レベ
ルが大きく、デジタルフィルタ39の上位2ビットが、
「01」もしくは「10」であると、デコーダ40の出
力信号D1がHレベルになり,D2がLレベルになる。
このため,選択回路30のスイッチ31がオンし、スイ
ッチ32がオフして、第2スイッチトキャパシタ回路1
6の出力が選択される。
【0011】そこで、クロックパルスφ2がLレベルで
クロックパルスφ1がHレベルになると、スイッチ1
2,14がオンしてスイッチ13,15がオフするの
で、入力コンデンサ11に入力電圧VINが充電される。
また、スイッチ22がオンしてスイッチ23がオフする
ので帰還コンデンサ17の端子bが接地される。遅延回
路37の出力が「1」のときは、スイッチ制御回路13
からのクロックパルスφ1A,φ2Aにより、入力コン
デンサ11が充電されているとき、スイッチ18がオン
し、スイッチ19はオフするので、ステップ電圧ーVR
が帰還コンデンサ17の端子aに入力され、帰還コンデ
ンサ17はこの電圧により充電される。
クロックパルスφ1がHレベルになると、スイッチ1
2,14がオンしてスイッチ13,15がオフするの
で、入力コンデンサ11に入力電圧VINが充電される。
また、スイッチ22がオンしてスイッチ23がオフする
ので帰還コンデンサ17の端子bが接地される。遅延回
路37の出力が「1」のときは、スイッチ制御回路13
からのクロックパルスφ1A,φ2Aにより、入力コン
デンサ11が充電されているとき、スイッチ18がオン
し、スイッチ19はオフするので、ステップ電圧ーVR
が帰還コンデンサ17の端子aに入力され、帰還コンデ
ンサ17はこの電圧により充電される。
【0012】次に、クロックパルスφ1がLレベルでク
ロックパルスφ2がHレベルになると、スイッチ13,
15がオンしてスイッチ12,14がオフするので、入
力コンデンサ11に充電された電圧が積分器33の入力
に供給される。これと同時に、φ2A,φ1Aによりス
イッチ23と共に19がオンしてスイッチ18,22が
オフするため、帰還コンデンサ17に充電された電圧も
スイッチ31を介して積分器33の入力に供給される。
よって、入力電圧VINからステップ電圧VRが減算さ
れ、減算された電圧が積分コンデンサ34に蓄積され
る。
ロックパルスφ2がHレベルになると、スイッチ13,
15がオンしてスイッチ12,14がオフするので、入
力コンデンサ11に充電された電圧が積分器33の入力
に供給される。これと同時に、φ2A,φ1Aによりス
イッチ23と共に19がオンしてスイッチ18,22が
オフするため、帰還コンデンサ17に充電された電圧も
スイッチ31を介して積分器33の入力に供給される。
よって、入力電圧VINからステップ電圧VRが減算さ
れ、減算された電圧が積分コンデンサ34に蓄積され
る。
【0013】一方、遅延回路37の出力が「0」のとき
は、スイッチ制御回路13からのクロックパルスφ1
B,φ2Bにより、入力コンデンサ11が充電されてい
るとき、スイッチ22と共に21がオンし、スイッチ2
3,20はオフするので、帰還コンデンサ17の両端は
接地されてしまい、帰還コンデンサ17は放電状態にな
る。
は、スイッチ制御回路13からのクロックパルスφ1
B,φ2Bにより、入力コンデンサ11が充電されてい
るとき、スイッチ22と共に21がオンし、スイッチ2
3,20はオフするので、帰還コンデンサ17の両端は
接地されてしまい、帰還コンデンサ17は放電状態にな
る。
【0014】次に、クロックパルスφ1がLレベルでク
ロックパルスφ2がHレベルになると、φ2B,φ1B
によりスイッチ23と共に20がオンしてスイッチ2
1,22がオフするため、帰還コンデンサ17の端子a
は電圧ーVRに接続され、入力コンデンサ11に充電さ
れた電圧VINから電圧−VRが減算され、この減算電圧
が積分コンデンサ34に蓄積されることとなる。
ロックパルスφ2がHレベルになると、φ2B,φ1B
によりスイッチ23と共に20がオンしてスイッチ2
1,22がオフするため、帰還コンデンサ17の端子a
は電圧ーVRに接続され、入力コンデンサ11に充電さ
れた電圧VINから電圧−VRが減算され、この減算電圧
が積分コンデンサ34に蓄積されることとなる。
【0015】以上の動作を数式を用いて表すと、次のよ
うになる。即ち、入力コンデンサ11の容量値をCIN,
積分コンデンサ34の容量値をC0,帰還コンデンサ1
7の容量値をCF,1サンプリング周期前の比較器36
の出力電圧をVn-1とすると、比較器36の出力電圧V
nは、
うになる。即ち、入力コンデンサ11の容量値をCIN,
積分コンデンサ34の容量値をC0,帰還コンデンサ1
7の容量値をCF,1サンプリング周期前の比較器36
の出力電圧をVn-1とすると、比較器36の出力電圧V
nは、
【0016】
【数1】
【0017】となる。この実施例では、CIN=C0=CF
であるので、
であるので、
【0018】
【数2】
【0019】となる。一方、入力信号レベルが小さく、
デジタルフィルタ39の上位2ビットが、「00」もし
くは「11」であると、デコーダ40の出力信号D2が
Hレベルになり、D1がLレベルになる。このため、選
択回路30のスイッチ31がオフし、スイッチ32がオ
ンして、第3スイッチトキャパシタ回路24の出力が選
択される。
デジタルフィルタ39の上位2ビットが、「00」もし
くは「11」であると、デコーダ40の出力信号D2が
Hレベルになり、D1がLレベルになる。このため、選
択回路30のスイッチ31がオフし、スイッチ32がオ
ンして、第3スイッチトキャパシタ回路24の出力が選
択される。
【0020】第2スイッチトキャパシタ回路16と第3
スイッチトキャパシタ回路24は、スイッチ構成は全く
同一であり、同一位置のスイッチにはスイッチ制御回路
38から同一のクロックパルスが印加されているので、
動作的には全く同一の動きをする。しかしながら、帰還
コンデンサ25の容量値が帰還コンデンサ17の半分し
か無いので、上記数式1から帰還電圧は、CF/C0・
VR=1/2・VRとなり、出力電圧Vnは、
スイッチトキャパシタ回路24は、スイッチ構成は全く
同一であり、同一位置のスイッチにはスイッチ制御回路
38から同一のクロックパルスが印加されているので、
動作的には全く同一の動きをする。しかしながら、帰還
コンデンサ25の容量値が帰還コンデンサ17の半分し
か無いので、上記数式1から帰還電圧は、CF/C0・
VR=1/2・VRとなり、出力電圧Vnは、
【0021】
【数3】
【0022】で示すように、減算される電圧が減って見
掛け上入力電圧VINが大きくなったようになる。従っ
て、デジタルフィルタ39で量子化した場合割り当てら
れるビット数が増加し、量子化による劣化が防止される
こととなる。
掛け上入力電圧VINが大きくなったようになる。従っ
て、デジタルフィルタ39で量子化した場合割り当てら
れるビット数が増加し、量子化による劣化が防止される
こととなる。
【0023】
【発明の効果】本発明によれば、入力信号レベルに応じ
て帰還量を変更するようにしたので、入力信号レベルに
関係なく量子化時のビット割当てを最適に保ち、出力レ
ベルを最適にコントロールすることができるようにな
る。つまり、量子化による劣化を防止し、S/N比を改
善することができる。
て帰還量を変更するようにしたので、入力信号レベルに
関係なく量子化時のビット割当てを最適に保ち、出力レ
ベルを最適にコントロールすることができるようにな
る。つまり、量子化による劣化を防止し、S/N比を改
善することができる。
【図1】本発明の実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の具体的構成を示す回路図である。
【図3】図2の動作を説明するためのタイミングチャ−
トである。
トである。
【図4】量子化時のビット割当てを示す説明図である。
【図5】従来のデルタシグマ変調器の構成を示すブロッ
ク図である。
ク図である。
1,2,33 積分器 3,36 比較器 4,37 遅延回路 5,39 デジタルフィルタ 6,40 デコーダ 7,8 制御回路 10 第1スイッチトキャパシタ回路 11 入力コンデンサ 16 第2スイッチトキャパシタ回路 17,25 帰還コンデンサ 24 第3スイッチトキャパシタ回路 30 選択回路 38 スイッチ制御回路
Claims (3)
- 【請求項1】 出力信号を遅延させる遅延回路、該遅延
回路の出力に基づく帰還信号と入力信号との減算出力を
積分する1段もしくは複数段の積分器、該積分器の積分
出力を所定電圧と比較する比較器を有するデルタシグマ
変調器と、該デルタシグマ変調器の出力側に接続された
デジタルフィルタとからなる回路構成において、前記デ
ジタルフィルタの出力をデコードするデコーダと、該デ
コーダの出力に応じて前記帰還信号の帰還量を変更する
制御回路とを設け、前記デルタシグマ変調器の出力レベ
ルをコントロールするようにしたことを特徴とするデル
タシグマ変調器のALC回路。 - 【請求項2】 前記制御回路は、前記デコーダからのデ
コード出力により入力信号の振幅が小さいと判定したと
きは、前記帰還信号の帰還量を小さくすることを特徴と
する請求項1記載のデルタシグマ変調器のALC回路。 - 【請求項3】 入力コンデンサを含み入力電圧が印加さ
れる第1のスイッチトキャパシタ回路と、第1の帰還コ
ンデンサを含みステップ電圧が印加される第2のスイッ
チトキャパシタ回路と、前記第1の帰還コンデンサと異
なる容量値を有する第2の帰還コンデンサを含みステッ
プ電圧が印加される第3のスイッチトキャパシタ回路
と、前記第2又は第3のスイッチトキャパシタ回路のい
ずれか一方の出力と前記第1のスイッチトキャパシタ回
路の出力との減算出力を入力する積分器と、該積分器の
出力を所定電圧と比較する比較器と、比較器の出力を遅
延させる遅延回路と、該遅延回路の遅延出力に応じて前
記第1乃至第3のスイッチトキャパシタのスイッチのオ
ンオフ制御を行うスイッチ制御回路と、前記比較器の出
力側に接続されたデジタルフィルタと、デジタルフィル
タの出力をデコードするデコーダと、該デコーダのデコ
ード出力により前記第2又は第3のスイッチトキャパシ
タ回路のいずれか一方の出力を選択する選択回路とを備
えたことを特徴とするデルタシグマ変調器のALC回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27922894A JPH08139607A (ja) | 1994-11-14 | 1994-11-14 | デルタシグマ変調器のalc回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27922894A JPH08139607A (ja) | 1994-11-14 | 1994-11-14 | デルタシグマ変調器のalc回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08139607A true JPH08139607A (ja) | 1996-05-31 |
Family
ID=17608223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27922894A Pending JPH08139607A (ja) | 1994-11-14 | 1994-11-14 | デルタシグマ変調器のalc回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08139607A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004015872A1 (ja) * | 2002-08-09 | 2004-02-19 | Sony Corporation | ディジタル信号処理装置及びディジタル信号処理方法 |
KR100514332B1 (ko) * | 1997-07-02 | 2005-12-12 | 소니 가부시끼 가이샤 | 시그마-델타 변조회로 |
JP2007324977A (ja) * | 2006-06-01 | 2007-12-13 | Sharp Corp | Δς変調回路、及びその発振防止方法 |
JP2009260605A (ja) * | 2008-04-16 | 2009-11-05 | Toyota Motor Corp | Δς変調器及びδς型ad変換器 |
US8482344B2 (en) | 2010-03-23 | 2013-07-09 | Fujitsu Limited | Frequency-variable filter |
-
1994
- 1994-11-14 JP JP27922894A patent/JPH08139607A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100514332B1 (ko) * | 1997-07-02 | 2005-12-12 | 소니 가부시끼 가이샤 | 시그마-델타 변조회로 |
WO2004015872A1 (ja) * | 2002-08-09 | 2004-02-19 | Sony Corporation | ディジタル信号処理装置及びディジタル信号処理方法 |
GB2396264A (en) * | 2002-08-09 | 2004-06-16 | Sony Corp | Digital signal processing device and digital signal processing method |
GB2396264B (en) * | 2002-08-09 | 2005-12-14 | Sony Corp | Digital signal processing device and digital signal processing method |
JP2007324977A (ja) * | 2006-06-01 | 2007-12-13 | Sharp Corp | Δς変調回路、及びその発振防止方法 |
JP2009260605A (ja) * | 2008-04-16 | 2009-11-05 | Toyota Motor Corp | Δς変調器及びδς型ad変換器 |
US8482344B2 (en) | 2010-03-23 | 2013-07-09 | Fujitsu Limited | Frequency-variable filter |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2159505C2 (ru) | Устройство и способ преобразования аналогового сигнала в цифровую форму, устройство и способ преобразования множества двоично-кодированных числовых отсчетов сигнала в аналоговый сигнал | |
US5920273A (en) | Digital-to-analog converter | |
JP3240145B2 (ja) | デルタ・シグマ変調器 | |
US5461381A (en) | Sigma-delta analog-to-digital converter (ADC) with feedback compensation and method therefor | |
US7388533B2 (en) | Multi-bit sigma-delta modulator and digital-to-analog converter with one digital-to-analog capacitor | |
JP4660444B2 (ja) | デルタシグマ変調器の制御方法およびデルタシグマ変調器 | |
US6384761B1 (en) | Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters | |
US6839010B1 (en) | Sigma-delta analog-to-digital converter with reduced quantization noise | |
JPH053436A (ja) | Ad変換器 | |
US7200187B2 (en) | Modulator for digital amplifier | |
US6067036A (en) | Device for digital-analog conversion with high linearity | |
US4652858A (en) | Interpolative D/A converter | |
US5206648A (en) | Oversampling da converter with operational amplifier driven by a single reference voltage | |
US6741197B1 (en) | Digital-to-analog converter (DAC) output stage | |
JPH08139607A (ja) | デルタシグマ変調器のalc回路 | |
JP3956582B2 (ja) | A/d変換回路 | |
JPH07283736A (ja) | シグマ−デルタ形アナログ−ディジタル変換器の分解能の延長方法および装置 | |
US5621407A (en) | Digital/analog converter | |
JP5538381B2 (ja) | Δσadc | |
US7026970B2 (en) | Method and system for a multi-rate analog finite impulse response filter | |
JPH07143006A (ja) | デルタシグマ型a/dコンバータ | |
JP3048007B2 (ja) | A/d変換回路 | |
JP3108281B2 (ja) | デルタシグマ型ad変換回路 | |
US11742872B2 (en) | Ad converter | |
KR100828271B1 (ko) | 스위치 제어 회로, δ∑ 변조 회로, 및 δ∑ 변조형 ad컨버터 |