JP3240145B2 - デルタ・シグマ変調器 - Google Patents

デルタ・シグマ変調器

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JP3240145B2 JP50031297A JP50031297A JP3240145B2 JP 3240145 B2 JP3240145 B2 JP 3240145B2 JP 50031297 A JP50031297 A JP 50031297A JP 50031297 A JP50031297 A JP 50031297A JP 3240145 B2 JP3240145 B2 JP 3240145B2
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一郎 藤森
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旭化成マイクロシステム株式会社
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    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

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Description

【発明の詳細な説明】 技術分野 本発明は、デルタ・シグマ変調器に関し、特に高精度
A/D変換器に用いられオーバーサンプリング多次変調部
を構成するデルタ・シグマ変調器に関する。この変調器
は、広範囲の入力レベルにわたって信号対雑音（S/N）
比の低下を最小限に抑えながらノイズ・シェーピングを
行なう。
背景技術 従来技術において、しばしば「デルタ・シグマ型A/D
変換器」と称せられるオーバーサンプリング形A/D変換
器が周知である。デジタル・シグマ型A/D変換器は、主
として分解能の高い出力と混合信号のVLSIプロセスに対
する適応性とによって普及してきた。デルタ・シグマ型
A/D変換器は本来的にオーバーサンプリング形変換器で
あるが、オーバーサンプリングは、A/D変換器の全体と
しての性能に寄与する単なる一技術にすぎない。デルタ
・シグマ型A/D変換器は、本質的にはアナログ信号を極
めて高いサンプリング・レート（オーバーサンプリン
グ）でディジタル化してノイズ・シェーピングを遂行す
る。ノイズ・シェーピング後のディジタル・フィルタ処
理によって、デルタ・シグマ型A/D変換器はデルタ・シ
グマ変調器量子化出力よりも高い有効分解能を実現でき
る。その後、デシメーションを用いて有効サンプリング
・レートが「ナイキスト・レート」に戻される。デルタ
・シグマ型A/D変換器を理解するためには、オーバーサ
ンプリング、ノイズ・シェーピング、ディジタル・フィ
ルタ処理およびデシメーションの作用を理解することが
重要である。
図１に、従来の２次デルタ・シグマ変調器10を示す。
変調器10は、出力Ｙにおける誤差信号が所定の時間に対
して２回積分されることから、２次デルタ・シグマ変調
器と呼ばれる。したがって、変調器10は、破線で示す２
つの積分回路12を含む。積分器12は、第１の加算点14と
量子化器16との間に直列に接続される。量子化器16（デ
ィジタル化のためのアナログ・ディジタル変換ブロッ
ク、すなわち「a/d」ブロックとして示す）は、第２の
積分器12からのアナログ出力信号を量子化して、出力Ｙ
にディジタル符号を生成する。量子化された出力は、デ
ィジタル・アナログ（「d/a」）として示す）変換器18
を介して、図１に示すそれぞれの利得スケール・ファク
タg0およびg1を有する増幅器へと帰還される。これらの
増幅器の各出力部は、第１の加算点14および第２の加算
点20に接続される。
出力信号Ｙは、ディジタル符号としてディジタル・デ
シメーション・フィルタ22に付与される。フィルタ22
は、量子化器16が生成した量子化ノイズの高域成分をフ
ィルタ処理して取り除く機能と、標本化周波数をデシメ
ーションにより本来のナイキスト・レートに戻す機能と
を果たす。ディジタル・フイルタ処理は、十分に周知で
あって、有限長インパルス応答（FIR）フィルタ、無限
長インパルス応答（IIR）フィルタまたは両者の組合せ
を用いる低域通過技術を含む。デシメーションは、フィ
ルタに含むかまたはフィルタとは別途に設けることがで
きる。
ディジタル・アナログ変換回路18からそれぞれ第１お
よび第２の加算点14および20へ帰還することにより、全
体としての構成を安定化させることができる。回路18
は、出力部が帰還により直接または増幅器を介して加算
点14および20と接続されようと、基本的には基準電圧選
択器として機能する。回路18は、その入力がハイ論理レ
ベルかロー論理レベルかによって、それぞれ正または負
のいずれかの基準電圧（＋Vrefまたは−Vref）を選択す
る。これによって、選択器18は、ディジタル出力信号Ｙ
の対応する論理値に応じた適切な基準電圧を加算点14お
よび20へと送ることができる。
従来のデルタ・シグマ変調器では、アナログ入力電圧
の全範囲を変換することが困難な場合が多い。図２に示
すように、アナログ入力信号Ｘがフル・スケール（すな
わち0.0dB）に近づくと、量子化器16の非線形動作のた
め、帰還ループにノイズが混入してしまう。特に、入力
信号Ｘがピーク値に近くなるにつれて、本質的に利得を
有する比較器である量子化器16が、非線形状態に入り始
める。非線形性は主として、回路18からの基準帰還レベ
ルが固定されたままである一方で、量子化器16の入力が
増加するために起こる。すなわち、量子化器16の利得が
非線形作用を受けるのである。高い入力値での非線形応
答は、帰還ループを「過負荷」状態としばしば称せられ
る状態で動作させる。ここで、過負荷とは、量子化出力
データが負帰還によりアナログ入力値の増加に追随する
ことができないために起こるデルタ・シグマ変調器の特
性と定義される。量子化器16の入力が大きくなるにつれ
て、その出力レベル（±Vref）が制限されているために
量子化器の利得は小さくなっていくように見える。過負
荷量の閾値を超えるある入力レベルでは、デルタ・シグ
マ変調器は線形動作を維持不能となり、信号対雑音比
（S/N）が低下してしまう。図２に、入力レベルがフル
・スケール値、すなわちピーク値に向って増加するにつ
れて非線形な湾曲26へと変化する相対的に線形の傾斜24
を示す。帰還ループの過負荷は、線形の傾斜24が実質非
線形の湾曲26へと変化する点（約−6.0dB）で見られ
る。
線形状態から非線形状態へと比較器の利得が減少する
と、入力信号がピーク電圧の時に帰還ループに許容不能
なノイズが混入するばかりでなく、不安定状態を引き起
こした入力信号が除去された後でもデルタ・シグマ変調
器が全体として不安定になってしまう可能性がある。当
業者の多くは、積分回路においてリセット・トリガを使
用し、ループが不安定になった場合にこれにより変調器
の動作をリセットしてきた。リセット・トリガに加え
て、またはその代わりに、１次積分器の利得をスケーリ
ングする方法も用いられてきた。利得をスケーリングし
て帰還基準電圧をアナログ入力のピーク値よりも高いレ
ベルにすることは、積分器および量子化器内の信号レベ
ルを小さくすることと等価なので過負荷を防ぐことがで
きる。米国特許第4,851,841号（この特許番号を参照す
ることにより本明細書の一部とする）を参考にして、１
次または２次の単一段デルタ・シグマ変調器に適用可能
な利得スケーリングについて説明する。
利得をスケーリングして有効帰還基準電圧をアナログ
入力電圧よりも高いレベルにすることによって、変換さ
れたアナログ入力信号のS/N比を入力信号のピーク値の
極く近くまで向上させることができる。図１の単一段２
次デルタ・シグマ変調器を示す、出力信号Ｙの下記伝達
関数を参考にして、有効帰還基準電圧の利得スケーリン
グについて説明する。
Ｙ＝XZ-2/g0＋Ｑ（１−Z-1）２ （１） ここで、Z-2は、両積分器12のブロックｄに付随する
２つの遅延時間を表し、１−Z-1は、各積分器12の伝達
関数の逆数を表し、g0は１次増幅器のスケール・ファク
タを表す。デシメーション後のDoutは、次の伝達関数と
して表される。
Dout＝Yg0＝XZ-2＋Ｑ（１−Z-1）2g0 （２） もしアナログ入力信号にノイズが混入している場合に
は、式（２）においてアナログノイズ因子が加えられる
ことになる。アナログ入力にスケール・ファクタg0を適
用することで、アナログノイズが増加するだけでなく、
量子化ノイズＱ（１−Z-1）２も増加することになる。
したがって、利得スケール・ファクタg0の適用は、過負
荷防止に有利であるが、ディジタル出力信号Doutに混入
する量子化ノイズおよび／またはアナログノイズを増加
させるという犠牲を払うことにもなる。
近年のデルタ・シグマ変調器では、しばしば縦続構成
と称せられる構成を用いることによって過負荷を最小限
に抑える試みがなされている。縦続形デルタ・シグマ変
調器は、１次または多次積分器からなる互いに接続され
た段を２段以上有する変調器と定義される。図３に、１
次の第２の段32と縦続接続されて2:1縦続形デルタ・シ
グマ変調器33を構成する２次の段30を示す。２次の段30
と１次の段32との間に、段間加算点34が接続される。加
算点34は、増幅器36からのスケール・ダウンされたアナ
ログ信号と増幅器38からの選択的に増幅されたアナログ
出力とを受ける構成になっている。増幅器36のスケーリ
ング動作については、増幅器40aおよび40b内のスケーリ
ング係数の積の逆数となるスケーリング係数を有する設
計とすることができる。また、増幅器38は、ある増幅率
を定めるプログラム可能な命令を受ける設計とすること
ができ、この増幅率により、段間加算点34に（ｉ）量子
化ノイズを含まない第１段30からのアナログ・データ
（すなわち、量子化器16の入力部のデータ）のみ、（i
i）第１段30からのアナログ・データを含まない量子化
ノイズのみ、または（iii）データとノイズとが組合わ
さったものを生じさせうる。
段間加算点の出力部にある増幅器42は、好ましくは、
１未満のスケール・ファクタを有する構成とされる。こ
れにより、第２の段32の入力部に印加されるデータ、ノ
イズまたは両者のレベルが、段32の過負荷を最小限に抑
えるために必要なレベルに維持される。第２段への入力
レベルを小さくすることにより、量子化器44の入力レベ
ルも低くすることになるので、第２段をより線形な範囲
で動作させる。第１段がそのダイナミックレンジ全体を
使用しても、増幅器42から送られてくる信号のレベルは
相対的に低いレベルに維持され、基準電圧選択器（すな
わちディジタル・アナログ変換器）46から送られる帰還
電圧レベルを超えることはない。
図４に、段30および32のそれぞれの出力部のディジタ
ル出力Y1およびY2を受ける設計のノイズ除去回路50を示
す。遅延回路52は、出力Y1を受けるように接続される。
遅延回路52は、Y1のデータが加算点54に送られる際に、
Y2のデータに対して時間的に遅らせる働きをする。加算
点62の出力部には、出力Y2と出力Y1のディジタル差分信
号が生じる。微分部60は、加算点62からのディジタル差
分信号を従来技術で周知の方法により微分する直列接続
の２つのディジタル微分器からなる。ディジタル微分部
60からの出力は、加算点54により遅延回路52の出力と加
算されて、出力Ｙにおけるディジタル符号となる。ディ
ジタル信号Ｙは高速ディジタル・ビット・パターンから
なるディジタル符号を表し、このパターンは量子化回路
16および44のクロックと同じ周波数である。信号Ｙによ
り出力される論理０に対する論理１の相対数が、アナロ
グ入力信号Ｘの極性と電圧の大きさとを示す。
米国特許第5,148,166号および第4,920,544号（これら
の特許番号を参照することにより本明細書の一部とす
る）を参考にして、図３および図４の2:1縦続形デルタ
・シグマ変調器33および付随するノイズ除去回路50の構
成と能について説明する。前記各米国特許に記載のよう
に、適切なノイズ除去機能を備えた縦続構成にする少な
くとも２つの理由は、第１段30で発生した量子化ノイズ
を除去するため、および第２段の量子化ノイズに対する
ノイズ・シェーピング次数を増やすためである。また、
段間加算点34の出力をスケーリングすることによって、
多くの非縦続構成に一般に付随する過負荷問題が軽減さ
れる。これにより、縦続構成の場合、第１段の１次入力
の利得スケーリングに伴う利点が得られることになる。
しかし、残念ながら、前記縦続構成は、それだけでアナ
ログ入力信号Ｘがフル・スケールまたはフル・スケール
に近い値の時には過負荷を完全に解消しうるものではな
い。
図５および図６に、ノイズ除去回路72を付随して有す
る2:2縦続形デルタ・シグマ変調器70を示す。変調器70
は、図３の2:1縦続形デルタ・シグマ変調器33と同様の
ものである。しかし、変調器70の場合には、第２段74に
含まれる積分器が１つではなく２つになっている。した
がって、２次の第２段74は、２次の第１段76と同様のも
のになっている。図３のものと同じ参照番号で示される
段間加算点34は、スケーリングされた信号を加算点34に
入力する増幅器36および38を含む。出力の増幅は、増幅
器42により、好ましくは１未満、多くの場合に1/2未満
のスケール・ファクタで行なわれる。量子化された信号
Y1およびY2は、図４のものと同じ参照番号で示される遅
延回路52と加算点54と微分部60とを有する図６のノイズ
除去回路72に送られる。
変調器70とノイズ除去回路72との組合せにより、出力
信号Ｙについて下記の伝達関数が得られる。
Ｙ＝XZ-4＋（１−Z-1）4Q2/hc1 （３） ここで、Z-4は、図５の遅延回路78および80と図６の
二重遅延回路52とに付随する４つの遅延時間を表す。
（１−Z-1）４は、変調器70内における４次ノイズ・シ
ェーピング関数を表し、Q2は、量子化器44により生成さ
れる量子化ノイズを表し、hc1は、増幅器42（段間加算
点34の出力）の利得スケール・ファクタを表す。量子化
器16により生成される量子化ノイズは、ノイズ除去回路
72を用いることによって解消される。増幅器42の利得ス
ケール係数（すなわちスケール・ファクタ）は、hc1と
して示されている。積分器に付随する遅延回路および積
分器自体の伝達関数は、当業者には周知であり、かつ米
国特許第5,061,928号（この特許番号を参照することに
より本明細書の一部とする）に開示されている。
2:1または2:2縦続構成のような縦続形デルタ・シグマ
変調器の過負荷性能は、一般に単一段デルタ・シグマ変
調器よりも優れている。したがって、図３および図５に
示す構成は、図１に示す構成に対して有意な改良とな
る。縦続形変調器は、第１段が過負荷状態にあるか否か
にかかわりなく、次段（第２段）が過負荷にならなけれ
ば、より幅広いダイナミックレンジにわたって動作す
る。第１段の過負荷量子化ノイズは、ノイズ除去回路50
または72によって除去される。第２段が過負荷になる可
能性を最小限に抑えるために、増幅器42の利得スケール
・ファクタ（hc1）は、ごく小さな値、好ましくは１未
満、多くの場合に1/2未満とされる。利得スケール・フ
ァクタを小さくすることで、過負荷は最小限に抑えられ
るが、S/N比が犠牲になる。式（３）のディジタル出力
信号Ｙの伝達関数に、その結果が現われている。図７
は、図３に示すような2:1縦続構成に関するS/N比を入力
レベルの関数として示す図である。段間利得のスケーリ
ングを小さくすると、過負荷性能は向上するが、その代
わりS/N比が低下することを示している。たとえば、hc1
＝1/8の段間利得のスケーリングによれば、他の、大き
な利得スケール・ファクタの場合よりも線形な範囲はフ
ル・スケール（0.0dB）に近くなる。しかし、1/8の利得
スケール・ファクタの場合、他の利得スケール・ファク
タの場合よりも低S/Nとなる。また、2:1縦続構成におい
て、米国特許第4,851,841号に記載のものと同様に、利
得スケール・ファクタg0でアナログ入力信号の利得をス
ケーリングすると、出力信号Ｙの伝達関数は、次のよう
になる。
Ｙ＝XZ-3/g0＋（１−Z-1）3Q2/hc1 （４） デシメーションおよびg0の利得補償後、デシメータ出
力Doutは、次のようになる。
Dout＝g0Y＝XZ-3＋g0（１−Z-1）3Q2/hc1 （５） 入力利得スケール・ファクタg0を大きくすると、量子
化ノイズ因子が大きくなる。よって、式（５）は、g0が
S/N比に悪影響を及ぼすことを示している。
段間利得スケーリングに伴うS/N比の低下を補おうと
する場合、図８に示す応答が得られる2:2縦続形変調器7
0を用いることができる。図７と同様に、図８は、種々
の入力レベルの信号Ｘに対する信号Ｙのシミュレートし
た出力応答を示している。図８から、段間利得スケール
・ファクタhc1を小さくするのに対応して過負荷性能は
向上するが、依然としてS/N比が犠牲になることがわか
る。図８と図７とを比べると、2:2縦続構成を用いた場
合の利点が明らかになる。特に、2:2縦続形変調器の場
合には、所定の段間利得スケール・ファクタで有意に高
いS/N比が実現される。2:2縦続構成では、段間利得スケ
ール・ファクタを小さくするほど優れた過負荷性能が達
成される。たとえば図８から、2:2縦続構成において段
間利得スケール・ファクタを1/8で構成した場合には、
入力レベルが−2.0dBの時に線形ロールオフ（すなわち
過負荷）が起こることがわかる。2:2縦続構成において
は、S/N比と過負荷性能が有意に改善されるが、それで
もなお入力のピーク値付近では過負荷のままである。
デルタ・シグマ構成の如何にかかわりなく、入力利得
スケーリングを有する単一段型であっても、段間利得ス
ケーリングおよびノイズ除去機能を有する2:1縦続形変
調器であっても、段間利得スケーリングおよびノイズ除
去機能を有する2:2縦続形変調器であっても、結果は同
じである。すなわち、変調器はアナログ入力電圧がピー
ク値すなわちフル・スケール値に近くなると、過負荷に
なってしまう。図２、図７および図８のいずれにも、入
力信号Ｘがフル・スケール値に達する前に過負荷が起こ
ることが示されている。たとえば、アナログ入力値が基
準電圧に近づくと、従来の変調器は、線形動作から非線
形動作へと変化する。さらにわかりやすく言えば、たと
えば＋3.0VのVrefおよび−3.0VのVref帰還レベルを使用
すると、Vrefのピーク電圧（たとえば絶対値が±2.9Vを
超える）に近いアナログ入力レベルでは、変調器はその
構成の如何にかかわりなく過負荷状態になってしまう。
帰還Vref電圧の利得スケーリングまたは段間利得のスケ
ーリングにより過負荷を軽減しようとすると、過負荷性
能が向上する反面でS/N比が低下するだけである。S/N比
を損なうことなく過負荷性能をさらに向上させることが
望ましい。このため、従来の変調器を改良して、アナロ
グ入力信号がピーク値に達する前に過負荷になることの
ない構成にすることが求められる。さらに重要なことと
して、変調器のダイナミックレンジ全体を通じて高いS/
N比を維持し得、入力信号が帰還基準電圧のピーク値レ
ベルまでの範囲または当該レベルを超えうる範囲とされ
る構成が望まれる。
発明の開示 上記の概説された問題は、本発明の改良した変調器の
構成によって大部分解決される。すなわち本発明のデル
タ・シグマ変調器には、最初の積分器の次に設けられる
局部積分器を選択的に制御する局部帰還構成が用いられ
る。それによって、局部帰還構成は、必ずしも第１の積
分器内に用いられるのではなく、第１の積分器の次の積
分器内に用いられる。すなわち、2:x縦続構成の２次積
分器内、3:x縦続構成の２次および／または３次積分器
内等に用いられる。このように、局部帰還は、好ましく
は１次積分器の第１段には設けないこととする。局部帰
還は、１個の量子化器を含む局部負帰還を用いて局部積
分器の出力を制御するために用いられる。
広義には、本発明は、デルタ・シグマ変調器を意図し
ている。デルタ・シグマ変調器は、アナログ入力とアナ
ログ出力点との間に直列に接続される第１および第２の
積分器を含む。アナログ入力点と第１の積分器との間
に、第１の加算点が接続される。第１の積分器と第２の
積分器との間には、第２の加算点が接続される。局部帰
還ループは、好ましくはアナログ出力点と第２の加算点
との間にのみ接続される。局部帰還ループは、第１の基
準電圧選択器と直列に接続される第１の量子化器を含
む。多次帰還ループ（すなわち広域帰還ループ）を、ア
ナログ出力点とデルタ・シグマ変調器の入力部、好まし
くは第１の加算点の入力部との間に接続してもよい。所
望の場合には、広域帰還ループをアナログ出力点と第１
および第２の両加算点との間に接続してもよい。広域帰
還ループは、第２の基準電圧選択器と直列に接続される
第２の量子化器を含む。広域帰還ループは局部帰還ルー
プとは異なったものであり、広域帰還ループは、第１お
よび第２の積分器の手前の各加算点に帰還させる。逆
に、局部帰還ループは、１つの積分器の出力を単にその
積分器の手前の加算点に帰還させるだけのものであっ
て、他の積分器の手前の加算点に帰還させるものではな
い。
本発明はさらに、多次縦続形アナログ・ディジタル変
換器を意図している。このアナログ・ディジタル変換器
は、少なくとも２つの主積分器からなる第１段を含み、
これらは、アナログ入力点と第１のアナログ出力点との
間に直列に電気的に接続される。少なくとも１つの局部
帰還ループが、アナログ入力点が接続される１次積分器
を除くそれぞれの主積分器を横切って接続される。言い
換えれば、局部帰還ループは、１次積分器を除く各主積
分器を横切って接続される。局部帰還ループから帰還を
受ける主積分器は、２次、３次等の第１段の積分器とい
うことになる。所望の場合にはさらに、第２段の種々の
積分器を横切って局部帰還ループを設けることもでき
る。少なくとも１つの副積分器からなる第２段は、第１
のアナログ出力点と第２のアナログ出力点との間に電気
的に接続される。ノイズ除去回路は、この局部帰還ルー
プ（１つ以上）の第１のアナログ出力点の信号を量子化
した信号と、第２のアナログ出力点の信号を量子化した
信号とを受けるように接続される。ノイズ除去回路は、
これらの量子化信号によりディジタル出力を発生する。
本発明のその他の目的および利点については、添付図
面を参照しながら以下の詳細な説明を読むことによって
明らかになろう。
図面の簡単な説明 図１は、従来設計の単一段２次デルタ・シグマ型変調
器のブロック図である。
図２は、図１に示す変調器に関するS/N比をアナログ
入力レベルの関数として示す図である。
図３は、従来設計の２次の第１段と１次の第２段とを
有する2:1縦続形デルタ・シグマ変調器のブロック図で
ある。
図４は、図３に示す変調器に付随して用いられるノイ
ズ除去回路のブロック図である。
図５は、従来設計の２次の第１段と２次の第２段とを
有する2:2縦続形デルタ・シグマ変調器のブロック図で
ある。
図６は、図５に示す変調器に付随して用いられるノイ
ズ除去回路のブロック図である。
図７は、図３および４に示す変調器およびノイズ除去
回路に関するS/N比をアナログ入力レベルと段間利得ス
ケール・ファクタの関数として示す図である。
図８は、図５および６に示す変調器およびノイズ除去
回路に関するS/N比をアナログ入力レベルと段間利得ス
ケール・ファクタの関数として示す図である。
図９は、各次に設けられた局部帰還ループを有する単
一段２次デルタ・シグマ変調器のブロック図である。
図10は、図９に示す変調器に付随して用いられるノイ
ズ除去回路のブロック図である。
図11は、第１段の２次だけに設けられた局部帰還ルー
プを有する2:2縦続形デルタ・シグマ変調器のブロック
図である。
図12は、図11に示す変調器に付随して用いられるノイ
ズ除去回路のブロック図である。
図13は、図９および図10に示す変調器およびノイズ除
去回路の局部帰還利得およびノイズ除去利得に不一致誤
差がある場合のS/N比をアナログ入力レベルの関数とし
て示す図である。
図14は、図11および図12に示す変調器およびノイズ除
去回路に関し、局部帰還の有無に依存するS/N比をアナ
ログ入力レベルの関数として示す図である。
図15は、図11の縦線形デルタ・シグマ変調器に設けら
れた局部帰還ループによって制御される３値の基準電圧
選択器を備えた縦続形デルタ・シグマ変調器の第１段に
設けられる第２の積分器の回路図である。
発明を実施するための最良の形態 本発明には種々の改変および別の構成が考えられるた
め、具体的な形態が図中に例示されており、本明細書中
で詳細に説明する。しかしながら、図および以下の詳細
な説明は、本発明を開示された特定の構成に制限するも
のではなく、反対に、添付の請求の範囲に定められてい
る本発明の精神と範囲内で全ての改変と等価なものと別
のものとを包含するものと理解されたい。
安定な動作を確保し、かつ過負荷を最小限に抑えるに
は、従来の帰還ループの他にも帰還ループを用いること
が必要になる。すなわち、本発明は、補足的な帰還ルー
プ（すなわち局部帰還ループ）に注目したものである。
局部帰還ループは、全てのデルタ・シグマ変調器に付随
する従来の多次（すなわち広域）帰還ループに加えて用
いられるものである。この局部帰還ループは、積分器の
出力部から同一の積分器の入力部まで戻る帰還ループと
定義される。したがって、局部帰還ループは、広域帰還
ループに一般に見られるような、ある積分器の出力部か
ら手前に接続されている他の積分器に戻るものではな
い。
局部帰還ループは、多次積分器を含む広域帰還ループ
に付随する欠点に鑑みて見出されたものである。広域帰
還ループのみに依存するデルタ・シグマ変調器では、フ
ル・スケールに近い入力付近においてより過負荷状態に
なりやすい。これは、アナログ信号の多次積分により、
量子化器の入力が入力レベルの増大に対応してより急速
に増大するためである。
ここで図９を参照すると、広域帰還ループと局部帰還
ループとの両方を有する単一段デルタ・シグマ変調器が
示されている。広域帰還ループは、従来設計のものであ
って、参照番号101で示されている。広域帰還ループ101
は、量子化器102とディジタル・アナログ変換回路（す
なわち２値の基準電圧選択器）104とを含む。量子化器1
02および基準電圧選択器104は、積分器106の出力部と２
つの増幅器110および112の入力部との間に接続される。
第１の積分器108の入力部には第１の加算点111が、第２
の積分器106の入力部には第２の加算点114が設けられ
る。第１の局部帰還ループ116は、第１の積分器108の出
力部から第１の加算点111へと接続される。さらに、第
２の局部帰還ループ118は、第２の積分器106の出力部と
第２の加算点114との間に接続される。第１の局部帰還
ループ116および第２の局部帰還ループ118は、各１個の
アナログ・ディジタル変換回路（量子化器）120および1
22をそれぞれ含み、さらにディジタル・アナログ変換回
路（基準電圧選択器）124および126をそれぞれ含む。
各積分器ごとに局部帰還ループを用いるのは、対応す
る積分器の出力電圧を一定範囲内に維持して、広域帰還
ループが過負荷にならないようにするためである。各局
部帰還ループ116および118は、付随する個々の積分器の
飽和を防ぎ、それぞれの積分器の出力電圧が適正範囲内
になるようにする。個々の積分器106および108の出力
は、量子化器122および120によって連続的に検査され
る。これらの積分器の出力が適正範囲を超えた場合、量
子化器出力によって制御される基準電圧選択器124およ
び126の出力が帰還されることにより、対応する積分器
が正常な動作範囲に戻される。両局部帰還ループの量子
化器の各出力は、図10に示すノイズ除去回路へと送られ
る。図10のノイズ除去回路は、各局部帰還ループ内のそ
れぞれの量子化信号Y1aおよびY1bを受けるように接続さ
れる２つの増幅器130および132を示している。ノイズ除
去回路128はさらに、増幅器132の出力部に接続される微
分器134と、増幅器130および微分器134の出力部に接続
される一連の遅延回路ｄとを含む。各遅延回路は、ノイ
ズ除去加算点138の入力部において信号を同期させてお
くために必要とされる。
デルタ・シグマ変調器100およびノイズ除去回路128の
動作については、全体での伝達関数を参照すると最もよ
く説明できる。特に、ディジタル出力信号Y1を表す伝達
関数は、次のようになる。
Y1＝XZ-2＋（１−Z-1）2Q1−g0Z-2Y1a −g2（１−Z-1）Z-1Y1b （６） ここで、（１−Z-1）２は、直列に接続された積分器1
06および108の２次ノイズ・シェーピング関数を表す。
各局部帰還ループ116および118は、対応する積分器のフ
ロント・エンドをスケーリングするために用いられるそ
れぞれのスケール・ファクタg0およびg2を有する。増幅
器110および112もまた、それぞれg3およびg1として示さ
れるスケール・ファクタを有している。
前記式（６）は、スケール・ファクタg3を１、スケー
ル・ファクタg1を２として導かれたものである。上述の
広域帰還ループ101に前記スケール・ファクタg1およびg
3が与えられると、式（６）から、信号Y1aに含まれてい
る量子化ノイズが直接出力信号Y1に送られるのに対し、
信号Y1bに含まれている量子化ノイズは、１−Z-1として
示されるノイズ・シェーピング伝達関数により送られ
る。ノイズ除去回路128は、Y1a,Y1bおよびY1に存る信号
を受けて、ノイズを除去されたディジタル出力信号Ｙを
生成する。ノイズ除去回路128を表す伝達関数は、次の
ように簡単な形で表される。
Ｙ＝Y1＋g0′Z-2Y1a＋g2′Z-1（１−Z-1）Y1b （７） ここで、１−Z-1は、１次ノイズ・シェーピング関数
を表し、Z-2は、増幅器130の出力部の２つの遅延ブロッ
ク（すなわち遅延時間）を表し、Z-1は、積分器134の出
力部の遅延ブロックを表す。式（６）の伝達関数Y1を式
（７）に代入すると、次の伝達関数が得られる。
Ｙ＝XZ-2＋（１−Z-1）2Q1−g0Z-2Y1a g2（１−Z-1）Z-1Y1b＋g0′Z-2Y1a ＋g2′Z-1（１−Z-1）Y1b （８） 式（８）に示されたように、g0とg0′が少しでも一致
し場合、信号Y1aに含まれている量子化ノイズが信号Ｙ
に直接漏出してしまう。これに対して、スケール・ファ
クタg2とg2′が少しでも一致しない場合には、信号Y1b
が１次ノイズ・シェーピング（すなわち、１−Z-1の１
次ノイズ・シェーピング）処理によって実質的に抑圧さ
れて、その量子化ノイズ成分が漏出することになる。
Moussaviらの論文、「High−Order Single−Stage Si
ngle−Bit Oversampling A/D Converters Stabilized w
ith Local Feedback Loops（局部帰還ループを用いて安
定化させた高次単一段単一ビット型オーバーサンプリン
グA/D変換器）、IEEE Trans.on Circuits and System
s）、Vol.41、No.1、1994年１月、pp.19〜25（この論文
を参照することにより本明細書の一部とする）を参考に
して、多次単一段デルタ・シグマ変調器内の各積分器に
用いられる局部帰還ループ116および118の基本動作につ
いて説明する。Moussaviらの論文に記載のように各積分
器に局部帰還ループを用いると、広域帰還ループの過負
荷を防ぐ上で有効である。もし各積分器106および108の
非理想的特性を抑制することができ、増幅器のスケール
・ファクタg0およびg2とノイズ除去回路のそれぞれのス
ケール・ファクタg0′およびg2′とが適正に一致し、さ
らに広域帰還ループのスケールファクタg3及びg1が所望
の値と適正に一致しているならば、Moussaviらの単一段
双局部帰還構成は理想的に動作して、次のような伝達関
数が得られることになる。
Ｙ＝XZ-2＋（１−Z-1）2Q1 （９） ここで、Q1は、量子化器102単独での量子化誤差を表
す。しかし、この量子化誤差Q1は、２次の伝達関数（１
−Z-1）２のノイズ・シェーピングを受けることによ
り、最小限に抑えられる。したがって、理想的な状態で
は、ディジタル出力信号Ｙは、式（９）に示されたとお
りごくわずかな量子化ノイズを含むようになる。しかし
ながら、ほとんどの場合、理想的な状態を得ることはで
きない。
式（９）の理想的な伝達関数は、半導体製造工程での
不良や、変調器100の構成要素の設計、配置または製造
上の誤りにより得られないことがある。例えば、前記の
ように、増幅器g0の非理想的特性は、ディジタル出力Ｙ
への直接的なノイズの漏出となって現われる。２次単一
段構成における過負荷を防止するためには、第２および
第１の局部帰還ループ（帰還ループ118および116）をそ
れぞれフル・スケール（0.0dB）に対しておよそ−10d
B、およびフル・スケールに対しておよそ−8.0dBの入力
レベルにおいて作動させなければならない。局部帰還で
は、対応する積分器の出力変動しか抑制することができ
ない。第１の局部帰還が存っても、アナログ入力部と量
子化器との間の信号経路内に依然として１次積分関数が
残存する。アナログ入力を１次積分して量子化器入力と
した場合、広域ループはなお過負荷状態にある。したが
って、第１の帰還ループ（帰還ループ116）を作動させ
なければ２次単一段構成において過負荷を防ぐことはで
きないことになる。第１の帰還ループ116の量子化ノイ
ズの漏出は、ディジタル出力Ｙに対して深刻かつ直接的
であるため、第１の局部帰還ループが作動するまでの入
力レベルのみが、正常動作範囲と考えられる。さらに、
第１の局部帰還回路は別のアナログノイズの発生源にな
り、このノイズが実際の回路を構成した場合のアナログ
換算の新たなノイズ源となってしまう。第１および第２
の局部帰還の作動範囲について、以下にさらに詳細に説
明する。
ここで図11に注目すると、本発明にしたがった2:2縦
続形デルタ・シグマ変調器200のブロック図が示されて
いる。変調器200は、それぞれ第１段202および第２段20
4を含む。段202に最小限度の２次の積分機能を持たせる
こと、および段204に最小限度の１次の積分機能を持た
せることが考えられる。したがって、段202は、第１の
積分器206と第２の積分器208とを含み、一方、段204
は、第１の積分器210と第２の積分器212とを含む。段20
2の第１の積分器206は、第２の積分器208の入力部へと
送られるアナログ出力信号を生成する。第２の積分器20
8へのアナログ入力信号をAinとして示す。第２の積分器
208はAoutとして示すアナログ出力信号を生成する。こ
の信号は、図９に示した構成と同様の量子化器102で量
子化されディジタル・アナログ変換回路104を介して、
第１の加算点221及び第２の加算点222に帰還される。増
幅器112はスケール・ファクタg1を有する設計とされ、
ここで、g1は、好ましくは２とされる。量子化器102と
ディジタル・アナログ変換回路104と増幅器112とで、図
９のものと同様の広域帰還ループ101を構成する。
図11の縦続構成は、第１の積分器206の出力部と第１
の積分器206の入力部（すなわち第１の積分器206の第１
の加算点221）との間の局部帰還ループを意図的に用い
ないようにしたものである。その代わりに、図11の変調
器200は、積分器208の出力部と積分器208の入力部との
間に、第２の加算点222を介して接続される局部帰還ル
ープ220を用いている。局部帰還ループ220は、量子化器
224とディジタル・アナログ変換回路（基準電圧選択
器）226とを含む。局部帰還ループ220は、第２の積分器
（すなわちいずれかの後次の積分器）の出力部における
過負荷状態を検出して選択器226の出力部に局部帰還信
号を生成する機能をし、この選択器は、積分器208の入
力部に補償信号を帰還させる。局部帰還ループ220の量
子化器224は補償信号を表すディジタル符号を発生し、
この補償信号により、この２次積分器の出力は所望の所
定範囲内に維持される。第２の積分器208の出力をモニ
タしてこの２次積分器の量子化信号を帰還することによ
り、この局部帰還ループで、積分器の出力電圧の増大を
防いで、第２段204が過負荷とならないようにする。
局部帰還ループ220およびこれに付随する回路は全く
同じものを作ることができ、縦続形アナログ・ディジタ
ル変換器内の多次の積分器に用いることができる。たと
えばx:y縦続形変換器に、第１段の各積分器を横切って
配置されるｘ−１個の局部帰還ループを設けてもよい。
第１段のうちで、１次積分器（すなわちアナログ入力信
号Ｘを受ける積分器）だけが意図的に局部帰還を用いて
ない。第２段は、すべて局部帰還ループなしの設計とさ
れる。第１段からは過負荷を解消する必要がないので、
第１段の１次には局部帰還ループは必要ないのである。
第１段からのどんな量子化ノイズも、ノイズ除去回路に
よって除去される。第１段の後次に局部帰還ループを設
けることにより、段間利得スケーリングを適正に選択す
るならば、第２段の過負荷を防ぐことができる。x:y:z
縦続形変換器の場合は、第１段にｘ−１個の局部帰還ル
ープを用い、第２段にｙ（またはｙ−１）個の局部帰還
ループを用い、第３段にｚ（またはｚ−１）個の局部帰
還ループを設けるという具合にする。
図11の第１段202は、段間加算点232により第２段に接
続される。加算点232には、選択器104と積分器208とか
らの各増幅出力が入力される。したがって、増幅器234
は、好ましくは増幅器228および230のスケール・ファク
タの逆数の積となるスケール・ファクタで動作する。増
幅器236は、加算点232が段204に、それぞれデータ、ノ
イズまたはデータとノイズが組合わさったもののいずれ
かを段202から送るかによって、０、１または２のいず
れかのスケール・ファクタで動作する。段間加算点232
の出力は、増幅器238のスケール・ファクタhc1によって
スケーリングされる。第１段の１次積分器の局部帰還を
用いずに第２段の過負荷を防ぐためには、増幅器238の
スケール・ファクタhc1を１未満、好ましくは1/2未満と
する。スケーリングされた加算点232からの出力は、広
域帰還ループ101′内の広域帰還信号とともに、段204の
第１の加算点240に送られる。第２段204は、段202内の
帰還ループ220のような局部帰還ループを含まないとい
う点を除いて、第１段202と同様の構成とされる。第１
および第２段202および204はいずれも、第１の加算点22
1および240へスケールファクタ１の広域帰還を用いてい
る。さらに、第２の加算点222および242に対するスケー
リングは、好ましくはスケール・ファクタ２で行われ
る。図11に示す縦続構成は2:2縦続形変調器を示すが、
第１段、第２段または全体構成に含まれるその他の段に
さらなる次を追加しうることが考えられる。例えば、第
１段目に３次の積分器、第２段目に１次の積分器を有す
る3:1継続形変調器も考えられる。構成の如何にかかわ
りなく、第１段内の１次には局部帰還ループを設けず
に、後次のそれぞれに局部帰還ループを設けることが重
要である。本発明装置の精神と範囲は、第１段に少なく
とも２次を、後段に少なくとも１次を有するどのような
縦続構成をも包含する。
ここで図12に注目すると、ノイズ除去回路260のブロ
ック図が示されている。回路260は、変調器200の最終段
を除く全てが発生する量子化ノイズを除去するように設
計されている。このため、回路260は、第１段202内の全
ての量子化器が発生するノイズを除去するために用いら
れる。ディジタル出力信号Ｙに残存する唯一のノイズ
は、第２段の量子化器244で生成される量子化ノイズで
ある。回路260は、変調器200から量子化出力信号Y1b,Y1
およびY2を受ける。局部帰還ループ220内の量子化信号Y
1bは、回路260の微分器262により１次微分を受ける。参
照符号「ｄ」で示す種々の遅延回路が、微分器262の出
力部に接続されて、時間領域において、ノイズ除去加算
点264への入力信号を同期させる。広域帰還ループの量
子化器102および244の出力Y1とY2は微分回路266により
二次微分を受ける。加算点264は、広域帰還ループのこ
の二次微分出力を局部帰還ループの一次微分出力と加算
する。
ここで図13を参照すると、S/N比をアナログ信号Ｘの
入力レベルの関数として示す図が示されている。図13
は、図９の単一段２次変調器100を図10のノイズ除去回
路128と接続した場合のS/N比のシミュレーションを表し
ている。S/N比は入力レベルに依存するだけでなく、第
１および第２の局部帰還ループのスケール・ファクタg0
およびg2の不一致誤差にも依存する。第13から、図９の
第１の局部帰還ループ116のg0と図10のノイズ除去回路
の増幅器130のg0′との間に1.0％の不一致誤差がある場
合、約−8.0dBの入力レベルにおいて深刻な量子化ノイ
ズ漏出問題が起こることがわかる。図13から、図９およ
び図10のg2およびg2′の間に１％の不一致誤差がある場
合には、約−4.0dBの入力レベルにおいて、さほど深刻
ではない量子化ノイズ漏出問題が起こることがわかる。
図13に示すように、g0′およびg2′に比例する増幅器
の利得スケール・ファクタg0とg2との間に少しでも不一
致があると、出力信号Ｙに漏出するノイズが顕著に増加
する。図13から、図９の１次局部帰還ループ116はフル
・スケールに対して約−8.0dBで作動することがわか
る。２次局部帰還118は、入力電圧がピーク値まで上昇
しているならば、第１の局部帰還が作動する前に作動す
る。ところが、第２の局部帰還は、作動状態の第１の局
部帰還に対してより高い線形性を維持している。この相
違は主として、第１および第２の局部帰還内でそれぞれ
起こる漏出は、直接影響するか、それとも１次のノイズ
シェーピングがされるかの差である。図13に示す結果
は、式（８）に示す伝達関数の説明に役立つ。式（８）
において、直接的な漏出が伝達関数Z-2として表される
一方、一次の量子化ノイズの漏出は伝達関数１−Z-1と
して表される。式（８）に示す伝達関数と図13の特性を
合わせると、本発明の重要性が明らかになる。すなわ
ち、図11および図12の構成を用いることにより、不一致
誤差が及ぼす影響を実質的に解消することができるので
ある。第１段の２次に局部帰還を１つだけ有する縦続形
変調器により、第１の局部帰還に付随するどのような直
接的な漏出でも実質的に解消される。それは、第１の局
部帰還を無くして第２（あるいは第３等）の局部帰還の
みを利用するからである。本発明によれば、第１段の局
部帰還ループを用いずに過負荷を防止することができ
る。単一ループ（単一段）構成では、これは不可能であ
る。縦続構成においては、後段（第２段）が過負荷状態
でなければ、第１の量子化ノイズは除去される。図11の
増幅器238を適切にスケーリングし、さらに、局部帰還
ループ220の働きで一段目の出力信号レベルを制限する
ことによって、第２段すなわち後段の過負荷を防ぐこと
ができる。
図14は、図11および図12に示す適切なノイズ除去機能
を有する2:2縦続形変調器に単一局部帰還ループを用い
てどのような成果が得られるかを示すシミュレーション
結果を示す。段間利得スケール・ファクタとして、1/2
未満のスケール・ファクタが選択されている。図14に
は、比較のために、局部帰還ループを設けた場合と設け
ない場合との両方について、S/N比を入力レベルＸの関
数として示してある。図14中のS/N比が図13中のS/N比よ
りも高いという点に注目することが重要である外に、局
部帰還ループを用いるか否かによってS/N比が異なると
いう点に注目することも重要である。局部帰還ループを
用いた場合には、S/N比は、フル・スケール（0.0dB）以
上までずっと実質的に線形の傾斜を維持する。実際に図
14は、シミュレーションにより、局部帰還を用いた場合
には、過負荷が単に最小限に抑えられることだけでな
く、過負荷が効果的に解消されることを示している。さ
らに、図11の構成によれば、g0およびg0′がもはや存在
せず、したがってこれらの不一致、そして直接的なノイ
ズの漏出がもはや起こりえなくなるために、図14に示す
結果が得られるのである。
第１段202の２次（第２の積分器）において局部帰還
を用いることにより、第２の積分器208からの出力の変
動を抑制して、結果的に生ずる出力信号が第２段204の
過負荷を引き起こさないようにする。このように、局部
帰還を用いることによって第１段からの出力を注意深く
制御することにより、多くの場合に、増幅器238のスケ
ール・ファクタに極端に小さなものを用いるという制限
がなくなる。増幅器238のスケール・ファクタ（hc1）を
あまりにも小さくすると、これに対応してS/N比も低下
しすぎる可能性がある。
図11の局部帰還ループ220の量子化器224は、２値また
は３値の量子化器として設計可能である。量子化器224
は３値の量子化器とすることが好ましく、これにより、
過負荷を検出して対応する３つのディジタル値のいずれ
かを生成するように機能する。したがって、量子化器22
4は、たとえばウインドウ・コンパレータとして表さ
れ、これにより入力電圧の極性に応じて−１または＋１
を生成する。積分器208が動作範囲内で動作している
時、量子化器224は０レベルを出力して、局部帰還ルー
プ220が作動しないようにする。このように積分器の出
力が所定の範囲を超えたならば、量子化器は適正な局部
帰還信号を発生させ、この信号により対応する３値のデ
ィジタル・アナログ変換回路226を介して積分器を正常
動作範囲に復帰させる。３個のディジタル・アナログ変
換回路226については、従来技術において周知の全差動
型回路によって、高い線形性を有するものにすることが
できる。３値のディジタル・アナログ変換回路は、小信
号入力値において主として０レベルを供給することによ
り、小信号入力に対するノイズの漏出を最小限に抑える
ために用いられる。
ここで、図15に注目すると、図11のブロック209の回
路図が示されている。図15には、ブロック209をスイッ
チト・キャパシタで構成したものが示されている。従来
のスイッチト・キャパシタ構成では、第１の積分器の出
力Ainをサンプリングし、３値の局部帰還D/A変換回路22
6を実現するには、分離した２つのスイッチト・キャパ
シタが必要になる。g2＝１ならば、同じ大きさのコンデ
ンサをAinのサンプリングと局部帰還との両方に使用す
ることができる。両キャパシタの大きさが同一であるた
め、適切なスイッチング方法を用いれば、両機能に対し
て共通（共用）のキャパシタを使用できることになる。
図15はスイッチト・キャパシタ積分器を示しており、こ
こで、Ainのサンプリングと３値の局部帰還D/A変換の実
行とが共に行われる。φ１において、キャパシタCs1にA
inがサンプリングされる。φ２において、このキャパシ
タの左側を接地する代わりに、局部帰還量子化器の出力
に応じて、±Vrefまたは０に接続する。この手順によ
り、この共用のスイッチトキャパシタは、φ１でのAin
のサンプリングとφ２での３値のD/A変換とを行なう。A
inと３値のD/A変換回路の出力との差に対応する電荷
が、φ２において積分用キャパシタCINTに送られる。サ
ンプリングされるAinの利得と３値のD/A変換回路の利得
とを決定する回路素子が共通なので、不一致は起こらな
い。これは、局部帰還増幅器g2が理想的なものになるの
であることを意味する。もしそうならば、第２の局部帰
還の量子化ノイズの漏出による影響が解消される。
本開示内容を活用する当業者には、本発明がいかなる
オーバーサンプリング・アナログ・ディジタル変換器に
も適用可能であることを理解されよう。さらに、前記図
および説明が、本発明の現時点における好適な実施の形
態を示すものとみなされるべきであることも理解されよ
う。当業者には自明のように、請求の範囲に記載の本発
明の精神と範囲を逸脱することなく、あらゆる処理につ
いて種々の改変および変更が可能である。添付の請求の
範囲には、こうした改変および変更が包含されるものと
解釈され、したがって、本明細書および図面は、本発明
を制限するものではなく、むしろ本発明を例示するもの
とみなされるものである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−177818（ＪＰ，Ａ) 特開 昭61−177819（ＪＰ，Ａ) 特開 平４−225624（ＪＰ，Ａ) 特開 平２−184119（ＪＰ，Ａ) ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＩＲＣＵＩＴＳ ＡＮＤ Ｓ ＹＳＴＥＭＳ−ＩＩ ＶＯＬ．41，Ｎ ｏ．１、ＪＡＮ．1994 (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】アナログ入力点と第１のアナログ出力点と
    の間に直列に接続される第１および第２の積分器と、 前記アナログ入力点と前記第１の積分器との間に接続さ
    れる第１の加算点と、 前記第１の積分器と前記第２の積分器との間に接続され
    る第２の加算点と、 前記第１のアナログ出力点の信号を量子化する第１の量
    子化器および該量子化出力に基づいて前記第２の加算点
    に第１のアナログ帰還信号を出力する第１の基準電圧選
    択器を備えた局部帰還ループと、 前記第１のアナログ出力点の信号を量子化する第２の量
    子化器および該量子化出力に基づいて少なくとも前記第
    １の加算点に第２のアナログ帰還信号を出力する第２の
    基準電圧選択器を含んだ多次帰還ループと、 前記第１のアナログ出力点に接続される第３の加算点
    と、前記第３の加算点の後段に順に直列に接続される少
    なくとも１つの第３の積分器と第２のアナログ出力点
    と、 前記第２のアナログ出力点の信号を量子化する第３の量
    子化器および該量子化出力に基づいて少なくとも前記第
    ３の加算点に第３のアナログ帰還信号を出力する第３の
    基準電圧選択器を備えた帰還ループと を備えたことを特徴とするデルタ・シグマ変調器。
  2. 【請求項２】前記第１のアナログ出力点と前記第３の加
    算点の間に段間加算点を備え、 前記第１のアナログ出力点の出力信号と前記第２のアナ
    ログ帰還信号を加算することを特徴とする請求の範囲第
    １項に記載のデルタ・シグマ変調器。
  3. 【請求項３】前記第１のアナログ出力点と前記第３の加
    算点との間に１未満のスケールファクタの増幅器を備え
    てなることを特徴とする請求の範囲第１項に記載のデル
    タ・シグマ変調器。
  4. 【請求項４】前記第１の量子化器の出力と前記第２の量
    子化器の出力と前記第３の量子化器の出力とを受けるよ
    うに接続されるノイズ除去回路をさらに含み、前記ノイ
    ズ除去回路は、前記第１および第２の量子化器が発生す
    る量子化ノイズを除去する働きを有することを特徴とす
    る請求の範囲第１項に記載のデルタ・シグマ変調器。
  5. 【請求項５】アナログ入力点から第１のアナログ出力点
    に順に直列に接続される第１、第２および第３の積分器
    と、 前記第１のアナログ出力点の信号を量子化する第１の量
    子化器および該量子化出力に基づいて第１のアナログ帰
    還信号を出力する第１の基準電圧選択器を備え、前記第
    ３の積分器入力に前記第１のアナログ帰還信号を加算す
    る局部帰還ループと、 前記第１のアナログ出力点の信号を量子化する第２の量
    子化器および該量子化出力に基づいて第２のアナログ帰
    還信号を出力する第２の基準電圧選択器を備え、少なく
    とも前記第１の積分器の入力信号に前記第２のアナログ
    帰還信号を加算する多次帰還ループと、 前記第１のアナログ出力点の信号と前記第２のアナログ
    帰還信号を加算する段間加算点と、 前記段間加算点の後段に順に直列に接続される第３の加
    算点と少なくとも１つの第４の積分器と第２のアナログ
    出力点と、 前記第２のアナログ出力点の信号を量子化する第３の量
    子化器および該量子化出力に基づいて第３のアナログ帰
    還信号を出力する第３の基準電圧選択器を備え、少なく
    とも前記第３の加算点に前記第３のアナログ帰還信号を
    加算する帰還ループと を備えたことを特徴とするデルタ・シグマ変調器。
  6. 【請求項６】アナログ入力点とアナログ出力点との間に
    直列に接続される複数の積分器と、 前記アナログ出力点の信号を量子化する量子化器と、 前記量子化器の出力に基づいてアナログ信号を出力する
    基準電圧選択器と、 前記複数の積分器の少なくとも１つの積分器の入力信号
    に前記基準電圧選択器の出力信号を加算するための加算
    点とを備えたデルタ・シグマ変調器において、 前記少なくとも１つの積分器は前記入力信号をサンプリ
    ングするためのスイッチおよびキャパシタを有するスイ
    ッチトキャパシタ積分器からなり、 前記キャパシタを共通的に用いて前記基準電圧選択器か
    らのアナログ信号をサンプリングするための別のスイッ
    チをさらに備えたことを特徴とするデルタ・シグマ変調
    器。
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