JP5538381B2 - Δσａｄｃ - Google Patents

Description

本発明は、時分割統合された信号系列をΔΣＡＤ（Delta Sigma Analog to Digital）変換することができるΔΣＡＤＣ（Analog to Digital Converter）に関する。

近年の通信システムは、非常に広帯域化・高速化が要求されている。そのため、使用するΔΣＡＤＣのサンプリングレートは、数１００ＭＨｚを超え非常に高速化している。ΔΣＡＤＣは、アナログ信号を１ビットディジタル信号に変換するΔΣ変調を用い、ノイズシェーピングによりＤＣ近傍の量子化誤差を抑制することができる。

一般的な量子化器を用いて量子化を行う場合は、全周波数に量子化ノイズが分布する。これに対し、ΔΣ変調器を用いて量子化を行う場合は、ＤＣ近傍の量子化ノイズが抑圧され、高周波数に量子化ノイズが形成される。このようなΔΣ変調器の特性は、ノイズシェーピング（Noise Shaping）特性という。

一方、近年、ＭＩＭＯ（Multiple Input Multiple Output）、ＭＲＣ（Maximum Ratio Combining）又はダイバーシティなど、複数の高周波部が必要になるシステムが期待されている。同システムでは、回路規模の削減が要求されている。具体的には、ＭＩＭＯ、ＭＲＣ又はダイバーシティでは、回路規模の削減のために、高周波部を時分割使用し、回路を兼用することが要求されている。

特許文献１及び特許文献２には、時分割ΔΣＡＤＣが開示されている。特許文献１及び特許文献２に開示される時分割ΔΣＡＤＣは、１つのサンプル時間ごとに時分割を行い、別の系列に切り替えている。そのため、対象とする時分割の速度は、サンプル時間に依存する。具体的には、当該時分割ΔΣＡＤＣは、第１系列及び第２系列の２系列の信号を時分割統合させるシステムにおいて、第１系列の１サンプル、第２系列の１サンプル、第１系列の１サンプル・・・のように、交互に異なる系列の信号を選択する。そして、当該時分割ΔΣＡＤＣは、これら信号を並べた信号系列を取り扱う。この場合、当該時分割ΔΣＡＤＣは、スイッチを用いて、複数の信号系列を時分割統合させる必要がある。

このスイッチとして外付け部品を使用する場合には、切り替え速度に限界がある。一方、ΔΣＡＤＣのサンプリングレートは、数１００ＭＨｚを超え、非常に高速化している。そのため、スイッチの切り替え速度に限界があり、スイッチの切り替え速度が、１００ＭＨｚ程度の場合には、従来技術を単に用いただけでは、ΔΣＡＤＣの実際のサンプリングレートを１００ＭＨｚ程度の速度まで落とす必要がある。

特開平７−２４９９８９号公報 特開２００７−２９５１９７号公報

しかしながら、上記時分割ΔΣＡＤＣでは、低いサンプリングレートでΔΣＡＤＣを動作させることが困難であるという課題があった。また、上記時分割ΔΣＡＤＣでは、高速に時分割動作を行うと、ΔΣＡＤＣの前段のスイッチを高精度に制御したり、スイッチ制御においてノンオーバーラップ処理を盛り込むなどしなければならない。このような場合
では、時分割ΔΣＡＤＣの実現の難易度が上がり、また、時分割ΔΣＡＤＣの回路規模が増加するという課題がある。

一方で、ノイズシェーピング特性は、サンプリングレートが高いほど、ＤＣ近傍の量子化ノイズの抑圧効果が高いという特徴がある。そのため、時分割を行うためのスイッチの切り替え速度が低く、実際のサンプリングレートが低くなると、ノイズシェーピング特性が劣化するという課題がある。

本発明の目的は、時分割を行うためのスイッチの切り替え速度がΔΣＡＤＣのサンプリングレートより低い場合においても、ノイズシェーピング機能を損なうことなく、回路規模の増加を抑えることのできるΔΣＡＤＣを提供することである。

本発明の態様の一つに係るΔΣＡＤＣは、ΔΣＡＤ変換するΔΣＡＤＣであって、Ｍ（Ｍは２以上の整数）個の信号系列が、時分割統合された時分割統合信号、及び、フィードバック信号を積分するオペアンプと、前記Ｍ個の積分容量と、選択信号に応じて、前記Ｍ個の積分容量のうち、使用する積分容量を選択制御するスイッチと、前記オペアンプ、及び、前記スイッチにより選択された前記積分容量により形成される積分処理部における積分結果をコード化してコード値に変換する比較部と、前記コード値を、前記Ｍ個の信号系列ごとに記憶する記憶部と、前記選択信号に応じて、前記Ｍ個の信号系列ごとに記憶された前記Ｍ個の前記コード値から１つを選択する選択部と、選択された前記コード値をＤＡ変換して前記フィードバック信号を生成するＤＡＣと、を具備し、前記比較部は、第１レートで、前記積分結果をコード化してコード値に変換し、前記Ｍ個の信号系列のうちの特定の１個が、時分割統合信号によって第２レートで時分割統合されたものであり、前記スイッチは、前記第２レートで使用する前記Ｍ個の積分容量のうちの特定の１個を選択制御し、前記第２レートは、前記第１レート／Ｍよりも低い構成を採る。

本発明によれば、時分割を行うスイッチの切り替え速度がΔΣＡＤＣのサンプリングレートより低い場合においても、ノイズシェーピング機能を損なうことなく、回路規模の増加を抑えることができる。

本発明の実施の形態１に係るΔΣＡＤＣの要部構成を示すブロック図 実施の形態１に係るΔΣＡＤＣの時系列処理を説明するためのタイムチャート図 ノイズシェーピング特性を示す図 本発明の実施の形態２に係るΔΣＡＤＣの要部構成を示すブロック図 実施の形態２に係るΔΣＡＤＣの時系列処理を説明するためのタイムチャート図

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るΔΣＡＤＣの構成を示すブロック図である。図１に示すΔΣＡＤＣ１００は、離散時間型の時分割ΔΣＡＤＣである。なお、図１に示すΔΣＡＤＣ１００は、２系列を１系列に時分割統合する、ブランチ数が２の構成を示している。なお、ブランチ数は２に限られず、本発明は、ブランチ数が３以上であり、３系列以上の複数系列を１系列に時分割統合する場合にも適用することができる。以下では、ブランチ数が２の場合を例に、２系列を１系列に時分割統合するシステムについて説明する。

ΔΣＡＤＣ１００は、サンプルホールド（Ｓ／Ｈ：Sample Hold）回路１０１、オペアンプ１０２、スイッチ１０３−１、スイッチ１０３−２、容量（積分容量）１０４−１、容量（積分容量）１０４−２、比較器１０５、第１記憶部１０６−１、第２記憶部１０６−２、選択部１０７、ＤＡＣ（Digital to Analog Converter）１０８及びＳ／Ｈ回路(サ
ンプルホールド回路)１０９を具備する。

なお、図１において、ΔΣＡＤＣ１００の前段には、切替器１１０が設けられ、また、ΔΣＡＤＣ１００の後段には、分離器１２０及びフィルタ１３０−１，１３０−２が設けられている。

切替器１１０は、第１入力端子１１１−１から入力される第１信号系列と第２入力端子１１１−２から入力される第２信号系列とを時分割して、これら２系列の信号が統合された１系列の時分割統合信号を生成する。具体的には、例えば、第１信号系列又は第２信号系列のＮ（Ｎは１以上の整数）個のサンプリングデータが入力されるごとに、切替器１１０は、ブランチ選択信号に応じて、後段のＳ／Ｈ回路１０１に出力する信号を切り替える。これにより、切替器１１０から、時分割統合信号がΔΣＡＤＣ１００のＳ／Ｈ回路１０１に出力される。

なお、切替器１１０は、第１信号系列又は第２信号系列のＮ（Ｎは１以上の整数）個のサンプリングデータが入力されるごとに、後段のＳ／Ｈ回路１０１に出力する信号を切り替える。そのため、切替器１１０の切替速度ｆｓｗは、ΔΣＡＤＣ１００のサンプリングレートｆｓを用いて、ｆｓｗ＝ｆｓ／（２Ｎ）で表される。

Ｓ／Ｈ回路１０１は、時分割統合信号をサンプリングし、次の入力信号が入力されるまで、サンプリングした信号を保持し続ける。

オペアンプ１０２は、反転入力端子及び非反転入力端子を具備し、反転入力端子には、Ｓ／Ｈ回路１０１から出力される信号が入力され、オペアンプ１０２は、この信号を増幅する。オペアンプ１０２の非反転端子は、接地されている。

容量１０４−１及び容量１０４−２は、オペアンプ１０２の反転入力端子と出力との間に設けられ、オペアンプ１０２の出力信号がスイッチ１０３−１又はスイッチ１０３−２を介して入力される。このようにして、Ｓ／Ｈ回路１０１で保持された信号は、オペアンプ１０２、容量１０４−１及び容量１０４−２により形成される積分ステージ（処理部）によって積分処理がなされる。なお、図１に示すΔΣＡＤＣ１００は、Ｓ／Ｈ回路１０１により保持された信号を積分するために、２つの容量１０４−１及び容量１０４−２を有するが、容量は２個に限らない。ΔΣＡＤＣ１００が、Ｍ個の信号系列を時分割統合する場合は、容量はＭ個用意される。

容量１０４−１は、スイッチ１０３−１によって制御される。また、容量１０４−２は、スイッチ１０３−２によって制御される。第１系列信号が切替器１１０により選択されている時は、スイッチ１０３−１はＯＮになり、スイッチ１０３−２はＯＦＦになる。また、第２系列信号が切替器１１０により選択されている時は、スイッチ１０３−１はＯＦＦになり、スイッチ１０３−２はＯＮになる。これらスイッチ１０３−１及びスイッチ１０３−２の制御は、第１信号系列及び第２信号系列から信号系列を選択するための信号として、外部より入力される選択信号（以下「ブランチ選択信号」という）により制御される。後述する比較器１０５、選択部１０７及び分離器１２０には、当該ブランチ選択信号が入力される。したがって、当該ブランチ選択信号を用いることにより、比較器１０５、選択部１０７及び分離器１２０は、切替器１１０においてどちらの信号系列が選択されているか判断することができる。

なお、オペアンプ１０２及び容量１０４−１により積分処理された積分結果は、第１の積分結果と呼ぶ。また、オペアンプ１０２及び容量１０４−２により積分処理された積分結果は、第２の積分結果と呼ぶ。第１及び第２の積分結果は、オペアンプ１０２から比較
器１０５に出力される。上述したように、スイッチ１０３−１とスイッチ１０３−２は、Ｎサンプルごとに交互にＯＮ／ＯＦＦされるので、比較器１０５には、第１の積分結果と第２の積分結果とがＮサンプルごとに交互に入力される。

比較器１０５は、第１の積分結果又は第２の積分結果と、所定の基準電圧とを比較することにより、第１の積分結果又は第２の積分結果をＬ値のディジタルコードに変換する。本実施の形態では、比較器１０５が、２値（Ｌ＝２）の１ビット比較器である場合を例に説明する。なお、Ｌが３以上であって、比較器１０５が多ビット比較器の場合においても、Ｌ＝２の場合と同様に処理を行うことができ、それらは本発明に含まれる。

なお、比較器１０５は、ブランチ選択信号に応じて、ディジタルコードに変換した１ビットのコード値のうち、第１信号系列に対応するコード値を、第１記憶部１０６−１に出力する。また、比較器１０５は、ブランチ選択信号に応じて、ディジタルコードに変換した１ビットのコード値のうち、第２信号系列に対応するコード値を、第２記憶部１０６−２に出力する。

第１記憶部１０６−１は、比較器１０５から出力される第１信号系列に対応するコード値を記憶する。第２記憶部１０６−２は、比較器１０５から出力される第２信号系列に対応するコード値を記憶する。なお、第１信号系列が選択されている時は、第２記憶部１０６−２は、次の新しい第２信号系列のコード値が入力されるまで既に記憶しているコード値を保持し続ける。これに対し、第２信号系列が選択されている時は、第１記憶部１０６−１は、次の新しい第１信号系列のコード値が入力されるまで既に記憶しているコード値を保持し続ける。

選択部１０７は、ブランチ選択信号に応じて、第１記憶部１０６−１又は第２記憶部１０６−２から出力されるコード値から、フィードバック信号を生成するために使用されるコード値を選択する。具体的には、切替器１１０において第１信号系列が選択されている時は、選択部１０７は、第１記憶部１０６−１に記憶されたコード値を選択する。一方、切替器１１０において第２信号系列が選択されている時は、選択部１０７は、第２記憶部１０６−２に記憶されたコード値を選択する。

選択部１０７は、選択したコード値をＤＡＣ１０８に出力する。

ＤＡＣ１０８は、コード値をディジタル・アナログ変換してフィードバック信号を生成する。

Ｓ／Ｈ回路１０９は、ＤＡＣ１０８により生成されたフィードバック信号をサンプリングし、次のフィードバック信号が入力されるまで、サンプリングしたフィードバック信号を保持し続ける。

このようにして、ΔΣＡＤＣ１００は、フィードバック信号と、次のタイムステップの入力信号とを、オペアンプ１０２と、容量１０４−１又は容量１０４−２とを用いて同時に積分することによりΔΣＡＤ変換を実施する。フィードバック信号は、Ｓ／Ｈ回路１０９に保持されている信号である。また、次のタイムステップの入力信号は、Ｓ／Ｈ回路１０１に保持されている信号である。

比較器１０５から出力されたコード値は、分離器１２０に出力される。

分離器１２０は、ブランチ選択信号に応じて、比較器１０５から出力されるコード値を２系列に分離し、分離した信号を、フィルタ１３０−１及びフィルタ１３０−２に出力す
る。

フィルタ１３０−１及びフィルタ１３０−２は、分離された信号に対しフィルタ演算により補間処理をする。フィルタ１３０−１及びフィルタ１３０−２は、補間後の信号を出力する。

次に、以上のように構成されたΔΣＡＤＣ１００における時系列処理について説明する。図２は、ΔΣＡＤＣ１００における時系列処理を説明するためのタイムチャートである。なお、図２において、時間ｔ０、ｔ１、…、ｔ１５の時間は、ΔΣＡＤＣ１００のサンプリング時間（＝１／ｆｓ）に対応する。

時間ｔ０、ｔ１では、第１入力端子１１１−１より入力される第１信号系列が、切替器１１０により選択され、Ｓ／Ｈ回路１０１に出力される。以降、時間ｔ０、ｔ１において入力される第１信号系列は、Ａ０信号とする。時間ｔ０で、Ｓ／Ｈ回路１０１によりＡ０信号がサンプリングされて、サンプリングされたＡ０信号は、次の入力があるまで、Ｓ／Ｈ回路１０１に保持される。

時間ｔ１では、オペアンプ１０２と、容量１０４−１又は容量１０４−２とで形成される積分ステージにおいて、Ａ０信号に関する積分が行われる。具体的には、スイッチ１０３−１がＯＮになり、スイッチ１０３−２がＯＦＦになることで、容量１０４−１のみがオペアンプ１０２に接続される。そして、Ａ０信号は、オペアンプ１０２、及び、第１信号系列用の積分容量である容量１０４−１によって積分される。

それ以降、第１信号系列に対する積分処理に関しては、容量１０４−１がオペアンプ１０２に接続されて、容量１０４−１は、第１信号系列の過去の信号情報を蓄積していく積分容量として使用される。

時間ｔ２になると、時間ｔ１にて積分された値（第１積分結果）は、比較器１０５に出力される。そして、比較器１０５により２値化されて得られたコード値は、第１記憶部１０６−１に入力される。第１記憶部１０６−１では、次の第１信号系列のコード値が入力されるまで、このコード値が記憶される。

次に、選択部１０７では、第１記憶部１０６−１に記憶されているコード値が選択され、ＤＡＣ１０８において、選択されたコード値に対応するアナログ信号が生成される。そして、時間ｔ２が終わるまで、Ｓ／Ｈ回路１０９により、ＤＡＣ１０８からのアナログ信号がサンプリングされる。そして、サンプリングされた信号は、フィードバック信号として、Ｓ／Ｈ回路１０９に保持される。

また、時間ｔ２、ｔ３では、次の入力信号である第１信号系列が、Ｓ／Ｈ回路１０１にてサンプルされて保持されている。以降、時間ｔ２、ｔ３において入力される第１信号系列は、Ａ１信号とする。時間ｔ２までに、Ｓ／Ｈ回路１０１は、Ａ１信号をサンプリングして保持する。

次に時間ｔ３において、Ｓ／Ｈ回路１０１で保持されている第１信号系列のＡ１信号と、Ｓ／Ｈ回路１０９で保持されているＡ０信号のフィードバック信号とが、積分ステージに入力される。なお、積分ステージは、オペアンプ１０２と、容量１０４−１又は容量１０４−２とで形成されている。

時間ｔ３で積分される信号も第１信号系列に関するので、時間ｔ１で行われた操作と同様に、ブランチ選択信号に基づいて、スイッチ１０３−１がＯＮになり、スイッチ１０３
−２がＯＦＦになるように操作される。これにより、容量１０４−１のみが、オペアンプ１０２に接続されるように操作される。そして、Ａ１信号は、オペアンプ１０２、及び、第１信号系列用の積分容量である容量１０４−１によって積分される。このとき、容量１０４−１では、時間ｔ１から時間ｔ３まで継続して、第１信号系列が積分される。

時間ｔ４、ｔ５では、前述した時間ｔ２、ｔ３における処理と同様の処理がなされる。

時間ｔ６、ｔ７では、第２入力端子１１１−２より入力される第２信号系列が、切替器１１０により選択され、Ｓ／Ｈ回路１０１に出力される。以降、時間ｔ６、ｔ７において入力される第２信号系列は、Ｂ０信号とする。時間ｔ６でＳ／Ｈ回路１０１によりＢ０信号がサンプリングされて、サンプリングされたＢ０信号は次の入力があるまでＳ／Ｈ回路１０１に保持される。

時間ｔ７では、オペアンプ１０２と、容量１０４−１又は容量１０４−２とで形成される積分ステージにおいて、Ｂ０信号に関する積分が行われる。具体的には、スイッチ１０３−１がＯＦＦになり、スイッチ１０３−２がＯＮになることで、容量１０４−２のみがオペアンプ１０２に接続される。これにより、Ｂ０信号は、オペアンプ１０２、及び、第２信号系列用の積分容量である容量１０４−２によって積分される。

それ以降、第２信号系列に対する積分処理に関しては、容量１０４−２がオペアンプ１０２に接続される。そして、容量１０４−２は、第２信号系列の過去の信号情報を蓄積する積分容量として使用される。

時間ｔ８になると、時間ｔ７で積分された値（第２積分結果）は、比較器１０５に出力される。そして、比較器１０５により２値化されて得られたコード値は、第２記憶部１０６−２に入力される。第２記憶部１０６−２では、次の第２信号系列のコード値が入力されるまで、このコード値が記憶される。

次に、選択部１０７では、第２記憶部１０６−２に記憶されているコード値が選択され、ＤＡＣ１０８において、選択されたコード値に対応するアナログ信号が生成される。そして、時間ｔ８が終わるまで、Ｓ／Ｈ回路１０９によりＤＡＣ１０８からのアナログ信号がサンプリングされ、その信号はフィードバック信号としてＳ／Ｈ回路１０９に保持される。

また、時間ｔ８、ｔ９では、次の入力信号である第２信号系列が、Ｓ／Ｈ回路１０１でサンプルされて保持されている。以降、時間ｔ８、ｔ９で入力される第１信号系列は、Ｂ１信号とする。時間ｔ８までに、Ｓ／Ｈ回路１０１は、Ｂ１信号をサンプリングして保持する。

次に時間ｔ９において、Ｓ／Ｈ回路１０１で保持されている第２信号系列のＢ１信号と、Ｓ／Ｈ回路１０９で保持されているＢ０信号のフィードバック信号とが、積分ステージに入力される。なお、積分ステージは、オペアンプ１０２と、容量１０４−１又は容量１０４−２とで形成されている。

時間ｔ９で積分される信号も第２信号系列に関するので、時間ｔ７で行われた操作と同様に、ブランチ選択信号に基づいて、スイッチ１０３−１がＯＦＦになり、スイッチ１０３−２がＯＮになるように操作される。このようにして、容量１０４−２のみが、オペアンプ１０２に接続されるように操作される。Ｂ１信号は、オペアンプ１０２、及び、第２信号系列用の積分容量である容量１０４−２によって積分される。このとき、容量１０４−２では、時間ｔ７から時間ｔ９まで継続して、第２信号系列が積分される。

時間ｔ１０、ｔ１１では、前述した時間ｔ８、ｔ９における処理と同様の処理がなされる。

時間ｔ１２、ｔ１３では、第１入力端子１１１−１より入力される第１信号系列が、切替器１１０により再び選択され、Ｓ／Ｈ回路１０１に出力される。以降、時間ｔ０、ｔ１において入力される第１信号系列は、Ａ３信号とする。時間ｔ１２で、Ｓ／Ｈ回路１０１によりＡ３信号がサンプリングされて、サンプリングされたＡ３信号は、次の入力があるまでＳ／Ｈ回路１０１に保持される。時間ｔ１２と時間ｔ０とで異なる点は、時間ｔ１２では、Ａ３信号の一つ前の第１信号系列のＡ２信号に対するコード値が、第１記憶部１０６−１に記憶されている点である。これにより、選択部１０７により、Ａ２信号に対するコード値が選択されて、ＤＡＣ１０８により、選択されたコード値に対応するアナログ信号が生成され、当該アナログ信号がＳ／Ｈ回路１０９によりサンプリングされる。また、その信号は、フィードバック信号として保持されている。

第１記憶部１０６−１は、次の第１信号系列のコード値が入力されるまで、第１信号系列のみに関する比較器１０５の出力を記憶し続ける。また、第２記憶部１０６−２は、次の第２信号系列のコード値が入力されるまで、第２信号系列のみに関する比較器１０５の出力を記憶し続ける。

次に時間ｔ１３において、Ｓ／Ｈ回路１０１で保持されている第１信号系列のＡ３信号と、Ｓ／Ｈ回路１０９で保持されているＡ２信号のフィードバック信号とが、積分ステージに入力される。積分ステージは、オペアンプ１０２と、容量１０４−１又は容量１０４−２とで形成されている。

時間ｔ１３で積分される信号も第１信号系列に関するので、時間ｔ１で行われた操作と同様に、スイッチ１０３−１がＯＮになり、スイッチ１０３−２がＯＦＦになるように操作される。これにより、容量１０４−１のみが、オペアンプ１０２に接続されるように操作される。Ａ３信号は、オペアンプ１０２、及び、第１信号系列用の積分容量である容量１０４−１によって積分される。

以上のように、本実施の形態に係るΔΣＡＤＣ１００は、サンプリングレートｆｓでΔΣ変換する離散時間型のΔΣＡＤＣである。Ｓ／Ｈ回路１０１は、Ｍ（Ｍは２以上の整数）個の信号系列が、切替速度ｆｓｗで時分割に切り替えて入力された入力信号を、サンプルホールドする。スイッチ１０３−１及びスイッチ１０３−２は、２個の容量１０４−１又は容量１０４−２のうち、積分容量として使用する容量を選択制御する。比較器１０５は、オペアンプ１０２、及び、スイッチ１０３−１又はスイッチ１０３−２により選択された容量により形成される積分処理部における積分結果を、コード化してコード値に変換する。第１記憶部１０６−１及び第２記憶部１０６−２は、当該コード値を、信号系列ごとに記憶する。選択部１０７は、信号系列ごとに記憶された２個のコード値から１つを選択する。ＤＡＣ１０８は、選択されたコード値をＤＡ変換して、フィードバック信号を生成する。Ｓ／Ｈ回路１０９は、フィードバック信号をサンプルホールドする。オペアンプ１０２は、サンプルホールド後の入力信号、及び、サンプルホールド後のフィードバック信号を積分する。

このように、ΔΣＡＤＣ１００は、比較器１０５により得られるコード値に対して、時分割統合信号を構成する信号系列（第１信号系列及び第２信号系列）ごとに、第１記憶部１０６−１及び第２記憶部１０６−２を具備する。そして、２個の第１記憶部１０６−１及び第２記憶部１０６−２のうち、ブランチ選択信号に応じた記憶部は、比較器１０５により得られるコード値を記憶する。また、２個の第１記憶部１０６−１及び第２記憶部１
０６−２のうち、ブランチ選択信号に応じた記憶部以外の記憶部は、既に記憶されているコード値を保持する。例えば、第１信号系列が入力されている時は、選択部１０７は、第１信号系列に対応するコード値を選択して、当該コード値をそのままＤＡＣ１０８に出力する。一方、第１信号系列が入力されていない時は、次に第１信号系列に対応するコード値が入力されるまで、第１記憶部１０６−１は、既に記憶されているコード値を保持し続けるようにする。

これにより、切替器１１０の切り替え速度ｆｓｗが、ΔΣＡＤＣ１００のサンプリングレートｆｓに比べ低い場合においても、切替器１１０で生成された時分割統合信号に対して、時分割ΔΣＡＤ変換することができる。このように、本実施の形態に係るΔΣＡＤＣ１００は、複数信号系列が時分割統合された時分割多重信号に対するΔΣＡＤ変換処理を１つのΔΣＡＤＣ１００で実現することができるため、回路規模を大幅に削減することができる。また、複数信号系列に対し複数のΔΣＡＤＣを用いる場合には、複数のディジタル信号を出力するための複数の出力端子が必要となる。これに対し、ΔΣＡＤＣ１００からは、ディジタルコードとして１系列のコード値のみが出力されるため、出力端子数を削減することができる。

また、本実施の形態に係るΔΣＡＤＣ１００は、時分割を行うための切替器１１０の切り替え速度ｆｓｗが低下し、実質上サンプリングレートが低くなる場合においても、ノイズシェーピング特性の劣化を抑えることができる。この点について、以下では、量子化ノイズのシミュレーション結果を用いて説明する。

図３Ａは、従来の時分割ΔΣＡＤＣの量子化ノイズのシミュレーション結果を示す。また、図３Ｂは、本実施の形態に係るΔΣＡＤＣ１００の量子化ノイズのシミュレーション結果を示す。なお、図３Ａ及び図３Ｂにおいて、横軸は周波数（Frequency［Ｍｚ］）を示し、縦軸は第１信号系列と第２信号系列の電力（Magnitude-squared［ｄＢ］）を示す。また、図３Ａ及び図３Ｂは、従来の時分割ΔΣＡＤＣ及び本実施の形態に係るΔΣＡＤＣ１００が、４．１ＭＨｚの第１信号系列と、５．１ＭＨｚの第２信号系列とに対して、時分割ΔΣ変調を行う場合のシミュレーション結果である。なお、サンプリングレートｆｓが低い場合でも、本実施の形態に係るΔΣＡＤＣ１００のノイズシェーピング機能は、損なわれないことを示す。このために、シミュレーションでは、サンプリングレートｆｓは１００ＭＨｚとした。また、時分割を行うための切替器１１０の切り替え速度ｆｓｗは、１００ＭＨｚとした。

図３Ａから分かるように、従来の時分割ΔΣＡＤＣでは、ＤＣ近傍の量子化ノイズＮ１０１と高周波数での量子化ノイズＮ１０２との差は大きくなく、量子化ノイズが周波数軸でほぼ一様に分布している。このように、従来の時分割ΔΣＡＤＣでは、量子化ノイズは、ＤＣ近傍から高周波数までの全域にわたりほぼ一様に発生する。これは、サンプリングレートｆｓが低い場合、従来の時分割ΔΣＡＤＣでは、２系列間で信号が混ざり、異常動作が発生して、正常にΔΣＡＤＣ変換が行われていないことを示している。この結果、従来の時分割ΔΣＡＤＣでは、ΔΣＡＤＣ特有の効果であるノイズシェーピング機能が働かず、ＤＣ近傍から高周波数までの全域にわたりほぼ一様に量子化ノイズが発生する。

これに対し、図３Ｂから分かるように、本実施の形態に係るΔΣＡＤＣ１００では、ＤＣ近傍の量子化ノイズＮ１０３は、高周波数での量子化ノイズＮ１０４に比べ小さく、ＤＣ近傍での量子化ノイズが高周波数に移動したことが分かる。このように、本実施の形態に係るΔΣＡＤＣ１００では、サンプリングレートｆｓが低い場合でも、ＤＣ近傍の量子化ノイズが抑圧され、ノイズシェーピング機能が働いていることが分かる。これは、サンプリングレートｆｓが低い場合でも、本実施の形態に係るΔΣＡＤＣ１００は、２系列間での信号混ざりを回避することができることを示している。この結果、本実施の形態に係
るΔΣＡＤＣ１００は、ノイズシェーピング機能を損なわず、時分割ΔΣＡＤ変換することができる。

（実施の形態２）
実施の形態１では、Ｓ／Ｈ回路を具備する離散時間型のΔΣＡＤＣについて説明した。本実施の形態では、連続時間型のΔΣＡＤＣについて説明する。

図４は、本実施の形態に係るΔΣＡＤＣの要部構成を示すブロック図である。図４に示すΔΣＡＤＣ２００は、連続時間型のΔΣＡＤＣである。なお、図４の本実施の形態に係るΔΣＡＤＣ２００において、図１のΔΣＡＤＣ１００と共通する構成部分には、図１と同一の符号を付して説明を省略する。図４のΔΣＡＤＣ２００は、図１のΔΣＡＤＣ１００に対して、Ｓ／Ｈ回路１０１、１０９を削除した構成を採る。

すなわち、本実施の形態では、切替器１１０及びＤＡＣ１０８から、出力信号が直接オペアンプ１０２と、容量１０４−１又は容量１０４−２とによって形成される積分ステージに入力される。

次に、以上のように構成されたΔΣＡＤＣ２００における時系列処理について説明する。図５は、ΔΣＡＤＣ２００における時系列処理を説明するためのタイムチャートである。なお、図５において、時間ｔ０、ｔ１、…、ｔ１５の時間は、ΔΣＡＤＣ１００のサンプリング時間に対応する。

第１入力端子１１１−１から入力される第１信号系列のＡ０信号は、切替器１１０により選択され、オペアンプ１０２と、容量１０４−１又は容量１０４−２とにより形成される積分ステージに入力される。実施の形態１では、あるタイミングでサンプルされた信号がそのまま保持されて、その保持信号が積分ステージに入力された。これに対し、実施の形態２では、時間ｔ１、ｔ２における全ての連続信号が積分ステージに入力されて積分処理される。

時間ｔ１、ｔ２では、第１信号系列に関する積分が行われるので、スイッチ１０３−１はＯＮになり、スイッチ１０３−２はＯＦＦになり、容量１０４−１のみがオペアンプ１０２接続されている状態になる。そして、時間ｔ１が終わるまで、Ａ０信号に対する積分処理が行われ、時間ｔ２になると、積分処理により得られた第１積分結果が比較器１０５に入力される。その後、比較器１０５から出力されるコード値が第１記憶部１０６−１に記憶されて、選択部１０７では、第１記憶部１０６−１のコード値が選択されて、時間ｔ２が終わるまでにＤＡＣ１０８にコード値が入力される。

時間ｔ３になると、そのＤＡＣ１０８からアナログ信号が出力されて、次のコード値が入力されるまでその信号が維持される。

一方、時間ｔ２、ｔ３では、次のＡ１信号がオペアンプ１０２と、容量１０４−１又は容量１０４−２とから形成される積分ステージに入力される。この積分ステージでは、時間ｔ２、ｔ３にて入力されるＡ１信号と、時間ｔ２にてＤＡＣ１０８から出力されるＡ０信号のフィードバック信号との２つの信号に対して積分が行われる。以後ｔ４からｔ１５に関しても、実施の形態１と同様の処理がなされる。

以上のように、本実施の形態に係るΔΣＡＤＣ２００は、サンプリングレートｆｓでΔΣ変換する連続時間型のΔΣＡＤＣである。オペアンプ１０２は、Ｍ（Ｍは２以上の整数）個の信号系列が、切替速度ｆｓｗで時分割に切り替えて入力された入力信号、及び、フィードバック信号を積分する。スイッチ１０３−１及びスイッチ１０３−２は、２個の容
量１０４−１又は容量１０４−２のうち、積分容量として使用する容量を選択制御する。オペアンプ１０２、及び、スイッチ１０３−１又はスイッチ１０３−２により選択された容量により積分処理部は、形成される。比較器１０５は、その積分処理部における積分結果をコード化して、コード値に変換する。第１記憶部１０６−１及び第２記憶部１０６−２は、当該コード値を、信号系列ごとに記憶する。選択部１０７は、信号系列ごとに記憶された２個のコード値から１つを選択する。ＤＡＣ１０８は、選択されたコード値をＤＡ変換してフィードバック信号を生成する。

そして、ΔΣＡＤＣ２００は、比較器１０５により得られるコード値に対して、時分割統合信号を構成する信号系列（第１信号系列及び第２信号系列）ごとに、第１記憶部１０６−１及び第２記憶部１０６−２を具備する。そして、２個の第１記憶部１０６−１及び第２記憶部１０６−２のうち、ブランチ選択信号に応じた記憶部は、比較器１０５により得られるコード値を記憶する。２個の第１記憶部１０６−１及び第２記憶部１０６−２のうち、ブランチ選択信号に応じた記憶部以外の記憶部は、既に記憶されているコード値を保持する。例えば、第１信号系列が入力されている時は、選択部１０７は、第１信号系列に対応するコード値を選択して、当該コード値をそのままＤＡＣ１０８に出力する。一方、第１信号系列が入力されていない時は、次に第１信号系列に対応するコード値が入力されるまで、第１記憶部１０６−１は、既に記憶されているコード値を保持し続けるようにする。

これにより、切替器１１０の切り替え速度ｆｓｗが、ΔΣＡＤＣ２００のサンプリングレートｆｓに比べ低い場合においても、ΔΣＡＤＣ２００は、時分割統合信号に対して、時分割ΔΣＡＤ変換することができる。このように、本実施の形態では、複数信号系列が時分割統合された時分割多重信号に対するΔΣＡＤ変換処理を１つのΔΣＡＤＣ２００で実現することができるため、回路規模を大幅に削減することができる。また、複数信号系列に対し、複数のΔΣＡＤＣを用いる場合には、複数のディジタル信号を出力するための複数の出力端子が必要となる。これに対し、ΔΣＡＤＣ２００からは、ディジタルコードとして１系列のコード値のみが出力されるため、出力端子数を削減することができる。

なお、以上の説明では、３（Ｎ＝３）サンプルごとに信号系列が切り替わるシステムを例に説明をしたが、これに限らない。一般的に、Ｎ（Ｎは１を含めた自然数）個のサンプルごとに信号系列を切り替えるシステムに対しても、本発明は、時分割ΔΣＡＤ変換することができる。すなわち、切替器１１０の切替速度ｆｓｗと、ΔΣＡＤＣ１００のサンプリングレートｆｓとが、ｆｓｗ≦ｆｓ／２の関係を満たすシステムにおいて本発明は適用可能である。

なお、以上の説明では１ｂｉｔ型のΔΣＡＤＣに関して説明したが、より多ｂｉｔのΔΣＡＤＣにおいても同様に、本発明は適用できる。以上の説明では、１次型のΔΣＡＤＣに関して説明したが、より高次のΔΣＡＤＣにおいても同様に、本発明は適用できる。高次のΔＡＤＣでは、オペアンプ及び容量により形成される積分ステージ（処理部）を複数具備し、複数の積分ステージにおける複数の積分結果に対応するフィードバック信号を用いて、複数次のΔΣＡＤ変換を行う。

また、時分割多重される信号系列数（多重数）は、２系列に限らず、３以上の信号系列が多重された信号に対しても同様に実現することが可能である。また、ブランチ選択信号を固定とする場合には、上記ΔΣＡＤＣを用いて、従来の１系列のΔΣＡＤ変換を実現することができる。

２０１０年１月２０日出願の特願２０１０−０１０１０９に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。

本発明に係るΔΣＡＤＣは、時分割ＭＩＭＯ、時分割ＭＲＣ及び時分割ダイバーシティにおけるΔΣＡＤＣとして有用である。また、一般の無線システムにおいて、Ｉ信号及びＱ信号を時分割する場合、また、本発明に係るΔΣＡＤＣは、通信システムに限られず、複数の信号を時分割ΔΣＡＤ変換する他のシステムにおいても有用である。

１００、２００ ΔΣＡＤＣ
１０１、１０９ Ｓ／Ｈ回路
１０２ オペアンプ
１０４−１、１０４−２ 容量
１０３−１、１０３−２ スイッチ
１０５ 比較器
１０６−１ 第１記憶部
１０６−２ 第２記憶部
１０７ 選択部
１０８ ＤＡＣ
１１０ 切替器
１１１−１ 第１入力端子
１１１−２ 第２入力端子
１２０ 分離器
１３０−１、１３０−２ フィルタ

Claims (8)

1. ΔΣＡＤ変換するΔΣＡＤＣであって、
   Ｍ（Ｍは２以上の整数）個の信号系列が、時分割統合された時分割統合信号、及び、フィードバック信号を積分するオペアンプと、
   前記Ｍ個の積分容量と、
   選択信号に応じて、前記Ｍ個の積分容量のうち、使用する積分容量を選択制御するスイッチと、
   前記オペアンプ、及び、前記スイッチにより選択された前記積分容量により形成される積分処理部における積分結果をコード化してコード値に変換する比較部と、
   前記コード値を、前記Ｍ個の信号系列ごとに記憶する記憶部と、
   前記選択信号に応じて、前記Ｍ個の信号系列ごとに記憶された前記Ｍ個の前記コード値から１つを選択する選択部と、
   選択された前記コード値をＤＡ変換して前記フィードバック信号を生成するＤＡＣと、
   を具備し、
   前記比較部は、第１レートで、前記積分結果をコード化してコード値に変換し、
   前記Ｍ個の信号系列のうちの特定の１個が、時分割統合信号によって第２レートで時分割統合されたものであり、
   前記スイッチは、前記第２レートで使用する前記Ｍ個の積分容量のうちの特定の１個を選択制御し、
   前記第２レートは、前記第１レート／Ｍよりも低い、
   ΔΣＡＤＣ。
2. 前記時分割統合信号をサンプルホールドする第１のサンプルホールド回路と、
   前記フィードバック信号をサンプルホールドする第２のサンプルホールド回路と、を更に具備し、
   前記オペアンプは、サンプルホールド後の前記時分割統合信号及びサンプルホールド後の前記フィードバック信号を積分する、
   請求項１に記載のΔΣＡＤＣ。
3. 前記記憶部は、前記Ｍ個の記憶部を有し、
   前記Ｍ個の記憶部のうち、前記選択信号に応じた前記記憶部は、前記コード値を記憶し、
   前記Ｍ個の記憶部のうち、前記選択信号に応じた前記記憶部以外の前記記憶部は、既に記憶されている前記コード値を保持する、
   請求項１に記載のΔΣＡＤＣ。
4. 前記選択部は、
   前記選択信号に応じて、前記Ｍ個の記憶部のうち、１つを選択し、選択した前記記憶部に記憶される前記コード値を、前記ＤＡＣに出力する、
   請求項３に記載のΔΣＡＤＣ。
5. 前記比較部は、前記積分結果と、２＾Ｌ（Ｌは０以上の整数）個の基準レベルとを比較して、Ｌビットの前記コード値に変換する
   請求項１に記載のΔΣＡＤＣ。
6. 前記積分処理部を複数具備し、複数の前記積分処理部における複数の積分結果に対応する前記フィードバック信号を用いて、複数次のΔΣＡＤ変換を行う、
   請求項１に記載のΔΣＡＤＣ。
7. 前記第２レートは、前記第１レート／Ｍの１／２以下である、
   請求項１に記載のΔΣＡＤＣ。
8. 前記Ｍ信号系列の各々を前記第２レートで時分割統合して前記時分割統合信号を生成する切替器をさらに含む、
   請求項１に記載のΔΣＡＤＣ。

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