JPS5844734A - 大規模半導体集積回路装置の製造方法 - Google Patents
大規模半導体集積回路装置の製造方法Info
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- JPS5844734A JPS5844734A JP13884782A JP13884782A JPS5844734A JP S5844734 A JPS5844734 A JP S5844734A JP 13884782 A JP13884782 A JP 13884782A JP 13884782 A JP13884782 A JP 13884782A JP S5844734 A JPS5844734 A JP S5844734A
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- Japan
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- cell
- wiring
- substrate
- lsi
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、一般に大規模半導体集積回路（以下ＬＳＩ
と云う）Ｋｌｌするもので、さらに詳しくはフル・スラ
イスＬＳＩを実現する方法に関する。
と云う）Ｋｌｌするもので、さらに詳しくはフル・スラ
イスＬＳＩを実現する方法に関する。
従来、Ｌ８Ｉを実現するために、次の三つの方式が提案
され、実用的には囚の方式が用いられている。
され、実用的には囚の方式が用いられている。
（Ａ）ｌｉｔ定ｆ！線方式
■ 任意配線方式
０ 端子再配置方式
内の方式では、ＬＳＩに含まれる各々の素子を結線する
ための配線パターンを固定とするため、そのＬＳＩに含
まれるずべての素子が良品であるときのみ、そのＬＳＩ
が良品とＬ℃得られる。すなわち、あるＬＳＩを構成す
るのに必要なりエーハ上の瓶定の面積内でかとまりが１
００嗟であることが要求される。このため囚の方式で実
現できるＬＳＩの規模は、例えは面積で５篩Ｘ５ｍｍ、
ゲート数で数千ゲートの程度に限定されるのが普通であ
る。
ための配線パターンを固定とするため、そのＬＳＩに含
まれるずべての素子が良品であるときのみ、そのＬＳＩ
が良品とＬ℃得られる。すなわち、あるＬＳＩを構成す
るのに必要なりエーハ上の瓶定の面積内でかとまりが１
００嗟であることが要求される。このため囚の方式で実
現できるＬＳＩの規模は、例えは面積で５篩Ｘ５ｍｍ、
ゲート数で数千ゲートの程度に限定されるのが普通であ
る。
一方、０の方式はＪｇｌｉ４に示すように、ウェーハー
拡散処理の後、ＬＳＩを構成する単位セル（例えばｌゲ
ート）について、第１Ｎ配線で固定パターンによるセル
内配線を終了した状態で、電気的特性の検査を実施し、
良品セルの位＃に応じて第２層、第３Ｆｍ配線による単
位セル間の配線パターンをクエーハ毎に任意に変更して
配線を行い、ＬＳＩを実現するものであり、詳しくは下
記の文献に記述され【いる。
拡散処理の後、ＬＳＩを構成する単位セル（例えばｌゲ
ート）について、第１Ｎ配線で固定パターンによるセル
内配線を終了した状態で、電気的特性の検査を実施し、
良品セルの位＃に応じて第２層、第３Ｆｍ配線による単
位セル間の配線パターンをクエーハ毎に任意に変更して
配線を行い、ＬＳＩを実現するものであり、詳しくは下
記の文献に記述され【いる。
プルシーディング・オブ・アイ・イー・イー・イー （
Ｐｒｏｃｅｅｄｉｎｇｓ、ｏｆＩＥＢＥ ） １９６７
年１１月第５５巻、第１１号、１９８８〜１９９７頁に
おけるラスＷ、プ（Ｊ、Ｗ、Ｌａｔｈｒｏｐ）他による
「半導体アレー製造と設計自動化による任意配線システ
ム」、＠の方式の特徴は、ウェーハの不良セルの位置に
応じて、セル間の配線を任意に変更することにより、歩
どまりがそれほど良くなくても、回り力式に比べて非常
に大規模のいわゆるフル・スライスＬＳＩな実現できる
ことにある。ただし、同じ品種のＬ８Ｉに必要な第２層
、第３層の複雑な配線パターンを多数必要とする欠点を
もつ。
Ｐｒｏｃｅｅｄｉｎｇｓ、ｏｆＩＥＢＥ ） １９６７
年１１月第５５巻、第１１号、１９８８〜１９９７頁に
おけるラスＷ、プ（Ｊ、Ｗ、Ｌａｔｈｒｏｐ）他による
「半導体アレー製造と設計自動化による任意配線システ
ム」、＠の方式の特徴は、ウェーハの不良セルの位置に
応じて、セル間の配線を任意に変更することにより、歩
どまりがそれほど良くなくても、回り力式に比べて非常
に大規模のいわゆるフル・スライスＬＳＩな実現できる
ことにある。ただし、同じ品種のＬ８Ｉに必要な第２層
、第３層の複雑な配線パターンを多数必要とする欠点を
もつ。
これに対し′ＣＯの方法では第２図に示すように、ウェ
ーハ拡散処理、固定パターンによる単位セル内配線、単
位セルの検査の彼、不良セルをあらかじめ余分に作成し
である単位セルのうち良品であるセルと置鎗換える。す
なわち、不良セルの端子と余分の良品セルとを結ぶ「端
子再配置配線」を作成し、複雑なセル間配線は同定パタ
ーンで行う。
ーハ拡散処理、固定パターンによる単位セル内配線、単
位セルの検査の彼、不良セルをあらかじめ余分に作成し
である単位セルのうち良品であるセルと置鎗換える。す
なわち、不良セルの端子と余分の良品セルとを結ぶ「端
子再配置配線」を作成し、複雑なセル間配線は同定パタ
ーンで行う。
従って不良セルの位置によって変更すべき配線は単純で
少量の「端子再配置配線」パターンのみですむので前記
■の任意配線方式に比べ、フルスライ、＜ＬＳＩの実現
か容易となる。０の方法の詳細は下記の文献に記述され
ている。
少量の「端子再配置配線」パターンのみですむので前記
■の任意配線方式に比べ、フルスライ、＜ＬＳＩの実現
か容易となる。０の方法の詳細は下記の文献に記述され
ている。
１９６９年プロシーディング・オプーエフ・ジｘ −ｅ
シー ＊ シー （Ｐｒｏｃ、ＦＪＣＣ）、 ９９〜
ｌ ０９頁におけるカルホーｙ（Ｄ、Ｆ、Ｃａ１ｈｏｕ
ｎ）による「不完全な歩どまりのＬＳＩアレーを結線す
るための端子再配置手法」。
シー ＊ シー （Ｐｒｏｃ、ＦＪＣＣ）、 ９９〜
ｌ ０９頁におけるカルホーｙ（Ｄ、Ｆ、Ｃａ１ｈｏｕ
ｎ）による「不完全な歩どまりのＬＳＩアレーを結線す
るための端子再配置手法」。
衆知のように、単位セルの面積は小さいほど歩どまりが
良く、前記０または０の方法を用いるときに単位セルを
できるだけ小さくすることが望ましく・、しかし乍ら、
従来のように単位セル内に電気的特性の検査のためのテ
ストパッドを設ける場合には、テストパッドにかなりの
大きさく例えば５０μ×５０μ）を必要とするため、小
さく・単位セルで構成した前記βまたは０の方法による
ＬＳＩは実現が困難であった。
良く、前記０または０の方法を用いるときに単位セルを
できるだけ小さくすることが望ましく・、しかし乍ら、
従来のように単位セル内に電気的特性の検査のためのテ
ストパッドを設ける場合には、テストパッドにかなりの
大きさく例えば５０μ×５０μ）を必要とするため、小
さく・単位セルで構成した前記βまたは０の方法による
ＬＳＩは実現が困難であった。
本発明の第１の目的は、充分小さい単位セルの電気的特
性の検査を行い、良品セルを利用したＬＳＩを構成でき
るようにするため、テスト用パッドを別の配線層により
設け、電気的特性をｌｊ定した後、テスト用パッドを除
去する方法を提供すネことにある。
性の検査を行い、良品セルを利用したＬＳＩを構成でき
るようにするため、テスト用パッドを別の配線層により
設け、電気的特性をｌｊ定した後、テスト用パッドを除
去する方法を提供すネことにある。
また、前に説明したように、前記０または０の方法を用
いてＬ８Ｉを構成する場合、第１ふ又は第２図における
単位セルの検査を終了した後の工程では歩どまりが高い
ことが望ましい。従来の技術によれば、単位セル間配線
工程で失敗したウェーハは廃棄せざるを得なかりた。本
発明の第２の目的は単位セル間配線１稈に誤りがあった
ときにそのウェーハを再処理する方法を提供することに
ある。
いてＬ８Ｉを構成する場合、第１ふ又は第２図における
単位セルの検査を終了した後の工程では歩どまりが高い
ことが望ましい。従来の技術によれば、単位セル間配線
工程で失敗したウェーハは廃棄せざるを得なかりた。本
発明の第２の目的は単位セル間配線１稈に誤りがあった
ときにそのウェーハを再処理する方法を提供することに
ある。
さらに、前記◎および０の方法でＬ Ｓ Ｉ ＆４１４
Ｍする場合に、経済性向上のため次の点がＮ喪である。
Ｍする場合に、経済性向上のため次の点がＮ喪である。
すなわち、前記０の方法の着眼点でもある「ウェーハご
とに変更すべきパターンをなるべく少なくすること」で
ある。本発明の第３の目的は、これを実現するための良
好な方法を提供することにある。
とに変更すべきパターンをなるべく少なくすること」で
ある。本発明の第３の目的は、これを実現するための良
好な方法を提供することにある。
本発明の大規模半導体集積回路の製造方法の第１の特徴
は、セル内配線層上に絶縁層を介して前記配線層の所要
部と電気的に接続したテスト用バ、ドを設け、テスト用
パッドに探針な接してセルの電気的検査を行ない、しか
る後テスト用パッドを除去することにある。
は、セル内配線層上に絶縁層を介して前記配線層の所要
部と電気的に接続したテスト用バ、ドを設け、テスト用
パッドに探針な接してセルの電気的検査を行ない、しか
る後テスト用パッドを除去することにある。
さらに本発明は、゛タンタル、タングステン、チタン、
白金等の硬質かつ耐蝕性の高い１ｇｌの金属を用いて０
方式または０方式ともセル内配線を形成し、セル内配線
層上に絶縁層を介してセル内配線の所要部と電気的に接
続された単位セルのテスト用パッドをアルミニウム等の
軟質かつ耐蝕性の低い第２の金属を用いて形成し、テス
ト用パッドを用いてセルの電気的検査を行った後テスト
用パッドを第１の金属は腐蝕しないか腐蝕しにくくかつ
第２の金属を腐蝕しゃすい蝕刻液によって蝕刻除去する
ことを特徴とする。
白金等の硬質かつ耐蝕性の高い１ｇｌの金属を用いて０
方式または０方式ともセル内配線を形成し、セル内配線
層上に絶縁層を介してセル内配線の所要部と電気的に接
続された単位セルのテスト用パッドをアルミニウム等の
軟質かつ耐蝕性の低い第２の金属を用いて形成し、テス
ト用パッドを用いてセルの電気的検査を行った後テスト
用パッドを第１の金属は腐蝕しないか腐蝕しにくくかつ
第２の金属を腐蝕しゃすい蝕刻液によって蝕刻除去する
ことを特徴とする。
また１本発明は、０方式において、不良セルな余分な良
品セルと電気的に置き換える端子再配置配線を上述の第
１の金属で構成し、セル間配線を前記第２の金属と同一
性質の金属を使用して形成して、セル間配線に誤りまた
は欠陥があるときはセル間配線層を上述の蝕刻により除
去し、第２の金属または他の金属を用−・てセル間配線
を再度形成することを他の特徴とする。
品セルと電気的に置き換える端子再配置配線を上述の第
１の金属で構成し、セル間配線を前記第２の金属と同一
性質の金属を使用して形成して、セル間配線に誤りまた
は欠陥があるときはセル間配線層を上述の蝕刻により除
去し、第２の金属または他の金属を用−・てセル間配線
を再度形成することを他の特徴とする。
以上の本発明の夫々の特徴により次のような効果がある
。
。
（１）テスト用パッドを使用することにより、単位セル
の面積を大きくすることなく単位セルの電気的検査を行
うことができるとともに、単位セルの面積が小さいため
に集積度が向上し歩留りが向上する。（２）セル内配線
を硬質かつ耐蝕性の高−・第１の金属で構成し、テスト
用パッドを軟質で耐蝕性の低い第２の金属で構成するこ
とにより、セルの電気的検査のために探針なテスト用パ
ッドに接触さ゛ せる際に探針の圧力や衡機をテスト
用パッドが柔らかいために吸収することができ、一方セ
ル内配線層は硬質であるために変形を受けずに機械的に
安定している。またテスト用パッドを蝕刻により除去す
る際に、配線層が耐蝕性が高いため蝕刻液の影響を受け
ずに耐蝕性の低いテスト用パッドのみが蝕刻除去され、
テスト用パッドの除去が容易に行なうことができる。（
３）端子再配置配線をも第１の金属で形成し、単位セル
間配線を第２の金属で形成することにより、セル間配線
に誤りがあった場合には蝕刻液？用いて、耐蝕性の高い
第１の金属よりなるセル内配線および端子再配置配線に
化学的影蕃を与えることなく、耐蝕性の低い第２の金属
よりなるセル間配線のみを容易に除去し再度配線を施す
ことが可能とたり、ウェーハの無駄を減少させることが
できる。
の面積を大きくすることなく単位セルの電気的検査を行
うことができるとともに、単位セルの面積が小さいため
に集積度が向上し歩留りが向上する。（２）セル内配線
を硬質かつ耐蝕性の高−・第１の金属で構成し、テスト
用パッドを軟質で耐蝕性の低い第２の金属で構成するこ
とにより、セルの電気的検査のために探針なテスト用パ
ッドに接触さ゛ せる際に探針の圧力や衡機をテスト
用パッドが柔らかいために吸収することができ、一方セ
ル内配線層は硬質であるために変形を受けずに機械的に
安定している。またテスト用パッドを蝕刻により除去す
る際に、配線層が耐蝕性が高いため蝕刻液の影響を受け
ずに耐蝕性の低いテスト用パッドのみが蝕刻除去され、
テスト用パッドの除去が容易に行なうことができる。（
３）端子再配置配線をも第１の金属で形成し、単位セル
間配線を第２の金属で形成することにより、セル間配線
に誤りがあった場合には蝕刻液？用いて、耐蝕性の高い
第１の金属よりなるセル内配線および端子再配置配線に
化学的影蕃を与えることなく、耐蝕性の低い第２の金属
よりなるセル間配線のみを容易に除去し再度配線を施す
ことが可能とたり、ウェーハの無駄を減少させることが
できる。
次に本発明の具体的実施例につき親切する。
第３図な−・し第８図を参照すると、第９図に等価回路
で示す３人力ＴＴＬゲートを単位セルとする大規模集積
回路の構成法が主要製造工程順に示しである０図中、Ｘ
およびＹは使用を予定されて（・るセルであり、２は予
備のセルである。初めに、衆知の集積回路製造技術によ
り、半導体基板１０に負荷抵抗素子１１、ゲートトラン
ジスタ素子１λインバータトランジスタ素子１３、を各
々形成し、基板表面を覆う絶縁被膜２０に電極端子取出
しのための開孔３０および接地端子取出しのための直接
基板に通ずる開孔３１を設け、しかるのち良好なオーム
接触を得る目的で該開孔部に白金シリサイド４０を形成
しておく（第３図（Ａ） 、 ａ、次に固定ハターンマ
スクを用いて０．２ξクロン厚のタンタル薄膜からなる
セル内電極配線路１４な形成する（第４図＾、（Ｂｌ）
。
で示す３人力ＴＴＬゲートを単位セルとする大規模集積
回路の構成法が主要製造工程順に示しである０図中、Ｘ
およびＹは使用を予定されて（・るセルであり、２は予
備のセルである。初めに、衆知の集積回路製造技術によ
り、半導体基板１０に負荷抵抗素子１１、ゲートトラン
ジスタ素子１λインバータトランジスタ素子１３、を各
々形成し、基板表面を覆う絶縁被膜２０に電極端子取出
しのための開孔３０および接地端子取出しのための直接
基板に通ずる開孔３１を設け、しかるのち良好なオーム
接触を得る目的で該開孔部に白金シリサイド４０を形成
しておく（第３図（Ａ） 、 ａ、次に固定ハターンマ
スクを用いて０．２ξクロン厚のタンタル薄膜からなる
セル内電極配線路１４な形成する（第４図＾、（Ｂｌ）
。
この際にはいわゆる剥離法を用いるのが好適である。即
ち、基板表面にフォト・レジストを塗布し、選択的にフ
ォト・レジストを除去したのちタンタル薄膜を全面に被
着し、しかるのち７オト・レジスト除去処理を施こす。
ち、基板表面にフォト・レジストを塗布し、選択的にフ
ォト・レジストを除去したのちタンタル薄膜を全面に被
着し、しかるのち７オト・レジスト除去処理を施こす。
この処理によりフォト・レジスト上に被着したタンタル
薄膜はフォト・レジストと共に除去され、基板表面に直
接被着したタンタル薄膜のみが残存して配線路が形成さ
れる０次に電極配線路を含む基板表面の全面に、０．５
ξクロン厚の二酸化シリコン膜２１を衆知の気相成長法
により被着し、所望部分に電極配線路１４に達する開孔
３２を設ける（第５図囚、ａ）。
薄膜はフォト・レジストと共に除去され、基板表面に直
接被着したタンタル薄膜のみが残存して配線路が形成さ
れる０次に電極配線路を含む基板表面の全面に、０．５
ξクロン厚の二酸化シリコン膜２１を衆知の気相成長法
により被着し、所望部分に電極配線路１４に達する開孔
３２を設ける（第５図囚、ａ）。
次いで基板表面に２ξクロン厚のアルン二りム薄膜を被
着し、選択エツチング法によりテストパッド１５を形成
する（第６図（Ａ）、ａ）。ここで、該テストパッドは
開孔３１および電極配線路１４を通じて前記ＴＴＬゲー
トの入出力端子及び電源端子に各々接続されており、−
男手導体基板１０は前記開孔３１及び電極配線路１４を
通じてＴＴＬゲートの接地端子に接続されているから、
テストパッド及び半導体基板に探針を接続することによ
り各セルの電気特性を測定し、その良否を判定すること
ができる。この際に、テストパッドは柔らかいアルミニ
ウムで構成され、その下に存在する絶縁膜及び電極配線
路は硬い材料で構成されて（・るから、探針接続による
圧力はアルミニウムで吸収され、絶縁膜及び電極配線路
を損傷することはない。単位セルの良否判定後、テスト
パッドを除去する。この際には、８０Ｃのリン酸溶液を
用いるのが好適である。リン酸溶液はアルミニウムな溶
解し、二酸化シリコン及びタンタルは溶解しないため絶
縁膜２１及び配線路１４を損傷することなく容易にテス
トパッドを除去することができる。
着し、選択エツチング法によりテストパッド１５を形成
する（第６図（Ａ）、ａ）。ここで、該テストパッドは
開孔３１および電極配線路１４を通じて前記ＴＴＬゲー
トの入出力端子及び電源端子に各々接続されており、−
男手導体基板１０は前記開孔３１及び電極配線路１４を
通じてＴＴＬゲートの接地端子に接続されているから、
テストパッド及び半導体基板に探針を接続することによ
り各セルの電気特性を測定し、その良否を判定すること
ができる。この際に、テストパッドは柔らかいアルミニ
ウムで構成され、その下に存在する絶縁膜及び電極配線
路は硬い材料で構成されて（・るから、探針接続による
圧力はアルミニウムで吸収され、絶縁膜及び電極配線路
を損傷することはない。単位セルの良否判定後、テスト
パッドを除去する。この際には、８０Ｃのリン酸溶液を
用いるのが好適である。リン酸溶液はアルミニウムな溶
解し、二酸化シリコン及びタンタルは溶解しないため絶
縁膜２１及び配線路１４を損傷することなく容易にテス
トパッドを除去することができる。
次に前記剥離法により０．２建クロン厚のタンタル薄膜
からなる端子再配置配線路１６を形成する（第７図囚、
ａ）、この際には、前記単位セルの良否情報により、使
用を予定されてい【かつ不良であったセルを良品の予備
セルで置換えるための代替配線パターンを特別に作成し
て用いる。館７図＾、ａＫ示した本実施例に於ては、使
用予定セルＸ、Ｙの５ちＸが不良であったため、これを
良品の予備セル２で置換えた例である。次に配線路１６
を含む基板表面に０．５建クロン厚の絶縁膜２２を皺着
し、予定された位置に配線路１６に達する開孔３３を設
ける（第８図＾、０）０以上の製造工程により、すべて
の予定された位置に於いてすベズ良品セルに連結する電
極端子が配！された半導体基板が得られた。最後Ｋかく
して得られた半導体基板上に固定パターンによるセル間
配線を施して、大規模集積回路が完成する。セル間配線
にはアルン二つムを用いるとよい、セル間配線に欠陥が
生じた場合、前記リン酸溶液を使用することにより安全
かつ容易に、セル間配線のみを除去し、再生を計ること
ができる。
からなる端子再配置配線路１６を形成する（第７図囚、
ａ）、この際には、前記単位セルの良否情報により、使
用を予定されてい【かつ不良であったセルを良品の予備
セルで置換えるための代替配線パターンを特別に作成し
て用いる。館７図＾、ａＫ示した本実施例に於ては、使
用予定セルＸ、Ｙの５ちＸが不良であったため、これを
良品の予備セル２で置換えた例である。次に配線路１６
を含む基板表面に０．５建クロン厚の絶縁膜２２を皺着
し、予定された位置に配線路１６に達する開孔３３を設
ける（第８図＾、０）０以上の製造工程により、すべて
の予定された位置に於いてすベズ良品セルに連結する電
極端子が配！された半導体基板が得られた。最後Ｋかく
して得られた半導体基板上に固定パターンによるセル間
配線を施して、大規模集積回路が完成する。セル間配線
にはアルン二つムを用いるとよい、セル間配線に欠陥が
生じた場合、前記リン酸溶液を使用することにより安全
かつ容易に、セル間配線のみを除去し、再生を計ること
ができる。
【図面の簡単な説明】
第１図は任意配線方式の製造手順を示す工程図、第２図
は端子再配置配線方式の製造手順を示す工程図、第３図
乃至第８図は本発明による大規模中導体集積回路の製造
方法を説明するための各工程における図であり、内因は
平面図、０図はそれぞれの四回におけるａ−ｇ’面での
断面図である。 第９図は第３図の例に用いたＴＴＬ基本セルを示す回路
図、第１Ｏ図は単位セルのテストパッドの設は方の他の
例を示す平面図である。 図中の符号は、１０：半導体基板、１１：負荷抵抗素子
、１２：ゲートＯトランジスタ素子、１３：インバータ
・トランジスタ素子、１４：電極獣線路、１５：テスト
用パッド、１６：配線路、２０．２１，２２：絶縁膜（
二酸化シリコン）、ｇｏ、ｓｌ、ａ２．ａｓ：Ｐ孔部、
５０＊５１＊５２：セル間配線用端子、５３．５４：セ
ル端子。 ５５：端子再配置配線バタン、５６：切離し用ノくタン
、５７：シリコン基板、５８：二酸化シリコン、５９，
６０：フォト・レジスト 第４図 婿５図 第４区 ≠ｆＯ図
は端子再配置配線方式の製造手順を示す工程図、第３図
乃至第８図は本発明による大規模中導体集積回路の製造
方法を説明するための各工程における図であり、内因は
平面図、０図はそれぞれの四回におけるａ−ｇ’面での
断面図である。 第９図は第３図の例に用いたＴＴＬ基本セルを示す回路
図、第１Ｏ図は単位セルのテストパッドの設は方の他の
例を示す平面図である。 図中の符号は、１０：半導体基板、１１：負荷抵抗素子
、１２：ゲートＯトランジスタ素子、１３：インバータ
・トランジスタ素子、１４：電極獣線路、１５：テスト
用パッド、１６：配線路、２０．２１，２２：絶縁膜（
二酸化シリコン）、ｇｏ、ｓｌ、ａ２．ａｓ：Ｐ孔部、
５０＊５１＊５２：セル間配線用端子、５３．５４：セ
ル端子。 ５５：端子再配置配線バタン、５６：切離し用ノくタン
、５７：シリコン基板、５８：二酸化シリコン、５９，
６０：フォト・レジスト 第４図 婿５図 第４区 ≠ｆＯ図
Claims (1)
- １、絶縁層を介して素子間接続配線の所定部と電気的に
接続したテスト用パッドを形成し、テスト用パッドによ
りセルの電気的検査を行ない、しかる後テスト用パッド
を除去する工程を含むことを４１像とする大規模半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13884782A JPS5844734A (ja) | 1982-08-09 | 1982-08-09 | 大規模半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13884782A JPS5844734A (ja) | 1982-08-09 | 1982-08-09 | 大規模半導体集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50025354A Division JPS582453B2 (ja) | 1975-02-28 | 1975-02-28 | ダイキボハンドウタイシユウセキカイロソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844734A true JPS5844734A (ja) | 1983-03-15 |
| JPS622701B2 JPS622701B2 (ja) | 1987-01-21 |
Family
ID=15231564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13884782A Granted JPS5844734A (ja) | 1982-08-09 | 1982-08-09 | 大規模半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172243A (ja) * | 1983-03-18 | 1984-09-28 | Nippon Denso Co Ltd | Ｉｃウエハ |
| JP2016127172A (ja) * | 2015-01-06 | 2016-07-11 | セイコーエプソン株式会社 | 半導体装置、半導体装置の製造方法、電気光学装置、及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870475A (ja) * | 1971-12-23 | 1973-09-25 |
-
1982
- 1982-08-09 JP JP13884782A patent/JPS5844734A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870475A (ja) * | 1971-12-23 | 1973-09-25 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172243A (ja) * | 1983-03-18 | 1984-09-28 | Nippon Denso Co Ltd | Ｉｃウエハ |
| JP2016127172A (ja) * | 2015-01-06 | 2016-07-11 | セイコーエプソン株式会社 | 半導体装置、半導体装置の製造方法、電気光学装置、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622701B2 (ja) | 1987-01-21 |
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