JPH08125176A - 半導体装置 - Google Patents
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- JPH08125176A JPH08125176A JP6255266A JP25526694A JPH08125176A JP H08125176 A JPH08125176 A JP H08125176A JP 6255266 A JP6255266 A JP 6255266A JP 25526694 A JP25526694 A JP 25526694A JP H08125176 A JPH08125176 A JP H08125176A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 244000126211 Hericium coralloides Species 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002040 relaxant effect Effects 0.000 abstract 1
- 238000013459 approach Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
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Abstract
(57)【要約】
【目的】 横型ＤＭＯＳ等の２層Ａｌ配線構造におい
て、オン抵抗を一層低減し、電流集中を緩和してエレク
トロマイグレーション耐性の向上を図る。 【構成】 複数のソースセル１、ドレイン２と電気的に
接続される１層目ソース配線５、１層目ドレイン配線６
をそれぞれくし歯状パターンに形成する。２層目ソース
配線２０、２層目ドレイン配線２１もそれぞれくし歯状
パターンに形成し、１層目ソース配線５、１層目ドレイ
ン配線６のパターンに対し４５度傾けて配置する。そし
て、１層目ソース配線５と２層目ソース配線２０が交差
する箇所、１層目ドレイン配線６と２層目ドレイン配線
２１が交差する箇所および外周部、パッド部においてコ
ンタクト２２ａ〜２２ｃ、２３ａ〜２３ｃを形成し、そ
れぞれの電気的な接続を図る。
て、オン抵抗を一層低減し、電流集中を緩和してエレク
トロマイグレーション耐性の向上を図る。 【構成】 複数のソースセル１、ドレイン２と電気的に
接続される１層目ソース配線５、１層目ドレイン配線６
をそれぞれくし歯状パターンに形成する。２層目ソース
配線２０、２層目ドレイン配線２１もそれぞれくし歯状
パターンに形成し、１層目ソース配線５、１層目ドレイ
ン配線６のパターンに対し４５度傾けて配置する。そし
て、１層目ソース配線５と２層目ソース配線２０が交差
する箇所、１層目ドレイン配線６と２層目ドレイン配線
２１が交差する箇所および外周部、パッド部においてコ
ンタクト２２ａ〜２２ｃ、２３ａ〜２３ｃを形成し、そ
れぞれの電気的な接続を図る。
Description
【０００１】
【産業上の利用分野】本発明は、２層電極配線構造の横
型ＤＭＯＳ等の半導体装置に関する。
型ＤＭＯＳ等の半導体装置に関する。
【０００２】
【従来の技術】横型ＤＭＯＳ（以下ＬＤＭＯＳという）
では、大電流を流すため多数のトランジスタが並列に接
続されている。そのため、ＬＤＭＯＳでは、半導体ウェ
ハの同一基板上にメッシュ状あるいは格子状（以下、格
子状という）に配置された多数のソース領域とドレイン
領域が存在する。これら全てのソース領域およびドレイ
ン領域を短絡することなく相互に接続するため、従来で
は、例えば図２に示すように、くし歯状にした１層Ａｌ
配線構造が用いられている。
では、大電流を流すため多数のトランジスタが並列に接
続されている。そのため、ＬＤＭＯＳでは、半導体ウェ
ハの同一基板上にメッシュ状あるいは格子状（以下、格
子状という）に配置された多数のソース領域とドレイン
領域が存在する。これら全てのソース領域およびドレイ
ン領域を短絡することなく相互に接続するため、従来で
は、例えば図２に示すように、くし歯状にした１層Ａｌ
配線構造が用いられている。
【０００３】この図２において、同一基板上に格子状に
多数のソースセル１とドレインセル２が交互に配置形成
されている。これらの表面には、絶縁層が形成されてお
り、全てのソースセル１とドレインセル２上の絶縁層
に、ソースコンタクト３、ドレインコンタクト４が形成
されている。このソースコンタクト３、ドレインコンタ
クト４を介して、くし歯状に形成されたソース配線５、
ドレイン配線６が形成されている。７、８はソースパッ
ド、ドレインパッドである。
多数のソースセル１とドレインセル２が交互に配置形成
されている。これらの表面には、絶縁層が形成されてお
り、全てのソースセル１とドレインセル２上の絶縁層
に、ソースコンタクト３、ドレインコンタクト４が形成
されている。このソースコンタクト３、ドレインコンタ
クト４を介して、くし歯状に形成されたソース配線５、
ドレイン配線６が形成されている。７、８はソースパッ
ド、ドレインパッドである。
【０００４】従って、複数のソースセル１、ドレインセ
ル２は、ソースコンタクト３、ドレインコンタクト４を
介してソース配線５、ドレイン配線６に接続され、ソー
スパッド７、ドレインパッド８にそれぞれ電気的に接続
される。
ル２は、ソースコンタクト３、ドレインコンタクト４を
介してソース配線５、ドレイン配線６に接続され、ソー
スパッド７、ドレインパッド８にそれぞれ電気的に接続
される。
【０００５】
【発明が解決しようとする課題】このようなＬＤＭＯＳ
では、単位面積当たりのオン抵抗を低減するためにセル
ピッチを縮小する傾向がある。ここで、上記したくし歯
状の１層Ａｌ配線構造では、セルピッチを縮小するとＡ
ｌ配線の幅も狭くする必要があり、これにより配線自身
の抵抗が大きくなってしまうという問題がある。
では、単位面積当たりのオン抵抗を低減するためにセル
ピッチを縮小する傾向がある。ここで、上記したくし歯
状の１層Ａｌ配線構造では、セルピッチを縮小するとＡ
ｌ配線の幅も狭くする必要があり、これにより配線自身
の抵抗が大きくなってしまうという問題がある。
【０００６】また、大面積のＬＤＭＯＳの場合、多数の
セルから集まった大電流がパッド近くの細いＡｌ配線に
集中し、エレクトロマイグレーションが発生するという
問題もある。これを解決するものとして、２層Ａｌ配線
構造を用いたものがある。例えば、特開昭６２ー８６７
６３号公報に示されるものにおいては、１層目のＡｌ配
線と同様に２層目のＡｌ配線をパターニングして両者を
重ね、配線抵抗を低減するようにしている。しかしなが
ら、このものにおいても、セルピッチの縮小に伴う１層
目のＡｌ配線の幅の縮小により、２層目のＡｌ配線の幅
を縮小せざるを得ず、２層Ａｌ配線構造による配線抵抗
低減の効果はそれほど大きくはならない。
セルから集まった大電流がパッド近くの細いＡｌ配線に
集中し、エレクトロマイグレーションが発生するという
問題もある。これを解決するものとして、２層Ａｌ配線
構造を用いたものがある。例えば、特開昭６２ー８６７
６３号公報に示されるものにおいては、１層目のＡｌ配
線と同様に２層目のＡｌ配線をパターニングして両者を
重ね、配線抵抗を低減するようにしている。しかしなが
ら、このものにおいても、セルピッチの縮小に伴う１層
目のＡｌ配線の幅の縮小により、２層目のＡｌ配線の幅
を縮小せざるを得ず、２層Ａｌ配線構造による配線抵抗
低減の効果はそれほど大きくはならない。
【０００７】また、特開平２ー２６８４６７号公報に示
されるものにおいては、図５に示すように、ソース、ド
レインの１層目のＡｌ配線１０、１１をコンタクト１
２、１３を介してソース、ドレインの２層目のＡｌ配線
１４、１５と接続し、２層目のＡｌ配線１４、１５の面
積を大きくして配線抵抗を低減するようにしている。し
かしながら、１層目のソース配線１０においてコンタク
ト１２より先の２層目のドレイン配線１５の下に位置す
る１０ａの部分については、１層目のソース配線１０だ
けによる電流路となる（１層目のドレイン配線１１にお
ける１１ａの部分についても同様となる）ため、大面積
のＬＤＭＯＳの場合、２層Ａｌ配線構造にした効果を十
分に得ることができないという問題がある。
されるものにおいては、図５に示すように、ソース、ド
レインの１層目のＡｌ配線１０、１１をコンタクト１
２、１３を介してソース、ドレインの２層目のＡｌ配線
１４、１５と接続し、２層目のＡｌ配線１４、１５の面
積を大きくして配線抵抗を低減するようにしている。し
かしながら、１層目のソース配線１０においてコンタク
ト１２より先の２層目のドレイン配線１５の下に位置す
る１０ａの部分については、１層目のソース配線１０だ
けによる電流路となる（１層目のドレイン配線１１にお
ける１１ａの部分についても同様となる）ため、大面積
のＬＤＭＯＳの場合、２層Ａｌ配線構造にした効果を十
分に得ることができないという問題がある。
【０００８】本発明は上記問題に鑑みてなされたもの
で、半導体基板に横方向に電流を流すタイプの半導体装
置であって、２層電極配線構造にしたものの、オン抵抗
の一層の低減を図り、電流集中を緩和してエレクトロマ
イグレーション耐性の向上を図ることを目的とする。
で、半導体基板に横方向に電流を流すタイプの半導体装
置であって、２層電極配線構造にしたものの、オン抵抗
の一層の低減を図り、電流集中を緩和してエレクトロマ
イグレーション耐性の向上を図ることを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、半導体基
板（３０）に格子状に交互配置して形成され、前記半導
体基板表面の横方向に電流路を形成する複数の第１種、
第２種の素子要素（１，２）と、この複数の第１種、第
２種の素子要素の上に形成された第１の絶縁層（３２）
と、この第１の絶縁層の上に、前記複数の第１種、第２
種の素子要素とそれぞれ電気的に接続される第１種、第
２種の１層目配線（５，６）が形成され、この第１種、
第２種の１層目配線が互いに噛み合う形でそれぞれくし
歯状にパターン形成された１層目配線パターンと、この
１層目配線パターンの上に形成された第２の絶縁層（３
３）と、この第２の絶縁層の上に、前記第１種、第２種
の１層目配線とそれぞれ電気的に接続される第１種、第
２種の２層目配線（２０，２１）が形成され、この第１
種、第２種の２層目配線が互いに噛み合う形でそれぞれ
くし歯状にパターン形成された２層目配線パターンとを
備え、前記第１種、第２種の２層目配線のくし歯状パタ
ーンは、前記第１種、第２種の１層目配線のくし歯状パ
ターンに対し所定角度傾いて形成されており、前記第１
種の１層目配線と２層目配線とが交差する箇所でその両
者が電気的に接続され、また前記第２種の１層目配線と
２層目配線とが交差する箇所でその両者が電気的に接続
されていることを特徴としている。
するため、請求項１に記載の発明においては、半導体基
板（３０）に格子状に交互配置して形成され、前記半導
体基板表面の横方向に電流路を形成する複数の第１種、
第２種の素子要素（１，２）と、この複数の第１種、第
２種の素子要素の上に形成された第１の絶縁層（３２）
と、この第１の絶縁層の上に、前記複数の第１種、第２
種の素子要素とそれぞれ電気的に接続される第１種、第
２種の１層目配線（５，６）が形成され、この第１種、
第２種の１層目配線が互いに噛み合う形でそれぞれくし
歯状にパターン形成された１層目配線パターンと、この
１層目配線パターンの上に形成された第２の絶縁層（３
３）と、この第２の絶縁層の上に、前記第１種、第２種
の１層目配線とそれぞれ電気的に接続される第１種、第
２種の２層目配線（２０，２１）が形成され、この第１
種、第２種の２層目配線が互いに噛み合う形でそれぞれ
くし歯状にパターン形成された２層目配線パターンとを
備え、前記第１種、第２種の２層目配線のくし歯状パタ
ーンは、前記第１種、第２種の１層目配線のくし歯状パ
ターンに対し所定角度傾いて形成されており、前記第１
種の１層目配線と２層目配線とが交差する箇所でその両
者が電気的に接続され、また前記第２種の１層目配線と
２層目配線とが交差する箇所でその両者が電気的に接続
されていることを特徴としている。
【００１０】請求項２に記載の発明においては、半導体
基板（３０）に格子状に交互配置して形成された複数の
ソースセル（１）およびドレインセル（２）と、この複
数のソースセルおよびドレインセル上に形成された第１
の絶縁層（３２）と、前記複数のソースセルのそれぞれ
の上の前記第１の絶縁層に形成された第１のソース用コ
ンタクト（３）を介して前記複数のソースセルと電気的
に接続するように、くし歯状にパターン形成された１層
目ソース配線（５）と、前記複数のドレインセルのそれ
ぞれの上の前記第１の絶縁層に形成された第１のドレイ
ン用コンタクト（４）を介して前記複数のドレインセル
と電気的に接続するように、くし歯状にパターン形成さ
れた１層目ドレイン配線（６）とを備え、前記１層目ソ
ース配線のくし歯状パターンと前記１層目ドレイン配線
のくし歯状パターンが互いに噛み合うように配置され
て、前記１層目ソース配線と前記１層目ドレイン配線に
て１層目配線パターンが形成され、さらにこの１層目配
線パターン上に形成された第２の絶縁層（３３）と、前
記第２の絶縁層の上に形成され、前記１層目ソース配線
のくし歯状パターンと所定角度傾いたくし歯状パターン
の２層目ソース配線（２０）と、前記第２の絶縁層の上
に形成され、前記１層目ドレイン配線のくし歯状パター
ンと所定角度傾いたくし歯状パターンの２層目ドレイン
配線（２１）とを備え、前記２層目ソース配線のくし歯
状パターンと前記２層目ドレイン配線のくし歯状パター
ンが互いに噛み合うように配置されて、前記２層目ソー
ス配線と前記２層目ドレイン配線にて２層目配線パター
ンが形成されており、前記１層目ソース配線と前記２層
目ソース配線とが交差する箇所で前記第２の絶縁層に形
成された第２のソース用コンタクト（２２ａ）を介して
前記１層目ソース配線と前記２層目ソース配線とが電気
的に接続され、また前記１層目ドレイン配線と前記２層
目ドレイン配線とが交差する箇所で前記第２の絶縁層に
形成された第２のドレイン用コンタクト（２３ａ）を介
して前記１層目ドレイン配線と前記２層目ドレイン配線
とが電気的に接続されていることを特徴としている。
基板（３０）に格子状に交互配置して形成された複数の
ソースセル（１）およびドレインセル（２）と、この複
数のソースセルおよびドレインセル上に形成された第１
の絶縁層（３２）と、前記複数のソースセルのそれぞれ
の上の前記第１の絶縁層に形成された第１のソース用コ
ンタクト（３）を介して前記複数のソースセルと電気的
に接続するように、くし歯状にパターン形成された１層
目ソース配線（５）と、前記複数のドレインセルのそれ
ぞれの上の前記第１の絶縁層に形成された第１のドレイ
ン用コンタクト（４）を介して前記複数のドレインセル
と電気的に接続するように、くし歯状にパターン形成さ
れた１層目ドレイン配線（６）とを備え、前記１層目ソ
ース配線のくし歯状パターンと前記１層目ドレイン配線
のくし歯状パターンが互いに噛み合うように配置され
て、前記１層目ソース配線と前記１層目ドレイン配線に
て１層目配線パターンが形成され、さらにこの１層目配
線パターン上に形成された第２の絶縁層（３３）と、前
記第２の絶縁層の上に形成され、前記１層目ソース配線
のくし歯状パターンと所定角度傾いたくし歯状パターン
の２層目ソース配線（２０）と、前記第２の絶縁層の上
に形成され、前記１層目ドレイン配線のくし歯状パター
ンと所定角度傾いたくし歯状パターンの２層目ドレイン
配線（２１）とを備え、前記２層目ソース配線のくし歯
状パターンと前記２層目ドレイン配線のくし歯状パター
ンが互いに噛み合うように配置されて、前記２層目ソー
ス配線と前記２層目ドレイン配線にて２層目配線パター
ンが形成されており、前記１層目ソース配線と前記２層
目ソース配線とが交差する箇所で前記第２の絶縁層に形
成された第２のソース用コンタクト（２２ａ）を介して
前記１層目ソース配線と前記２層目ソース配線とが電気
的に接続され、また前記１層目ドレイン配線と前記２層
目ドレイン配線とが交差する箇所で前記第２の絶縁層に
形成された第２のドレイン用コンタクト（２３ａ）を介
して前記１層目ドレイン配線と前記２層目ドレイン配線
とが電気的に接続されていることを特徴としている。
【００１１】請求項３に記載の発明では、請求項２に記
載の発明において、前記１層目ソース配線（５）と前記
２層目ソース配線（２０）は、前記第２の絶縁層（３
３）に形成したコンタクト（２２ｃ）を介して電気的に
接続されたソースパッド（７）を有するとともに、前記
１層目ドレイン配線（６）と前記２層目ドレイン配線
（２１）は、前記第２の絶縁層（３３）に形成したコン
タクト（２３ｃ）を介して電気的に接続されたドレイン
パッド（８）を有することを特徴としている。
載の発明において、前記１層目ソース配線（５）と前記
２層目ソース配線（２０）は、前記第２の絶縁層（３
３）に形成したコンタクト（２２ｃ）を介して電気的に
接続されたソースパッド（７）を有するとともに、前記
１層目ドレイン配線（６）と前記２層目ドレイン配線
（２１）は、前記第２の絶縁層（３３）に形成したコン
タクト（２３ｃ）を介して電気的に接続されたドレイン
パッド（８）を有することを特徴としている。
【００１２】請求項４に記載の発明では、請求項２又は
３に記載の発明において、前記１層目ソース配線（５）
の外周部の前記ソースセル（１）およびドレインセル
（２）が形成されていない領域において、前記第２の絶
縁層（３３）に形成されたコンタクト（２２ｂ）を介し
て前記１層目ソース配線と前記２層目ソース配線とが電
気的に接続されていることを特徴としている。
３に記載の発明において、前記１層目ソース配線（５）
の外周部の前記ソースセル（１）およびドレインセル
（２）が形成されていない領域において、前記第２の絶
縁層（３３）に形成されたコンタクト（２２ｂ）を介し
て前記１層目ソース配線と前記２層目ソース配線とが電
気的に接続されていることを特徴としている。
【００１３】請求項５に記載の発明では、請求項２乃至
４のいずれか１に記載の発明において、前記１層目ドレ
イン配線（５）の外周部の前記ソースセル（１）および
ドレインセル（２）が形成されていない領域において、
前記第２の絶縁層（３３）に形成されたコンタクト（２
３ｂ）を介して前記１層目ドレイン配線と前記２層目ド
レイン配線とが電気的に接続されていることを特徴とし
ている。
４のいずれか１に記載の発明において、前記１層目ドレ
イン配線（５）の外周部の前記ソースセル（１）および
ドレインセル（２）が形成されていない領域において、
前記第２の絶縁層（３３）に形成されたコンタクト（２
３ｂ）を介して前記１層目ドレイン配線と前記２層目ド
レイン配線とが電気的に接続されていることを特徴とし
ている。
【００１４】請求項６に記載の発明では、請求項３に記
載の発明において、前記２層目のソース配線（２０）、
２層目ドレイン配線（２１）は、前記ソースパッド
（７）、ドレインパッド（８）に近づくにつれて幅広と
なるくし歯状パターンにてそれぞれ形成されていること
を特徴としている。なお、上記各手段のカッコ内の符号
は、後述する実施例記載の具体的手段との対応関係を示
すものである。
載の発明において、前記２層目のソース配線（２０）、
２層目ドレイン配線（２１）は、前記ソースパッド
（７）、ドレインパッド（８）に近づくにつれて幅広と
なるくし歯状パターンにてそれぞれ形成されていること
を特徴としている。なお、上記各手段のカッコ内の符号
は、後述する実施例記載の具体的手段との対応関係を示
すものである。
【００１５】
【発明の作用効果】請求項１、２に記載の発明によれ
ば、複数のソースセル、ドレインセル（第１種、第２種
の素子要素）は格子状に交互配置して形成され、その配
線が２層配線構造となっている。そして、１層目ソース
配線（第１種の１層目配線）および２層目ドレイン配線
（第２種の１層目配線）はそれぞれくし歯状パターンと
して形成されるとともに、２層目ソース配線（第１種の
２層目配線）および２層目ドレイン配線（第２種の２層
目配線）もそれぞれくし歯状パターンと形成されている
ここで、１層目の配線のくし歯状パターンは、２層目の
配線のくし歯状パターンと所定角度傾いて形成されてい
る。
ば、複数のソースセル、ドレインセル（第１種、第２種
の素子要素）は格子状に交互配置して形成され、その配
線が２層配線構造となっている。そして、１層目ソース
配線（第１種の１層目配線）および２層目ドレイン配線
（第２種の１層目配線）はそれぞれくし歯状パターンと
して形成されるとともに、２層目ソース配線（第１種の
２層目配線）および２層目ドレイン配線（第２種の２層
目配線）もそれぞれくし歯状パターンと形成されている
ここで、１層目の配線のくし歯状パターンは、２層目の
配線のくし歯状パターンと所定角度傾いて形成されてい
る。
【００１６】また、１層目ソース配線と２層目ソース配
線とが交差する箇所でその両者が電気的に接続され、ま
た１層目ドレイン配線と２層目ドレイン配線とが交差す
る箇所でその両者が電気的に接続されている。従って、
１層目と２層目の配線のくし歯状パターンを所定角度傾
いて形成するようにすることにより、２層目配線のレイ
アウトの自由度が増し、２層目配線による低抵抗化を図
ることができる。
線とが交差する箇所でその両者が電気的に接続され、ま
た１層目ドレイン配線と２層目ドレイン配線とが交差す
る箇所でその両者が電気的に接続されている。従って、
１層目と２層目の配線のくし歯状パターンを所定角度傾
いて形成するようにすることにより、２層目配線のレイ
アウトの自由度が増し、２層目配線による低抵抗化を図
ることができる。
【００１７】さらに、１層目の配線と２層目の配線とが
交差する箇所で両者が電気的に接続されるようにしてい
るから、１層目の配線の電流を直ぐに２層目の配線に吸
い上げることができ、従って図５に示す従来のものに比
べ、１層目配線のみという経路が短くなるため、一層低
抵抗化を図ることができる。請求項３に記載の発明によ
ればパッド部において１層目、２層目配線のコンタクト
を取るようにしている。従って、電流密度の高いパッド
部での低抵抗化を図ることができる。
交差する箇所で両者が電気的に接続されるようにしてい
るから、１層目の配線の電流を直ぐに２層目の配線に吸
い上げることができ、従って図５に示す従来のものに比
べ、１層目配線のみという経路が短くなるため、一層低
抵抗化を図ることができる。請求項３に記載の発明によ
ればパッド部において１層目、２層目配線のコンタクト
を取るようにしている。従って、電流密度の高いパッド
部での低抵抗化を図ることができる。
【００１８】請求項４、５に記載の発明によれば、１層
目の配線の外周部において１層目、２層目配線のコンタ
クトを取るようにしている。従って、電流密度の高い外
周部での低抵抗化を図ることができる。請求項６に記載
の発明によれば、２層目のソース配線、２層目ドレイン
配線をソースパッド、ドレインパッドに近づくにつれて
幅広となるようにしている。従って、パッドに近づくに
つれて電流密度が高くなるのを抑えて、低抵抗化を図る
ことができる。
目の配線の外周部において１層目、２層目配線のコンタ
クトを取るようにしている。従って、電流密度の高い外
周部での低抵抗化を図ることができる。請求項６に記載
の発明によれば、２層目のソース配線、２層目ドレイン
配線をソースパッド、ドレインパッドに近づくにつれて
幅広となるようにしている。従って、パッドに近づくに
つれて電流密度が高くなるのを抑えて、低抵抗化を図る
ことができる。
【００１９】
【実施例】以下、本発明を図に示す実施例について説明
する。図１に本発明の一実施例を示す２層Ａｌ配線構造
を示す。なお、この図１において、中央四角領域につい
ては隠れ線が省略されている。本実施例においては、１
層Ａｌ配線構造を図２に示すものと同一のものを用いて
おり、図１において図２に示すものと同一部分には同一
符号を付している。
する。図１に本発明の一実施例を示す２層Ａｌ配線構造
を示す。なお、この図１において、中央四角領域につい
ては隠れ線が省略されている。本実施例においては、１
層Ａｌ配線構造を図２に示すものと同一のものを用いて
おり、図１において図２に示すものと同一部分には同一
符号を付している。
【００２０】図１において、図２に示す１層Ａｌ配線構
造の上に、２層目ソース配線２０および２層目ドレイン
配線２１が絶縁層を介して形成されている。２層目ソー
ス配線２０および２層目ドレイン配線２１は、図に示す
ように、くし歯状に形成されており、それぞれ１層目ソ
ース配線５、１層目ドレイン配線６に対し４５度傾けて
形成されている。なお、１層目ソース配線５、１層目ド
レイン配線６それぞれのくし歯状パターンおよび２層目
ソース配線２０、２層目ドレイン配線２１それぞれのく
し歯状パターンは、図に示すように、互いに噛み合う形
で配置されている。
造の上に、２層目ソース配線２０および２層目ドレイン
配線２１が絶縁層を介して形成されている。２層目ソー
ス配線２０および２層目ドレイン配線２１は、図に示す
ように、くし歯状に形成されており、それぞれ１層目ソ
ース配線５、１層目ドレイン配線６に対し４５度傾けて
形成されている。なお、１層目ソース配線５、１層目ド
レイン配線６それぞれのくし歯状パターンおよび２層目
ソース配線２０、２層目ドレイン配線２１それぞれのく
し歯状パターンは、図に示すように、互いに噛み合う形
で配置されている。
【００２１】１層目ソース配線５および１層目ドレイン
配線６上で、２層目ソース配線２０および２層目ドレイ
ン配線２１と交差する箇所の絶縁層には、それぞれソー
スコンタクト２２ａおよびドレインコンタクト２３ａが
形成されている。また、ソースパッド７およびドレイン
パッド８の上の絶縁層にもコンタクト２２ｃ、２３ｃが
形成されており、さらに１層目ソース配線５における図
の左側、下側の外周部および１層目ドレイン配線６にお
ける図の右側、上側の外周部の絶縁層にもコンタクト２
２ｂ、２３ｂが形成されている。これらのコンタクト２
２ａ〜２２ｃ，２３ａ〜２３ｃは、２層目のＡｌ配線の
蒸着時に形成される。上記外周部は、ソースセル１およ
びドレインセル２が形成されていない領域であり、従っ
て２層目ソース配線２０および２層目ドレイン配線２１
はその外周部において他の配線より幅広となっている。
配線６上で、２層目ソース配線２０および２層目ドレイ
ン配線２１と交差する箇所の絶縁層には、それぞれソー
スコンタクト２２ａおよびドレインコンタクト２３ａが
形成されている。また、ソースパッド７およびドレイン
パッド８の上の絶縁層にもコンタクト２２ｃ、２３ｃが
形成されており、さらに１層目ソース配線５における図
の左側、下側の外周部および１層目ドレイン配線６にお
ける図の右側、上側の外周部の絶縁層にもコンタクト２
２ｂ、２３ｂが形成されている。これらのコンタクト２
２ａ〜２２ｃ，２３ａ〜２３ｃは、２層目のＡｌ配線の
蒸着時に形成される。上記外周部は、ソースセル１およ
びドレインセル２が形成されていない領域であり、従っ
て２層目ソース配線２０および２層目ドレイン配線２１
はその外周部において他の配線より幅広となっている。
【００２２】上記構成により、複数のソースセル１は、
１層目ソース配線５およびソースコンタクト２２ａを介
した２層目ソース配線２０によりソースパッド７に電気
的に接続される。この場合、ソースパッド７から遠くに
離れたソースセルを流れる電流も、比較的短い１層目ソ
ース配線５を流れ、すぐに低抵抗の２層目ソース配線２
０に吸い上げられ、その後はソースパッド７まで２層目
ソース配線２０を流れるため、配線抵抗の低減が可能と
なる。
１層目ソース配線５およびソースコンタクト２２ａを介
した２層目ソース配線２０によりソースパッド７に電気
的に接続される。この場合、ソースパッド７から遠くに
離れたソースセルを流れる電流も、比較的短い１層目ソ
ース配線５を流れ、すぐに低抵抗の２層目ソース配線２
０に吸い上げられ、その後はソースパッド７まで２層目
ソース配線２０を流れるため、配線抵抗の低減が可能と
なる。
【００２３】また、セル領域すなわち活性領域だけでな
く、１層目ソース配線５の外周部、ソースパッド部等の
接続可能な部分についても、コンタクト２２ｂ、２２ｃ
により１層目ソース配線５と２層目ソース配線２０が電
気的に接続されているため、配線抵抗を一層低減するこ
とができる。すなわち、外周部およびソースパッド部
は、複数のセルからの電流が集中するところであり、そ
の部分での２層目ソース配線２０の面積を大きくするこ
とにより、配線抵抗を低くし、電流集中を緩和すること
ができる。
く、１層目ソース配線５の外周部、ソースパッド部等の
接続可能な部分についても、コンタクト２２ｂ、２２ｃ
により１層目ソース配線５と２層目ソース配線２０が電
気的に接続されているため、配線抵抗を一層低減するこ
とができる。すなわち、外周部およびソースパッド部
は、複数のセルからの電流が集中するところであり、そ
の部分での２層目ソース配線２０の面積を大きくするこ
とにより、配線抵抗を低くし、電流集中を緩和すること
ができる。
【００２４】また、ドレイン配線はソース配線と対称的
に形成されているため、ドレイン配線に対してもソース
配線と同様、その配線抵抗を大きく低減することができ
る。以上により、大面積のＬＤＭＯＳの配線抵抗を従来
より大幅に低減することができる。また、細い１層目Ａ
ｌ配線に大電流が集中することになく２層目Ａｌ配線を
介してパッド７、８にまで電流が流れるのでエレクトロ
マイグレション耐性の向上が図れる。
に形成されているため、ドレイン配線に対してもソース
配線と同様、その配線抵抗を大きく低減することができ
る。以上により、大面積のＬＤＭＯＳの配線抵抗を従来
より大幅に低減することができる。また、細い１層目Ａ
ｌ配線に大電流が集中することになく２層目Ａｌ配線を
介してパッド７、８にまで電流が流れるのでエレクトロ
マイグレション耐性の向上が図れる。
【００２５】上記２層Ａｌ配線構造の製造方法につい
て、図１のＡ−Ａ断面における部分的な断面図を示す図
３をもとに説明する。まず、半導体基板３０に格子状に
複数のソースセル、ドレインセルを交互に配置形成し、
さらにゲート電極３１を形成する（図３（ａ））。そし
て、第１の絶縁層３２を形成した後、ソースセルとドレ
インセル上の第１の絶縁層３２に、ソースコンタクト
３、ドレインコンタクト４形成のためのコンタクトホー
ル３ａ、４ａをそれぞれ形成する（図３（ｂ））。
て、図１のＡ−Ａ断面における部分的な断面図を示す図
３をもとに説明する。まず、半導体基板３０に格子状に
複数のソースセル、ドレインセルを交互に配置形成し、
さらにゲート電極３１を形成する（図３（ａ））。そし
て、第１の絶縁層３２を形成した後、ソースセルとドレ
インセル上の第１の絶縁層３２に、ソースコンタクト
３、ドレインコンタクト４形成のためのコンタクトホー
ル３ａ、４ａをそれぞれ形成する（図３（ｂ））。
【００２６】この第１の絶縁層３２上に１層目のＡｌ配
線を蒸着する。このとき、ソースコンタクト３、ドレイ
ンコンタクト４が形成される。この蒸着されたＡｌ配線
を、図２に示すように、向かい合ったくし歯状にエッチ
ングして、１層目ソース配線５、１層目ドレイン配線６
を形成する（図３（ｃ））。次に、第２の絶縁層３３を
形成した後、１層目ソース配線５および１層目ドレイン
配線６上で、２層目ソース配線２０および２層目ドレイ
ン配線２１と交差する箇所の第２の絶縁層３３に、それ
ぞれソースコンタクト２２ａおよびドレインコンタクト
２３ａ形成のためのコンタクトホール３３、３４を形成
する（図３（ｄ））。また、この図３には示されていな
いが、上記外周部、パッド部のコンタクト２２ｂ、２２
ｃ、２３ｂ、２３ｃ形成のためのコンタクトホールもそ
れぞれ形成する。
線を蒸着する。このとき、ソースコンタクト３、ドレイ
ンコンタクト４が形成される。この蒸着されたＡｌ配線
を、図２に示すように、向かい合ったくし歯状にエッチ
ングして、１層目ソース配線５、１層目ドレイン配線６
を形成する（図３（ｃ））。次に、第２の絶縁層３３を
形成した後、１層目ソース配線５および１層目ドレイン
配線６上で、２層目ソース配線２０および２層目ドレイ
ン配線２１と交差する箇所の第２の絶縁層３３に、それ
ぞれソースコンタクト２２ａおよびドレインコンタクト
２３ａ形成のためのコンタクトホール３３、３４を形成
する（図３（ｄ））。また、この図３には示されていな
いが、上記外周部、パッド部のコンタクト２２ｂ、２２
ｃ、２３ｂ、２３ｃ形成のためのコンタクトホールもそ
れぞれ形成する。
【００２７】この後、第２の絶縁層３３上に２層目のＡ
ｌ配線を蒸着する。このとき、コンタクト２２ａ〜２２
ｃ，２３ａ〜２３ｃが形成される。さらに、この２層目
のＡｌ配線を図１に示すよう１層目のＡｌ配線に対し４
５度傾けて、向かい合ったくし歯状にエッチングし、２
層目ソース配線２０、２層目ドレイン配線２１を形成す
る（図３（ｅ））。
ｌ配線を蒸着する。このとき、コンタクト２２ａ〜２２
ｃ，２３ａ〜２３ｃが形成される。さらに、この２層目
のＡｌ配線を図１に示すよう１層目のＡｌ配線に対し４
５度傾けて、向かい合ったくし歯状にエッチングし、２
層目ソース配線２０、２層目ドレイン配線２１を形成す
る（図３（ｅ））。
【００２８】以上により、図１に示す２層Ａｌ配線構造
が形成される。なお、上記実施例では、２層目ソース配
線２０、２層目ドレイン配線２１のそれぞれのくし歯部
分の幅を等しいものとしたが、図４に示すように、２層
目ソース配線２０、２層目ドレイン配線２１の形状を、
パッド７、８に近づくにつれて幅広にするようにしても
よい。このような形状にすることにより、パッド近くの
電流密度の集中を緩和し、エレクトロマイグレーション
耐性においてさらに最適化することができる。
が形成される。なお、上記実施例では、２層目ソース配
線２０、２層目ドレイン配線２１のそれぞれのくし歯部
分の幅を等しいものとしたが、図４に示すように、２層
目ソース配線２０、２層目ドレイン配線２１の形状を、
パッド７、８に近づくにつれて幅広にするようにしても
よい。このような形状にすることにより、パッド近くの
電流密度の集中を緩和し、エレクトロマイグレーション
耐性においてさらに最適化することができる。
【００２９】また、上記実施例では、１層目Ａｌ配線に
対し２層目Ａｌ配線のパターンを４５度傾けるようにし
たものを示したが、それ以外の角度、例えば９０度傾け
るようにしてもよい。さらに、ＬＤＭＯＳ以外に、パワ
ー系のバイポーラトランジスタ、その他、半導体基板の
横方向に電流を流すタイプの半導体素子に本発明を適用
することができる。この場合、パワー系のバイポーラト
ランジスタのエミッタ領域、コレクタ領域が特許請求の
範囲における第１種、第２種の素子要素に相当する。
対し２層目Ａｌ配線のパターンを４５度傾けるようにし
たものを示したが、それ以外の角度、例えば９０度傾け
るようにしてもよい。さらに、ＬＤＭＯＳ以外に、パワ
ー系のバイポーラトランジスタ、その他、半導体基板の
横方向に電流を流すタイプの半導体素子に本発明を適用
することができる。この場合、パワー系のバイポーラト
ランジスタのエミッタ領域、コレクタ領域が特許請求の
範囲における第１種、第２種の素子要素に相当する。
【図１】本発明の一実施例を示す２層Ａｌ配線構造を示
す平面図である。
す平面図である。
【図２】１層目のＡｌ配線パターンを示す平面図であ
る。
る。
【図３】図１に示す２層Ａｌ配線構造の製造方法を示す
工程図である。
工程図である。
【図４】本発明の他の実施例を示す２層Ａｌ配線構造を
示す平面図である。
示す平面図である。
【図５】従来の２層Ａｌ配線構造を示す平面図である。
１ ソースセル ２ ドレインセル ３，２２ａ ソースコンタクト ４，２３ａ ドレインコンタクト ５ １層目ソース配線 ６ １層目ドレイン配線 ７ ソースパッド ８ ドレインパッド ２０ ２層目ソース配線 ２１ ２層目ドレイン配線 ２２ｂ，２３ｂ 外周部コンタクト ２２ｃ ２３ｃ パッド部コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 喜明 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (6)
- 【請求項１】 半導体基板に格子状に交互配置して形成
され、前記半導体基板表面の横方向に電流路を形成する
複数の第１種、第２種の素子要素と、 この複数の第１種、第２種の素子要素の上に形成された
第１の絶縁層と、 この第１の絶縁層の上に、前記複数の第１種、第２種の
素子要素とそれぞれ電気的に接続される第１種、第２種
の１層目配線が形成され、この第１種、第２種の１層目
配線が互いに噛み合う形でそれぞれくし歯状にパターン
形成された１層目配線パターンと、 この１層目配線パターンの上に形成された第２の絶縁層
と、 この第２の絶縁層の上に、前記第１種、第２種の１層目
配線とそれぞれ電気的に接続される第１種、第２種の２
層目配線が形成され、この第１種、第２種の２層目配線
が互いに噛み合う形でそれぞれくし歯状にパターン形成
された２層目配線パターンとを備え、 前記第１種、第２種の２層目配線のくし歯状パターン
は、前記第１種、第２種の１層目配線のくし歯状パター
ンに対し所定角度傾いて形成されており、 前記第１種の１層目配線と２層目配線とが交差する箇所
でその両者が電気的に接続され、また前記第２種の１層
目配線と２層目配線とが交差する箇所でその両者が電気
的に接続されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板に格子状に交互配置して形成
された複数のソースセルおよびドレインセルと、 この複数のソースセルおよびドレインセル上に形成され
た第１の絶縁層と、 前記複数のソースセルのそれぞれの上の前記第１の絶縁
層に形成された第１のソース用コンタクトを介して前記
複数のソースセルと電気的に接続するように、くし歯状
にパターン形成された１層目ソース配線と、 前記複数のドレインセルのそれぞれの上の前記第１の絶
縁層に形成された第１のドレイン用コンタクトを介して
前記複数のドレインセルと電気的に接続するように、く
し歯状にパターン形成された１層目ドレイン配線とを備
え、 前記１層目ソース配線のくし歯状パターンと前記１層目
ドレイン配線のくし歯状パターンが互いに噛み合うよう
に配置されて、前記１層目ソース配線と前記１層目ドレ
イン配線にて１層目配線パターンが形成され、さらにこ
の１層目配線パターン上に形成された第２の絶縁層と、 前記第２の絶縁層の上に形成され、前記１層目ソース配
線のくし歯状パターンと所定角度傾いたくし歯状パター
ンの２層目ソース配線と、 前記第２の絶縁層の上に形成され、前記１層目ドレイン
配線のくし歯状パターンと所定角度傾いたくし歯状パタ
ーンの２層目ドレイン配線とを備え、 前記２層目ソース配線のくし歯状パターンと前記２層目
ドレイン配線のくし歯状パターンが互いに噛み合うよう
に配置されて、前記２層目ソース配線と前記２層目ドレ
イン配線にて２層目配線パターンが形成されており、 前記１層目ソース配線と前記２層目ソース配線とが交差
する箇所で前記第２の絶縁層に形成された第２のソース
用コンタクトを介して前記１層目ソース配線と前記２層
目ソース配線とが電気的に接続され、また前記１層目ド
レイン配線と前記２層目ドレイン配線とが交差する箇所
で前記第２の絶縁層に形成された第２のドレイン用コン
タクトを介して前記１層目ドレイン配線と前記２層目ド
レイン配線とが電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項３】 前記１層目ソース配線と前記２層目ソー
ス配線は、前記第２の絶縁層に形成したコンタクトを介
して電気的に接続されたソースパッドを有するととも
に、前記１層目ドレイン配線と前記２層目ドレイン配線
は、前記第２の絶縁層に形成したコンタクトを介して電
気的に接続されたドレインパッドを有することを特徴と
する請求項２に記載の半導体装置。 - 【請求項４】 前記１層目ソース配線の外周部の前記ソ
ースセルおよびドレインセルが形成されていない領域に
おいて、前記第２の絶縁層に形成されたコンタクトを介
して前記１層目ソース配線と前記２層目ソース配線とが
電気的に接続されていることを特徴とする請求項２又は
３に記載の半導体装置。 - 【請求項５】 前記１層目ドレイン配線の外周部の前記
ソースセルおよびドレインセルが形成されていない領域
において、前記第２の絶縁層に形成されたコンタクトを
介して前記１層目ドレイン配線と前記２層目ドレイン配
線とが電気的に接続されていることを特徴とする請求項
２乃至４のいずれか１に記載の半導体装置。 - 【請求項６】 前記２層目のソース配線、２層目ドレイ
ン配線は、前記ソースパッド、ドレインパッドに近づく
につれて幅広となるくし歯状パターンにてそれぞれ形成
されていることを特徴とする請求項３に記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25526694A JP3355817B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体装置 |
| US08/543,864 US5672894A (en) | 1994-10-20 | 1995-10-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25526694A JP3355817B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125176A true JPH08125176A (ja) | 1996-05-17 |
| JP3355817B2 JP3355817B2 (ja) | 2002-12-09 |
Family
ID=17276366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25526694A Expired - Fee Related JP3355817B2 (ja) | 1994-10-20 | 1994-10-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5672894A (ja) |
| JP (1) | JP3355817B2 (ja) |
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Families Citing this family (29)
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|---|---|---|---|---|
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| US5955763A (en) * | 1997-09-16 | 1999-09-21 | Winbond Electronics Corp. | Low noise, high current-drive MOSFET structure for uniform serpentine-shaped poly-gate turn-on during an ESD event |
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