JPS62104138A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にポリサイド構造の電極
や配線を多層に構成した半導体装置に関する。

〔従来の技術〕

近年、半導体装置の高集積化及び高速動作化の要求に伴
い、ゲート電極を始めとする各種電極や配線に、多結晶
シリコン層と金属シリサイド層とを積層した所謂ポリサ
イド構造が採用され、またこれと同時に配線を上下方向
に配設する多層配線化が進められている。例えば、第３
図に示すように、半導体基板１１表面の絶縁膜１２上に
多結晶シリコン層１４と金属シリサイド層１５とからな
るポリサイド構造の下側配線層１３を延設し、これを層
間絶縁膜１６で覆った上でここにスルーホール１７を開
設し、前記層間絶縁膜１６上に延設した多結晶シリコン
層１９と金属シリサイド層２０とからなる上側配線層１
８をこのスルーホール１７を通して前記下側配線層１３
に接続し、多層配線構造を構成している。

〔発明が解決しようとする問題点〕

上述した従来の多層配線構造を有する半導体装置では、
下側配線層１３と上側配線層１８とが共にポリサイド構
造の場合には、スルーホール１７における両者の接続は
、下側配線層１３の金属シリサイド層１５と、上側配線
層１８の多結晶シリコン層１９との接合となる。このた
め、この接合において金属シリサイド層１５と多結晶シ
リコン層１９との間に電位障壁が生じて高い接合抵抗に
なることがある。

また、上述の構成では下側配線層１３と上側配線層１８
とが接続する接触面積はスルーホール１７の開口面積に
限定されるため、スルーホール１７径の低下に伴って接
触面積も低減され、半導体装置の微細化に伴って接続抵
抗が増大するという問題もある。

〔問題点を解決するための手段〕

本発明の半導体装置は、半導体装置の高集積度を図る一
方で下側配線層と上側配線層との接続抵抗の低減を図る
ものであり、多結晶シリコン層と金属シリサイド層とで
ポリサイド構造に形成した下側配線層と、少なくとも多
結晶シリコン層ををする上側配線層とを有し、両配線層
を上下方向に接続する多層配線構造において、下側配線
層の上層に設けた金属シリサイド層を選択的に除去し、
露呈された下層の多結晶シリコン層に上側配線層の多結
晶シリコン層を直接接続する構成としている。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例の断面図であり、特に配線構
造の部分を選択的に示す図である。

図のように、シリコン等の半導体基板１の表面にはシリ
コン酸化膜等の絶縁膜２を形成し、この上に下側配線層
３を所要のパターンに形成している。この下側配線層３
はポリサイド構造に構成しており、下層の多結晶シリコ
ン層４とこの上に積層して設けた下層の金属シリサイド
層５とで構成している。金属シリサイド層５としては、
チタンシリサイド層、タングステンシリサイド層あるい
はモリブデンシリサイド層等の高融点金属シリサイド層
が好ましい。この下側配線層３の上にはＣＶＤシリコン
酸化膜からなる層間絶縁膜６を被覆し、この層間絶縁膜
６の所定箇所にはスルーホール７を開設している。また
、この層間絶縁膜６上には上側配線層８を所望のパター
ンに形成している。この上側配線層８もここではポリサ
イド構造に構成しており、下層の多結晶シリコン層９と
上層の金属シリサイド層ＩＯとで構成している。金属シ
リサイドＮ１０は前記下側配線層３の金属シリサイド層
と同様に高融点金属シリサイドで構成される。

そして、これら下側配線層３と上側配線層８とは前記ス
ルーホール７において相互に接続しているが、この接続
箇所においては下側配線層３の上層に設けた金属シリサ
イド層５を選択的に除去して下層の多結晶シリコン層４
を露呈させ、ここに上側配線層８の下層の多結晶シリコ
ンＮ９を直接接続させている。

この構成の配線構造の製造方法を第２図（ａ）〜（ｃ）
を用いて説明する。

先ず、同図（ａ）のように半導体基板１表面の絶縁膜２
上に多結晶シリコン層４及び金属シリサイドＮ５を順次
形成し、これをフォトエツチング法により所要のパター
ンに形成し下側配線層３を形成する。そして、この上に
ＣＶＤシリコン酸化膜を成長させ層間絶縁膜６を形成し
、選択エツチング法によって所要の箇所にスルーホール
７を開設する。

次いで、同図（ｂ）のようにスルーホール７を通して前
記下側配線層３の上層の金属シリサイド層５のみをエツ
チングし、下層の多結晶シリコン層４をスルーホール７
内に露呈させる。

しかる上で、同図（Ｃ）のように多結晶シリコン層９及
び金属シリサイド層１０を順次形成し、フォトエツチン
グ法により所要のパターンに形成することにより上側配
線Ｎ８を形成する。これにより、第１図に示す半導体装
置を完成する。

なお、下側配線層３及び上側配線層８の形成に際しては
、多結晶シリコン層４．９を形成した上に金属層を形成
し、これを熱処理して金属層をシリサイド化する方法を
用いることもできる。

この構成によれば、下側配線層３と上側配線層８との接
続部では、下側配線層３の下層の多結晶シリコン層４に
、上側配線層８の下層の多結晶シリコンＮ９が直接接続
した構成とされるので、両者間に電位障壁が生じること
もなく、接合抵抗の低い接続を得ることができる。また
、下側配線層３の上層の金属シリサイド層５をエツチン
グ除去した上で上側配線層８を接続しているので、少な
くとも金属シリサイド層５の厚さ分だけ再配線層３．８
の接触面積を増大でき、接続抵抗を低減することができ
る。

これにより、上側配線層３と下側配線層８との接続抵抗
を低減でき、半導体装置の電極または配線の低抵抗化を
図り、半導体装置の動作の高速化を図ることもできる。

なお、本発明は下側配線層がポリサイド構造であれば、
上側配線層は単に多結晶シリコン層のみの場合でも同様
に適用できる。

〔発明の効果〕

以上説明したように本発明は、多結晶シリコン層と金属
シリサイド層とでポリサイド構造に形成した下側配線層
の上層に設けた金属シリサイド層を選択的に除去し、露
呈された下層の多結晶シリコン層に上側配線層の多結晶
シリコン層を直接接続する構成としているので、上、下
の各配線層間での電位障壁を抑制しかつ接触面積を増大
して両者間での接続抵抗の低減を図り、電極または配線
抵抗の小さな多層配線構造を構成できる。

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例の断面図、第２
図（ａ）〜（Ｃ）はその製造方法を説明するための工程
順に示す断面図、第３図は従来構造の断面図である。 １．１１・・・半導体基板、２．１２・・・絶縁膜、３
゜１３・・・下側配線層、４．１４・・・多結晶シリコ
ン層、５．１５・・・金属シリサイド層、６，１６・・
・層間絶縁膜、７，１７・・・スルーホール、８．１８
・・・上側配線層、９，１９・・・多結晶シリコン層、
１０，２０・・・金属シリサイド層。

Claims (1)

1. 【特許請求の範囲】 １、下層の多結晶シリコン層と上層の金属シリサイド層
   とでポリサイド構造に形成した下側配線層と、少なくと
   も多結晶シリコン層を有する上側配線層とを有し、両配
   線層を層間絶縁膜に設けたスルーホールを通して上下方
   向に接続する多層配線構造を有する半導体装置であって
   、下側配線層の上層に設けた金属シリサイド層を前記ス
   ルーホール内において選択的に除去し、露呈された多結
   晶シリコン層に上側配線層の多結晶シリコン層を直接接
   続したことを特徴とする半導体装置。 ２、上側配線層を多結晶シリコン層と金属シリサイド層
   とのポリサイド構造に構成してなる特許請求の範囲第１
   項記載の半導体装置。