JPH08123662A - 加算方法および加算器 - Google Patents
加算方法および加算器Info
- Publication number
- JPH08123662A JPH08123662A JP26374994A JP26374994A JPH08123662A JP H08123662 A JPH08123662 A JP H08123662A JP 26374994 A JP26374994 A JP 26374994A JP 26374994 A JP26374994 A JP 26374994A JP H08123662 A JPH08123662 A JP H08123662A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- signal
- digit
- propagation
- generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】２進数の２数の加算において、加算桁数の増加
に伴う加算時間の増加を削減できる加算方式および加算
器を与える。 【構成】桁上げ先見回路が、第ｉ桁の桁上げ生成信号ｇ
i および桁上げ伝搬信号ｐi 、第ｉ−１桁の桁上げ生成
信号ｇi-1 および桁上げ伝搬信号ｐi-1 、第ｉ−２の桁
上げ生成信号ｇi-2 および桁上げ伝搬信号ｐi-2 を用
い、第ｉ−３桁のキャリー信号ｃi-3 から３桁ずつ先見
して第ｉ桁のキャリー信号ｃi を生成する。これによ
り、ｎ桁の加算に必要な加算器のゲート桁数をｌｏｇ3
ｎ程度に削減できる。
に伴う加算時間の増加を削減できる加算方式および加算
器を与える。 【構成】桁上げ先見回路が、第ｉ桁の桁上げ生成信号ｇ
i および桁上げ伝搬信号ｐi 、第ｉ−１桁の桁上げ生成
信号ｇi-1 および桁上げ伝搬信号ｐi-1 、第ｉ−２の桁
上げ生成信号ｇi-2 および桁上げ伝搬信号ｐi-2 を用
い、第ｉ−３桁のキャリー信号ｃi-3 から３桁ずつ先見
して第ｉ桁のキャリー信号ｃi を生成する。これによ
り、ｎ桁の加算に必要な加算器のゲート桁数をｌｏｇ3
ｎ程度に削減できる。
Description
【０００１】
【産業上の利用分野】本発明は加算方法および加算器に
関し、特に桁上げ先見方式を用いる２進数の加算方法お
よび加算器に関する。
関し、特に桁上げ先見方式を用いる２進数の加算方法お
よび加算器に関する。
【０００２】
【従来の技術】従来の一般的な多ビットの加算器では、
情報処理学会編，情報処理ハンドブック，第３５４頁，
オーム社（１９８９年）等に記載されているＣＬＡ（Ｃ
ａｒｒｙ Ｌｏｏｋ−ａｈｅａｄ：桁上げ先見）方式の
加算器が広く採用されている。この方式は、下位の演算
によりキャリー信号が決定されるのではなく、基本的に
は演算すべきｎ桁のそれぞれ毎に、その桁より下位の桁
から直接求めたキャリー信号を用いて演算する加算方法
である。
情報処理学会編，情報処理ハンドブック，第３５４頁，
オーム社（１９８９年）等に記載されているＣＬＡ（Ｃ
ａｒｒｙ Ｌｏｏｋ−ａｈｅａｄ：桁上げ先見）方式の
加算器が広く採用されている。この方式は、下位の演算
によりキャリー信号が決定されるのではなく、基本的に
は演算すべきｎ桁のそれぞれ毎に、その桁より下位の桁
から直接求めたキャリー信号を用いて演算する加算方法
である。
【０００３】演算対象の任意の桁、第ｉ桁のキャリー信
号ｃi は、第ｉ桁の加数，被加数をそれぞれｘi ，
ｙi 、および第ｉ桁のキャリー伝搬信号，およびキャリ
ー生成信号をそれぞれｐi ，ｇi とすると、次式で表さ
れる。
号ｃi は、第ｉ桁の加数，被加数をそれぞれｘi ，
ｙi 、および第ｉ桁のキャリー伝搬信号，およびキャリ
ー生成信号をそれぞれｐi ，ｇi とすると、次式で表さ
れる。
【０００４】 ｐi ＝ｘi ○＋ｙi ｇi ＝ｘi ｙi ｃi ＝（ｘi ｙi ）＋（ｘi ○＋ｙi ）ｃi-1 ＝ｇi ＋ｐi ｃi-1 ………………………………………………………（１） ここで記号○＋は排他的論理和を示す。
【０００５】さらに、多ビットの高速加算器では、キャ
リー信号の伝搬部分にキャリー信号の伝搬を２桁毎に行
うＢＬＣ（Ｂｉｎａｒｙ Ｌｏｏｋ−ａｈｅａｄ Ｃａ
ｒｒｙ：２進先見桁上げ）方式の加算器が採用されてい
る。
リー信号の伝搬部分にキャリー信号の伝搬を２桁毎に行
うＢＬＣ（Ｂｉｎａｒｙ Ｌｏｏｋ−ａｈｅａｄ Ｃａ
ｒｒｙ：２進先見桁上げ）方式の加算器が採用されてい
る。
【０００６】この方法では、演算対象の任意の桁、第ｉ
桁のキャリー信号ｃi は、第（ｉ−２）桁のキャリー信
号ｃi-2 を用いて、次式で表される。
桁のキャリー信号ｃi は、第（ｉ−２）桁のキャリー信
号ｃi-2 を用いて、次式で表される。
【０００７】 ｃi ＝ｇi ＋ｐi ｇi-1 ＋ｐi ｐi-1 ｃi-2 ＝ｇi ’＋ｐi ’ｃi-2 …（２） すなわち、第１および第２項（＝ｇi ＋ｐi ｇi-1 ）を
新たにキャリー生成信号ｇi ’、第３項のｃi-2 を除く
部分（＝ｐi ｐi-1 ）を新たにキャリー伝搬信号ｐi ’
と定義しなおすことによって、キャリー信号を２桁毎に
同時に伝搬させている。
新たにキャリー生成信号ｇi ’、第３項のｃi-2 を除く
部分（＝ｐi ｐi-1 ）を新たにキャリー伝搬信号ｐi ’
と定義しなおすことによって、キャリー信号を２桁毎に
同時に伝搬させている。
【０００８】この方法によると、ｎ桁の加算において
は、最上位のキャリー信号ｃn を生成する場合の遅延時
間はｌｏｇ2 ｎの程度に抑えられ、上述のＣＬＡ方式に
比べて長い桁数の加算を高速に行うことができる。
は、最上位のキャリー信号ｃn を生成する場合の遅延時
間はｌｏｇ2 ｎの程度に抑えられ、上述のＣＬＡ方式に
比べて長い桁数の加算を高速に行うことができる。
【０００９】従来のＢＬＣ方式の加算器のキャリー生成
信号ｇi ’およびキャリー伝搬信号ｐi ’の生成回路の
回路図を示す図２を参照すると、この従来の加算器はＯ
Ｒ−ＮＡＮＤゲート３０１と、ＮＯＲゲート３０２とを
備える。
信号ｇi ’およびキャリー伝搬信号ｐi ’の生成回路の
回路図を示す図２を参照すると、この従来の加算器はＯ
Ｒ−ＮＡＮＤゲート３０１と、ＮＯＲゲート３０２とを
備える。
【００１０】次に、図２を参照して、従来の加算方法お
よび加算器の動作について説明すると、ＯＲ−ＮＡＮＤ
ゲート３０１は、供給を受けた反転キャリー生成信号Ｉ
（反転）ｇi-1 および反転キャリー伝搬信号Ｉｐi のＯ
Ｒ演算を行い、さらにこのＯＲ演算値と反転キャリー生
成信号Ｉｇi とのＮＡＮＤ演算を行ってキャリー生成信
号ｇi ’を生成する。ＮＯＲゲート３０２は、反転キャ
リー伝搬信号Ｉｐi と反転キャリー伝搬信号Ｉｐi-1 と
のＮＯＡ演算を行いキャリー伝搬信号ｐi ’を生成す
る。
よび加算器の動作について説明すると、ＯＲ−ＮＡＮＤ
ゲート３０１は、供給を受けた反転キャリー生成信号Ｉ
（反転）ｇi-1 および反転キャリー伝搬信号Ｉｐi のＯ
Ｒ演算を行い、さらにこのＯＲ演算値と反転キャリー生
成信号Ｉｇi とのＮＡＮＤ演算を行ってキャリー生成信
号ｇi ’を生成する。ＮＯＲゲート３０２は、反転キャ
リー伝搬信号Ｉｐi と反転キャリー伝搬信号Ｉｐi-1 と
のＮＯＡ演算を行いキャリー伝搬信号ｐi ’を生成す
る。
【００１１】
【発明が解決しようとする課題】上述した従来の加算方
法および加算器は、キャリー信号の伝搬を２桁毎に行う
ので、ｎ桁の加算において最上位のキャリー信号を得る
ための所要時間がｌｏｇ2 ｎの程度以下にはできないと
いう欠点がある。
法および加算器は、キャリー信号の伝搬を２桁毎に行う
ので、ｎ桁の加算において最上位のキャリー信号を得る
ための所要時間がｌｏｇ2 ｎの程度以下にはできないと
いう欠点がある。
【００１２】
【課題を解決するための手段】本発明の加算方法は、２
つのｎ桁（ｎ≧３）の２進数の各々の第ｉ桁（３≧ｉ≧
ｎ）の値の論理積で生成されるキャリー生成信号および
前記第ｉ桁の値の排他的論理和で生成されるキャリー伝
搬信号を用いた加算方法において、第ｉ桁のキャリー伝
搬信号と第（ｉ−１）桁のキャリー生成信号との第１の
論理積を算出し、前記第ｉ桁のキャリー伝搬信号と第
（ｉ−１）桁のキャリー伝搬信号と第（ｉ−２）桁のキ
ャリー生成信号との第２の論理積を算出し、前記第ｉ桁
のキャリー伝搬信号と前記第（ｉ−１）桁のキャリー伝
搬信号と第（ｉ−２）桁のキャリー伝搬信号と第（ｉ−
３）桁のキャリー信号との第３の論理積を算出し、第ｉ
桁のキャリー生成信号と前記第１，第２および第３の論
理積との論理和を算出することにより第ｉ桁のキャリー
信号が生成されることを特徴とするものである。
つのｎ桁（ｎ≧３）の２進数の各々の第ｉ桁（３≧ｉ≧
ｎ）の値の論理積で生成されるキャリー生成信号および
前記第ｉ桁の値の排他的論理和で生成されるキャリー伝
搬信号を用いた加算方法において、第ｉ桁のキャリー伝
搬信号と第（ｉ−１）桁のキャリー生成信号との第１の
論理積を算出し、前記第ｉ桁のキャリー伝搬信号と第
（ｉ−１）桁のキャリー伝搬信号と第（ｉ−２）桁のキ
ャリー生成信号との第２の論理積を算出し、前記第ｉ桁
のキャリー伝搬信号と前記第（ｉ−１）桁のキャリー伝
搬信号と第（ｉ−２）桁のキャリー伝搬信号と第（ｉ−
３）桁のキャリー信号との第３の論理積を算出し、第ｉ
桁のキャリー生成信号と前記第１，第２および第３の論
理積との論理和を算出することにより第ｉ桁のキャリー
信号が生成されることを特徴とするものである。
【００１３】本発明の加算器は、２つのｎ桁（ｎ≧３）
の２進数の各々の第ｉ桁（３≧ｉ≧ｎ）の値の論理積で
生成されるキャリー生成信号および前記第ｉ桁の値の排
他的論理和で生成されるキャリー伝搬信号を用い第（ｉ
−３）桁のキャリー信号から第ｉ桁のキャリー信号を直
接生成する桁上げ先見回路を備える加算器において、前
記桁上げ先見回路が、第ｉ桁のキャリー伝搬信号と第
（ｉ−１）桁のキャリー生成信号との供給に応答して第
１の否定論理積を生成する２入力ＮＡＮＤゲートと、前
記第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャリ
ー伝播信号と第（ｉ−１）桁のキャリー生成信号との供
給に応答して第２の否定論理積を生成する第１の３入力
ＮＡＮＤゲートと、前記第ｉ桁のキャリー伝搬信号と前
記第（ｉ−１）桁のキャリー伝搬信号と第（ｉ−２）桁
のキャリー伝搬信号との供給に応答して次桁の第ｉ桁の
キャリー伝搬信号である第３の否定論理和を生成する第
２の３入力ＮＡＮＤゲートと、第ｉ桁のキャリー生成信
号の否定論理と前記第１および第２の否定論理積との供
給に応答してキャリー生成信号である第４の否定論理積
を生成する第３の３入力ＮＡＮＤゲートを備えて構成さ
れている。
の２進数の各々の第ｉ桁（３≧ｉ≧ｎ）の値の論理積で
生成されるキャリー生成信号および前記第ｉ桁の値の排
他的論理和で生成されるキャリー伝搬信号を用い第（ｉ
−３）桁のキャリー信号から第ｉ桁のキャリー信号を直
接生成する桁上げ先見回路を備える加算器において、前
記桁上げ先見回路が、第ｉ桁のキャリー伝搬信号と第
（ｉ−１）桁のキャリー生成信号との供給に応答して第
１の否定論理積を生成する２入力ＮＡＮＤゲートと、前
記第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャリ
ー伝播信号と第（ｉ−１）桁のキャリー生成信号との供
給に応答して第２の否定論理積を生成する第１の３入力
ＮＡＮＤゲートと、前記第ｉ桁のキャリー伝搬信号と前
記第（ｉ−１）桁のキャリー伝搬信号と第（ｉ−２）桁
のキャリー伝搬信号との供給に応答して次桁の第ｉ桁の
キャリー伝搬信号である第３の否定論理和を生成する第
２の３入力ＮＡＮＤゲートと、第ｉ桁のキャリー生成信
号の否定論理と前記第１および第２の否定論理積との供
給に応答してキャリー生成信号である第４の否定論理積
を生成する第３の３入力ＮＡＮＤゲートを備えて構成さ
れている。
【００１４】
【実施例】次に、本発明の実施例の１ビット分の桁上げ
先見回路を回路図で示す図１を参照すると、この図に示
す本実施例の加算器は、キャリー伝搬信号ｐi とキャリ
ー生成信号ｇi-1 とのＮＡＮＤ演算を行い信号Ｉ（ｐi
ｇi-1 ）を生成するＮＡＮＤゲート１０１と、キャリー
伝搬信号ｐi ，ｐi-1 とキャリー生成信号ｇi-2 とのＮ
ＡＮＤ演算を行い信号Ｉ（ｐi ，ｐi-1 ｇi-2 ）を生成
するＮＡＮＤゲート１０２と、キャリー伝搬信号ｐi ，
ｐi-1 およびＰi-2 のＮＡＮＤ演算を行い信号Ｉ
（ｐi ，ｐi-1 ｐi-2 ）を生成しキャリー伝搬信号
ｐi ”として出力するＮＡＮＤゲート１０３と、反転キ
ャリー生成信号Ｉｇi と信号Ｉ（ｐi ｇi-1 ）および信
号Ｉ（ｐi ，ｐi-1 ｇi-2 ）とのＮＡＮＤ演算を行いキ
ャリー生成信号ｇi ”を生成するＮＡＮＤゲート１０４
とを備える。
先見回路を回路図で示す図１を参照すると、この図に示
す本実施例の加算器は、キャリー伝搬信号ｐi とキャリ
ー生成信号ｇi-1 とのＮＡＮＤ演算を行い信号Ｉ（ｐi
ｇi-1 ）を生成するＮＡＮＤゲート１０１と、キャリー
伝搬信号ｐi ，ｐi-1 とキャリー生成信号ｇi-2 とのＮ
ＡＮＤ演算を行い信号Ｉ（ｐi ，ｐi-1 ｇi-2 ）を生成
するＮＡＮＤゲート１０２と、キャリー伝搬信号ｐi ，
ｐi-1 およびＰi-2 のＮＡＮＤ演算を行い信号Ｉ
（ｐi ，ｐi-1 ｐi-2 ）を生成しキャリー伝搬信号
ｐi ”として出力するＮＡＮＤゲート１０３と、反転キ
ャリー生成信号Ｉｇi と信号Ｉ（ｐi ｇi-1 ）および信
号Ｉ（ｐi ，ｐi-1 ｇi-2 ）とのＮＡＮＤ演算を行いキ
ャリー生成信号ｇi ”を生成するＮＡＮＤゲート１０４
とを備える。
【００１５】次に、図１を参照して本実施例の動作につ
いて説明すると、ＮＡＮＤゲート１０１は、第ｉ桁のキ
ャリー伝搬信号ｐi と前桁の第ｉ−１桁のキャリー生成
信号ｇi-1 との供給に応答してＮＡＮＤ演算を行い信号
Ｉ（ｐi ｇi-1 ）を生成する。また、ＮＡＮＤゲート１
０２は、第ｉ桁および第ｉ−１桁のキャリー伝搬信号ｐ
i ，ｐi-1 と第ｉ−２桁のキャリー生成信号ｇi-2 との
供給に応答してＮＡＮＤ演算を行い信号Ｉ（ｐi ，ｐ
i-1 ｇi-2 ）を生成する。ＮＡＮＤゲート１０３は、供
給を受けた第ｉ桁，第ｉ−１桁および第ｉ−２桁のキャ
リー伝搬信号ｐi，ｐi-1 およびＰi-2 のＮＡＮＤ演算
を行い生成された信号Ｉ（ｐi ｐi-1 ｐi-2 ）をキャリ
ー伝搬信号ｐi ”として出力する。さらに、ＮＡＮＤゲ
ート１０４は、供給を受けた第ｉ桁の反転キャリー生成
信号Ｉｇi と信号Ｉ（ｐi ｇi-1 ）および信号Ｉ
（ｐi ，ｐi-1 ｇi-2 ）とのＮＡＮＤ演算を行いキャリ
ー生成信号ｇi ”を生成する。
いて説明すると、ＮＡＮＤゲート１０１は、第ｉ桁のキ
ャリー伝搬信号ｐi と前桁の第ｉ−１桁のキャリー生成
信号ｇi-1 との供給に応答してＮＡＮＤ演算を行い信号
Ｉ（ｐi ｇi-1 ）を生成する。また、ＮＡＮＤゲート１
０２は、第ｉ桁および第ｉ−１桁のキャリー伝搬信号ｐ
i ，ｐi-1 と第ｉ−２桁のキャリー生成信号ｇi-2 との
供給に応答してＮＡＮＤ演算を行い信号Ｉ（ｐi ，ｐ
i-1 ｇi-2 ）を生成する。ＮＡＮＤゲート１０３は、供
給を受けた第ｉ桁，第ｉ−１桁および第ｉ−２桁のキャ
リー伝搬信号ｐi，ｐi-1 およびＰi-2 のＮＡＮＤ演算
を行い生成された信号Ｉ（ｐi ｐi-1 ｐi-2 ）をキャリ
ー伝搬信号ｐi ”として出力する。さらに、ＮＡＮＤゲ
ート１０４は、供給を受けた第ｉ桁の反転キャリー生成
信号Ｉｇi と信号Ｉ（ｐi ｇi-1 ）および信号Ｉ
（ｐi ，ｐi-1 ｇi-2 ）とのＮＡＮＤ演算を行いキャリ
ー生成信号ｇi ”を生成する。
【００１６】このように、本実施例の加算器の桁上げ先
見回路は、（２）式をさらに展開することにより得られ
る第ｉ桁のキャリー信号ｃi と第ｉ−３桁のキャリー信
号ｃi-3 との関係式に対応するものである。
見回路は、（２）式をさらに展開することにより得られ
る第ｉ桁のキャリー信号ｃi と第ｉ−３桁のキャリー信
号ｃi-3 との関係式に対応するものである。
【００１７】 ｃi ＝ｇi ＋ｐi ｇi-1 ＋ｐi ｐi-1 ｇi-2 ＋ｐi ｐi-1 ｐi-2 ｃi-3 ＝ｇi ”＋ｐi ”ｃi-3 …………………………………………………（２） ここで、 ｇi ”＝ｇi ＋ｐi ｇi-1 ＋ｐi ｐi-1 ｇi-2 ，ｐi ”＝ｐi ｐi-1 ｐi-2 したがって、本実施例の回路を用いることにより、第ｉ
桁のキャリー信号が第（ｉ−３）桁のキャリー信号から
直接得られる。このように３桁ごとに桁上げ信号を先見
することにより所要のゲート段数を削減できるので、加
算を高速化できる。具体的には、ｎ桁の加算に対してキ
ャリー伝搬遅延はｌｏｇ3 ｎの程度にまで削減できる。
桁のキャリー信号が第（ｉ−３）桁のキャリー信号から
直接得られる。このように３桁ごとに桁上げ信号を先見
することにより所要のゲート段数を削減できるので、加
算を高速化できる。具体的には、ｎ桁の加算に対してキ
ャリー伝搬遅延はｌｏｇ3 ｎの程度にまで削減できる。
【００１８】従来のＢＬＣ加算器における、図３のＯＲ
−ＮＡＮＤ複合ゲート３０１のある基準の遅延時間（例
えば同一のプロセス条件で形成した一定の負荷容量を持
つ一定サイズのインバータの遅延時間）に対する比をａ
とし、本実施例の加算器の３入力ＮＡＮＤゲート１０
２，１０３および１０４における上記比をｂとすると、
本実施例の加算器の従来のＢＬＣ加算器の桁上げ伝搬遅
延に対する遅延時間削減の効果は、次式で表される。
−ＮＡＮＤ複合ゲート３０１のある基準の遅延時間（例
えば同一のプロセス条件で形成した一定の負荷容量を持
つ一定サイズのインバータの遅延時間）に対する比をａ
とし、本実施例の加算器の３入力ＮＡＮＤゲート１０
２，１０３および１０４における上記比をｂとすると、
本実施例の加算器の従来のＢＬＣ加算器の桁上げ伝搬遅
延に対する遅延時間削減の効果は、次式で表される。
【００１９】 （ａｌｏｇ2 ｎ）／（２ｂｌｏｇ3 ｎ）……………………………………（３） したがって、従来のＢＬＣ加算器に比較して本実施例の
加算器は、ａ／ｂ＞１．２６の条件のもとでｎが大きい
ほど高速となる。
加算器は、ａ／ｂ＞１．２６の条件のもとでｎが大きい
ほど高速となる。
【００２０】次に、本発明の第２の実施例をブロックで
示す図２を参照すると、この図に示す本実施例の加算器
は８桁の加算器であり、入力端子１，２に供給された２
個の８桁の２進数（以下２数）からキャリー伝播信号ｐ
およびキャリー生成信号ｇの各々を生成するｐｇ信号生
成回路２０１と、２数の和を生成し出力端子に出力する
和生成回路２０２と、図１の桁上げ先見回路２１３〜２
１８と、それぞれ図１の桁上げ先見回路の機能のうち入
力の値に応じて不要機能を省く最適化により得られた回
路であるバッファ２０３〜２０６，ＡＮＤ−ＯＲゲート
２０７〜２１０およびキャリー生成信号ｇi ”を生成す
る部分回路であるキャリー生成信号生成回路２１１，２
１２とを備える。
示す図２を参照すると、この図に示す本実施例の加算器
は８桁の加算器であり、入力端子１，２に供給された２
個の８桁の２進数（以下２数）からキャリー伝播信号ｐ
およびキャリー生成信号ｇの各々を生成するｐｇ信号生
成回路２０１と、２数の和を生成し出力端子に出力する
和生成回路２０２と、図１の桁上げ先見回路２１３〜２
１８と、それぞれ図１の桁上げ先見回路の機能のうち入
力の値に応じて不要機能を省く最適化により得られた回
路であるバッファ２０３〜２０６，ＡＮＤ−ＯＲゲート
２０７〜２１０およびキャリー生成信号ｇi ”を生成す
る部分回路であるキャリー生成信号生成回路２１１，２
１２とを備える。
【００２１】図２を参照して本実施例の動作について説
明すると、入力端子１，２に与えられた２個の８桁の２
進数の供給に応答してｐｇ信号生成回路２０１は８個の
キャリー伝搬信号ｐおよびキャリー生成信号ｇの組を生
成する。これら各桁のキャリー伝搬信号ｐおよびキャリ
ー生成信号ｇの組は、桁上げ先見回路２１３〜２１８、
およびバッファ２０３〜２０６，ＡＮＤ−ＯＲゲート２
０７〜２１０，キャリー生成信号生成回路２１１，２１
２に供給され、全てのキャリー信号が生成される。この
ようにして得られた全てのキャリー信号は和生成回路２
０２に供給され、和生成回路２０２はこれらキャリー信
号の供給に応答して２数の和を生成し出力端子に出力す
る。
明すると、入力端子１，２に与えられた２個の８桁の２
進数の供給に応答してｐｇ信号生成回路２０１は８個の
キャリー伝搬信号ｐおよびキャリー生成信号ｇの組を生
成する。これら各桁のキャリー伝搬信号ｐおよびキャリ
ー生成信号ｇの組は、桁上げ先見回路２１３〜２１８、
およびバッファ２０３〜２０６，ＡＮＤ−ＯＲゲート２
０７〜２１０，キャリー生成信号生成回路２１１，２１
２に供給され、全てのキャリー信号が生成される。この
ようにして得られた全てのキャリー信号は和生成回路２
０２に供給され、和生成回路２０２はこれらキャリー信
号の供給に応答して２数の和を生成し出力端子に出力す
る。
【００２２】以上実施例をもって本発明を説明したが、
本発明はこの実施例のみに限定されるものではない。例
えば、本実施例の桁上げ先見回路の代りに、図１に示し
たものと等価な論理動作をする異なる回路構成の全てに
ついて、桁上げの先見を目的とする回路であるかぎり、
本発明が適用されることは明らかである。
本発明はこの実施例のみに限定されるものではない。例
えば、本実施例の桁上げ先見回路の代りに、図１に示し
たものと等価な論理動作をする異なる回路構成の全てに
ついて、桁上げの先見を目的とする回路であるかぎり、
本発明が適用されることは明らかである。
【００２３】また、本実施例の加算器の桁上げ先見回路
は、正論理入力正論理出力の論理回路であるが、入力ま
たは出力を負論理に変更して加算器に用いた場合も、本
発明は支障なく適用可能である。
は、正論理入力正論理出力の論理回路であるが、入力ま
たは出力を負論理に変更して加算器に用いた場合も、本
発明は支障なく適用可能である。
【００２４】また本発明を桁上げ伝搬の全ての部分に適
用する代りに、一部の桁上げ先見部分にのみ適用するこ
とも、本発明の主旨を逸脱しない限り適用できることは
勿論である。
用する代りに、一部の桁上げ先見部分にのみ適用するこ
とも、本発明の主旨を逸脱しない限り適用できることは
勿論である。
【００２５】
【発明の効果】以上説明したように、本発明の加算方法
および加算器は、従来のＢＬＣ加算器と比較して加算対
象２進数の桁数が大きいほど高速であるので、大きな桁
数の加算を必要とする高精度な演算器を高速化すること
ができるという効果がある。
および加算器は、従来のＢＬＣ加算器と比較して加算対
象２進数の桁数が大きいほど高速であるので、大きな桁
数の加算を必要とする高精度な演算器を高速化すること
ができるという効果がある。
【図１】本発明の加算方法および加算器の第１の実施例
を示す桁上げ先見回路の回路図である。
を示す桁上げ先見回路の回路図である。
【図２】本発明の加算方法および加算器の第２の実施例
を示すブロック図である。
を示すブロック図である。
【図３】従来の加算器の桁上げ先見回路の一例を示す回
路図である。
路図である。
１０１〜１０４ ＮＡＮＤゲート ２０１ ｐｇ信号生成回路 ２０２ 和生成回路 ２０３〜２０６ バッファ ２０７〜２１０ ＡＮＤ−ＯＲゲート ２１１，２１２ キャリー生成信号生成回路 ２１３〜２１８ 桁上げ先見回路 ３０１ ＯＲ−ＮＡＮＤゲート ３０２ ＮＯＲゲート
Claims (3)
- 【請求項１】 ２つのｎ桁（ｎ≧３）の２進数の各々の
第ｉ桁（３≧ｉ≧ｎ）の値の論理積で生成されるキャリ
ー生成信号および前記第ｉ桁の値の排他的論理和で生成
されるキャリー伝搬信号を用いた加算方法において、 第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャリー
生成信号との第１の論理積を算出し、 前記第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャ
リー伝搬信号と第（ｉ−２）桁のキャリー生成信号との
第２の論理積を算出し、 前記第ｉ桁のキャリー伝搬信号と前記第（ｉ−１）桁の
キャリー伝搬信号と第（ｉ−２）桁のキャリー伝搬信号
と第（ｉ−３）桁のキャリー信号との第３の論理積を算
出し、 第ｉ桁のキャリー生成信号と前記第１，第２および第３
の論理積との論理和を算出することにより第ｉ桁のキャ
リー信号が生成されることを特徴とする加算方法。 - 【請求項２】 ２つのｎ桁（ｎ≧３）の２進数の各々の
第ｉ桁（３≧ｉ≧ｎ）の値の論理積で生成されるキャリ
ー生成信号および前記第ｉ桁の値の排他的論理和で生成
されるキャリー伝搬信号を用い第（ｉ−３）桁のキャリ
ー信号から第ｉ桁のキャリー信号を直接生成する加算方
法において、 前記第ｉ桁のキャリー信号を生成するキャリー生成信号
が、 第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャリー
生成信号との第１の論理積を算出し、 前記第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャ
リー伝搬信号と第（ｉ−２）桁のキャリー生成信号との
第２の論理積を算出し、 第ｉ桁のキャリー生成信号と前記第１および第２の論理
積との論理和を算出することにより生成され、 前記第ｉ桁のキャリー信号を直接生成するキャリー伝播
信号が、 前記第ｉ桁のキャリー伝搬信号と前記第（ｉ−１）桁の
キャリー伝搬信号と第（ｉ−２）桁のキャリー伝搬信号
との第３の論理積を算出することにより生成されること
を特徴とする桁上げ先見型の加算方法。 - 【請求項３】 ２つのｎ桁（ｎ≧３）の２進数の各々の
第ｉ桁（３≧ｉ≧ｎ）の値の論理積で生成されるキャリ
ー生成信号および前記第ｉ桁の値の排他的論理和で生成
されるキャリー伝搬信号を用い第（ｉ−３）桁のキャリ
ー信号から第ｉ桁のキャリー信号を直接生成する桁上げ
先見回路を備える加算器において、 前記桁上げ先見回路が、 第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャリー
生成信号との供給に応答して第１の否定論理積を生成す
る２入力ＮＡＮＤゲートと、 前記第ｉ桁のキャリー伝搬信号と第（ｉ−１）桁のキャ
リー伝播信号と第（ｉ−１）桁のキャリー生成信号との
供給に応答して第２の否定論理積を生成する第１の３入
力ＮＡＮＤゲートと、 前記第ｉ桁のキャリー伝搬信号と前記第（ｉ−１）桁の
キャリー伝搬信号と第（ｉ−２）桁のキャリー伝搬信号
との供給に応答して次桁の第ｉ桁のキャリー伝搬信号で
ある第３の否定論理和を生成する第２の３入力ＮＡＮＤ
ゲートと、 第ｉ桁のキャリー生成信号の否定論理と前記第１および
第２の否定論理積との供給に応答してキャリー生成信号
である第４の否定論理積を生成する第３の３入力ＮＡＮ
Ｄゲートとを備えることを特徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26374994A JPH08123662A (ja) | 1994-10-27 | 1994-10-27 | 加算方法および加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26374994A JPH08123662A (ja) | 1994-10-27 | 1994-10-27 | 加算方法および加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08123662A true JPH08123662A (ja) | 1996-05-17 |
Family
ID=17393759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26374994A Pending JPH08123662A (ja) | 1994-10-27 | 1994-10-27 | 加算方法および加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08123662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438571B1 (en) | 1998-10-28 | 2002-08-20 | Nec Corporation | Adder circuit |
| WO2008038387A1 (fr) * | 2006-09-28 | 2008-04-03 | Fujitsu Limited | Circuit à retenue anticipée, circuit de génération de retenue, procédé de retenue anticipée et procédé de génération de retenue |
-
1994
- 1994-10-27 JP JP26374994A patent/JPH08123662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438571B1 (en) | 1998-10-28 | 2002-08-20 | Nec Corporation | Adder circuit |
| WO2008038387A1 (fr) * | 2006-09-28 | 2008-04-03 | Fujitsu Limited | Circuit à retenue anticipée, circuit de génération de retenue, procédé de retenue anticipée et procédé de génération de retenue |
| US8516030B2 (en) | 2006-09-28 | 2013-08-20 | Fujitsu Limited | Carry look-ahead circuit and carry look-ahead method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002108606A (ja) | スティッキービット生成回路及び乗算器 | |
| JPH0479013B2 (ja) | ||
| JPH04332036A (ja) | 浮動小数点乗算器とその乗算方式 | |
| WO2005086675A2 (en) | Arithmetic circuit with balanced logic levels for low-power operation | |
| JP3356613B2 (ja) | 加算方法および加算器 | |
| JPH09501528A (ja) | 高速算術演算装置のけた上げ先見加算器段の数を減少させる構造及び方法 | |
| JPH07234778A (ja) | 演算回路 | |
| JPH08123662A (ja) | 加算方法および加算器 | |
| JP2001501341A (ja) | デジタル加算器回路 | |
| JPH0651950A (ja) | 加算回路 | |
| US6631393B1 (en) | Method and apparatus for speculative addition using a limited carry | |
| JP3106525B2 (ja) | 加算方式及びその回路 | |
| JP3286793B2 (ja) | キャリアウトを確定する回路及び方法 | |
| JP2681968B2 (ja) | 演算処理装置 | |
| JPH113210A (ja) | ３入力比較器、並びにこれを用いた飽和演算装置およびその演算方法 | |
| JP2907276B2 (ja) | 演算処理装置 | |
| KR950015180B1 (ko) | 고속연산형 가산기 | |
| JPH0319568B2 (ja) | ||
| JPH083788B2 (ja) | 演算処理装置 | |
| JPH0535447A (ja) | 高速１加算回路 | |
| JP3370688B2 (ja) | 加算器のフラグ生成回路 | |
| JPH06309153A (ja) | 乗算回路 | |
| EP1769335A2 (en) | Arithmetic circuit with balanced logic levels for low-power operation | |
| JPH06168101A (ja) | 加算装置及び加算方法 | |
| JPH02238522A (ja) | 絶対値演算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970422 |