JPH04332036A - 浮動小数点乗算器とその乗算方式 - Google Patents
浮動小数点乗算器とその乗算方式Info
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- JPH04332036A JPH04332036A JP3102278A JP10227891A JPH04332036A JP H04332036 A JPH04332036 A JP H04332036A JP 3102278 A JP3102278 A JP 3102278A JP 10227891 A JP10227891 A JP 10227891A JP H04332036 A JPH04332036 A JP H04332036A
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Abstract
め要約のデータは記録されません。
Description
乗算方式に関し、特に符号付き二進数乗算器を用いた浮
動小数点乗算器とその乗算方式に関する。
の加算と仮数部の乗算を行なった後に、丸めおよび桁合
わせを行なう必要がある。
にアレイ型乗算器やワレス(Wallace)型乗算器
を用いていた。図2に後者の浮動小数点乗算器の構成例
を示す。図2において、従来の浮動小数点乗算器は、指
数部加算器1と、ワレス型の乗算器5と、論理回路6と
、丸め桁合わせ器4とを備えて構成されていた。乗算器
5は、ワレス型ツリー51と加算器52とを有して構成
されていた。
の指数部E1,E2を指数部加算器1により加算する。 また、浮動小数点のn(正の整数)ビットの仮数部M1
,M2をワレス型の乗算器5に入力し乗算を行なう。 乗算器5の出力のうち下位m(m≦n)ビットNの総論
理和Oを論理和回路6で求める。丸め桁合わせ器4は、
この総論理和Oを制御信号として指数部加算器1の出力
Aと乗算器5の出力の上位nビットLから浮動小数点乗
算器の出力Iを出力するというものであった。
長をnとすると、ビット長p(p>n)の二進数2個を
入力とし、ビット長(2p−1)を持った二進数を出力
する。丸め桁合わせ器4が必要とする乗算器5の出力は
、上位q(q>n)ビットと切捨てられた(2p−1−
q)ビットの総論理和Sすなわちステッキービットであ
る。この総論理和Sは、乗算が完全に終了してからでな
いと求められない。したがって、従来の浮動小数点乗算
器の全遅延時間は次のようになる。
算出+丸め桁合わせこの総論理和Sを求める時間が従来
の浮動小数点乗算器における最大遅延経路の一つとなっ
ていた。
数点乗算器とその乗算方式は、丸め処理および桁合わせ
処理に必要な切捨てられた下位ビットの総論理和、すな
わち、ステッキービットは乗算が完全に終了してからで
ないと求められないために、浮動小数点乗算回路全体と
しての演算速度が低いというという欠点を有している。
乗算器は、第一および第二の浮動小数点数の各々の指数
部を入力とする指数部加算器と、前記第一および第二の
浮動小数点数の各々のn(正の整数)ビットの仮数部を
入力とする符号付き二進数加算器ツリーと、前記符号付
き二進数加算器ツリーの2つの出力を入力とする減算器
と、前記符号付き二進数加算器ツリーの2つの出力のそ
れぞれ下位m(m≦n)ビットを入力とする論理和回路
と、前記符号付き二進数加算器ツリーの2つの出力と前
記指数部加算器の出力と前記論理和回路の出力とを入力
とし演算結果を出力する丸め桁合わせ回路とを備えて構
成されている。
、第一および第二の浮動小数点数の各々の指数部を加算
し、前記第一および第二の浮動小数点数の各々のn(正
の整数)ビットの仮数部を加算器ツリーを有する乗算器
で乗算して乗算出力を出力し、前記乗算出力の下位m(
m≦n)ビットの総論理和の数値により丸め処理および
桁合わせ処理を行なう浮動小数点乗算方式において、前
記数値を前記加算器ツリーの出力から求めるものである
。
て説明する。
例を示すブロック図である。
すように、指数部加算器1と、符号付き二進数型の乗算
器2と、論理回路3と、丸め桁合わせ器4とを備えて構
成されている。乗算器2は、符号付き二進数加算器ツリ
ー21と減算器22とを有して構成されている。
の指数部E1,E2を指数部加算器1により加算する。 また、浮動小数点のn(正の整数)ビットの仮数部M1
,M2を符号付き二進数型の乗算器2に入力し乗算を行
なう。符号付き二進数加算器ツリー21の出力Bおよび
出力のそれぞれ下位約nビットの出力D,Fの総論理和
Hを論理和回路3により求める。丸め桁合わせ器4は、
総論理和Hを制御信号として、指数加算器1の出力Aと
乗算器2の出力の上位ビットGから浮動小数点乗算器の
出力Iを出力する。
算器は、乗算器としワレス型の乗算器と同等の演算速度
を有する符号付き二進数型の乗算器2を用いるので、こ
れを構成する符号付き二進数加算器の出力から切捨てビ
ットの総論理和Sを求めることができる。これにより、
浮動小数点乗算器全体の遅延時間は、次のようになる。
したがって、前述の従来の例に比較して総論理和Sの算
出に要していた時間の分が短縮できる。
点乗算器とその乗算方式は、符号付き二進数加算器ツリ
ーと、符号付き二進数加算器ツリーの2つの出力を入力
とする減算器と、符号付き二進数加算器ツリーの2つの
出力のそれぞれ下位ビットを入力とする論理和回路とを
備えることにより、丸め処理および桁合わせ処理に必要
な切捨てられた下位ビットの総論理和、すなわち、ステ
ッキービットは乗算が完全に終了していなくても生成で
きるので、浮動小数点乗算回路全体としての演算速度を
高速化できるという効果を有している。
ロック図である。
を示すブロック図である。
減算器 51 ワレス型ツリー 52 加算器
Claims (2)
- 【請求項1】 第一および第二の浮動小数点数の各々
の指数部を入力とする指数部加算器と、前記第一および
第二の浮動小数点数の各々のn(正の整数)ビットの仮
数部を入力とする符号付き二進数加算器ツリーと、前記
符号付き二進数加算器ツリーの2つの出力を入力とする
減算器と、前記符号付き二進数加算器ツリーの2つの出
力のそれぞれ下位m(m≦n)ビットを入力とする論理
和回路と、前記符号付き二進数加算器ツリーの2つの出
力と前記指数部加算器の出力と前記論理和回路の出力と
を入力とし演算結果を出力する丸め桁合わせ回路とを備
えることを特徴とする浮動小数点乗算器。 - 【請求項2】 第一および第二の浮動小数点数の各々
の指数部を加算し、前記第一および第二の浮動小数点数
の各々のn(正の整数)ビットの仮数部を加算器ツリー
を有する乗算器で乗算して乗算出力を出力し、前記乗算
出力の下位m(m≦n)ビットの総論理和の数値により
丸め処理および桁合わせ処理を行なう浮動小数点乗算方
式において、前記数値を前記加算器ツリーの出力から求
めることを特徴とする浮動小数点乗算方式。
Priority Applications (1)
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---|---|---|---|
JP10227891A JP3345894B2 (ja) | 1991-05-08 | 1991-05-08 | 浮動小数点乗算器 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10227891A JP3345894B2 (ja) | 1991-05-08 | 1991-05-08 | 浮動小数点乗算器 |
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Publication Number | Publication Date |
---|---|
JPH04332036A true JPH04332036A (ja) | 1992-11-19 |
JP3345894B2 JP3345894B2 (ja) | 2002-11-18 |
Family
ID=14323139
Family Applications (1)
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---|---|---|---|
JP10227891A Expired - Lifetime JP3345894B2 (ja) | 1991-05-08 | 1991-05-08 | 浮動小数点乗算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3345894B2 (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007215192A (ja) * | 2006-02-09 | 2007-08-23 | Altera Corp | プログラマブルロジックデバイスのための特殊処理ブロック |
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-
1991
- 1991-05-08 JP JP10227891A patent/JP3345894B2/ja not_active Expired - Lifetime
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