JPH04332036A - 浮動小数点乗算器とその乗算方式 - Google Patents
浮動小数点乗算器とその乗算方式Info
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- JPH04332036A JPH04332036A JP3102278A JP10227891A JPH04332036A JP H04332036 A JPH04332036 A JP H04332036A JP 3102278 A JP3102278 A JP 3102278A JP 10227891 A JP10227891 A JP 10227891A JP H04332036 A JPH04332036 A JP H04332036A
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- JP
- Japan
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- multiplier
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- floating point
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- bits
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- 241001442055 Vipera berus Species 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 9
- 238000007781 pre-processing Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は浮動小数点乗算器とその
乗算方式に関し、特に符号付き二進数乗算器を用いた浮
動小数点乗算器とその乗算方式に関する。
乗算方式に関し、特に符号付き二進数乗算器を用いた浮
動小数点乗算器とその乗算方式に関する。
【０００２】
【従来の技術】浮動小数点の乗算を行なうには、指数部
の加算と仮数部の乗算を行なった後に、丸めおよび桁合
わせを行なう必要がある。
の加算と仮数部の乗算を行なった後に、丸めおよび桁合
わせを行なう必要がある。
【０００３】従来の浮動小数点乗算器は、仮数部の乗算
にアレイ型乗算器やワレス（Ｗａｌｌａｃｅ）型乗算器
を用いていた。図２に後者の浮動小数点乗算器の構成例
を示す。図２において、従来の浮動小数点乗算器は、指
数部加算器１と、ワレス型の乗算器５と、論理回路６と
、丸め桁合わせ器４とを備えて構成されていた。乗算器
５は、ワレス型ツリー５１と加算器５２とを有して構成
されていた。
にアレイ型乗算器やワレス（Ｗａｌｌａｃｅ）型乗算器
を用いていた。図２に後者の浮動小数点乗算器の構成例
を示す。図２において、従来の浮動小数点乗算器は、指
数部加算器１と、ワレス型の乗算器５と、論理回路６と
、丸め桁合わせ器４とを備えて構成されていた。乗算器
５は、ワレス型ツリー５１と加算器５２とを有して構成
されていた。
【０００４】次に、動作について説明する。
【０００５】まず、前処理段階で切出された浮動小数点
の指数部Ｅ１，Ｅ２を指数部加算器１により加算する。 また、浮動小数点のｎ（正の整数）ビットの仮数部Ｍ１
，Ｍ２をワレス型の乗算器５に入力し乗算を行なう。 乗算器５の出力のうち下位ｍ（ｍ≦ｎ）ビットＮの総論
理和Ｏを論理和回路６で求める。丸め桁合わせ器４は、
この総論理和Ｏを制御信号として指数部加算器１の出力
Ａと乗算器５の出力の上位ｎビットＬから浮動小数点乗
算器の出力Ｉを出力するというものであった。
の指数部Ｅ１，Ｅ２を指数部加算器１により加算する。 また、浮動小数点のｎ（正の整数）ビットの仮数部Ｍ１
，Ｍ２をワレス型の乗算器５に入力し乗算を行なう。 乗算器５の出力のうち下位ｍ（ｍ≦ｎ）ビットＮの総論
理和Ｏを論理和回路６で求める。丸め桁合わせ器４は、
この総論理和Ｏを制御信号として指数部加算器１の出力
Ａと乗算器５の出力の上位ｎビットＬから浮動小数点乗
算器の出力Ｉを出力するというものであった。
【０００６】乗算器５は、浮動小数点の仮数部のビット
長をｎとすると、ビット長ｐ（ｐ＞ｎ）の二進数２個を
入力とし、ビット長（２ｐ−１）を持った二進数を出力
する。丸め桁合わせ器４が必要とする乗算器５の出力は
、上位ｑ（ｑ＞ｎ）ビットと切捨てられた（２ｐ−１−
ｑ）ビットの総論理和Ｓすなわちステッキービットであ
る。この総論理和Ｓは、乗算が完全に終了してからでな
いと求められない。したがって、従来の浮動小数点乗算
器の全遅延時間は次のようになる。
長をｎとすると、ビット長ｐ（ｐ＞ｎ）の二進数２個を
入力とし、ビット長（２ｐ−１）を持った二進数を出力
する。丸め桁合わせ器４が必要とする乗算器５の出力は
、上位ｑ（ｑ＞ｎ）ビットと切捨てられた（２ｐ−１−
ｑ）ビットの総論理和Ｓすなわちステッキービットであ
る。この総論理和Ｓは、乗算が完全に終了してからでな
いと求められない。したがって、従来の浮動小数点乗算
器の全遅延時間は次のようになる。
【０００７】全遅延時間＝前処理＋乗算＋総論理和Ｓの
算出＋丸め桁合わせこの総論理和Ｓを求める時間が従来
の浮動小数点乗算器における最大遅延経路の一つとなっ
ていた。
算出＋丸め桁合わせこの総論理和Ｓを求める時間が従来
の浮動小数点乗算器における最大遅延経路の一つとなっ
ていた。
【０００８】
【発明が解決しようとする課題】上述した従来の浮動小
数点乗算器とその乗算方式は、丸め処理および桁合わせ
処理に必要な切捨てられた下位ビットの総論理和、すな
わち、ステッキービットは乗算が完全に終了してからで
ないと求められないために、浮動小数点乗算回路全体と
しての演算速度が低いというという欠点を有している。
数点乗算器とその乗算方式は、丸め処理および桁合わせ
処理に必要な切捨てられた下位ビットの総論理和、すな
わち、ステッキービットは乗算が完全に終了してからで
ないと求められないために、浮動小数点乗算回路全体と
しての演算速度が低いというという欠点を有している。
【０００９】
【課題を解決するための手段】第１の発明の浮動小数点
乗算器は、第一および第二の浮動小数点数の各々の指数
部を入力とする指数部加算器と、前記第一および第二の
浮動小数点数の各々のｎ（正の整数）ビットの仮数部を
入力とする符号付き二進数加算器ツリーと、前記符号付
き二進数加算器ツリーの２つの出力を入力とする減算器
と、前記符号付き二進数加算器ツリーの２つの出力のそ
れぞれ下位ｍ（ｍ≦ｎ）ビットを入力とする論理和回路
と、前記符号付き二進数加算器ツリーの２つの出力と前
記指数部加算器の出力と前記論理和回路の出力とを入力
とし演算結果を出力する丸め桁合わせ回路とを備えて構
成されている。
乗算器は、第一および第二の浮動小数点数の各々の指数
部を入力とする指数部加算器と、前記第一および第二の
浮動小数点数の各々のｎ（正の整数）ビットの仮数部を
入力とする符号付き二進数加算器ツリーと、前記符号付
き二進数加算器ツリーの２つの出力を入力とする減算器
と、前記符号付き二進数加算器ツリーの２つの出力のそ
れぞれ下位ｍ（ｍ≦ｎ）ビットを入力とする論理和回路
と、前記符号付き二進数加算器ツリーの２つの出力と前
記指数部加算器の出力と前記論理和回路の出力とを入力
とし演算結果を出力する丸め桁合わせ回路とを備えて構
成されている。
【００１０】また、第２の発明の浮動小数点乗算方式は
、第一および第二の浮動小数点数の各々の指数部を加算
し、前記第一および第二の浮動小数点数の各々のｎ（正
の整数）ビットの仮数部を加算器ツリーを有する乗算器
で乗算して乗算出力を出力し、前記乗算出力の下位ｍ（
ｍ≦ｎ）ビットの総論理和の数値により丸め処理および
桁合わせ処理を行なう浮動小数点乗算方式において、前
記数値を前記加算器ツリーの出力から求めるものである
。
、第一および第二の浮動小数点数の各々の指数部を加算
し、前記第一および第二の浮動小数点数の各々のｎ（正
の整数）ビットの仮数部を加算器ツリーを有する乗算器
で乗算して乗算出力を出力し、前記乗算出力の下位ｍ（
ｍ≦ｎ）ビットの総論理和の数値により丸め処理および
桁合わせ処理を行なう浮動小数点乗算方式において、前
記数値を前記加算器ツリーの出力から求めるものである
。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の浮動小数点乗算器の一実施
例を示すブロック図である。
例を示すブロック図である。
【００１３】本実施例の浮動小数点乗算器は、図１に示
すように、指数部加算器１と、符号付き二進数型の乗算
器２と、論理回路３と、丸め桁合わせ器４とを備えて構
成されている。乗算器２は、符号付き二進数加算器ツリ
ー２１と減算器２２とを有して構成されている。
すように、指数部加算器１と、符号付き二進数型の乗算
器２と、論理回路３と、丸め桁合わせ器４とを備えて構
成されている。乗算器２は、符号付き二進数加算器ツリ
ー２１と減算器２２とを有して構成されている。
【００１４】次に、本実施例の動作について説明する。
【００１５】まず、前処理段階で切出された浮動小数点
の指数部Ｅ１，Ｅ２を指数部加算器１により加算する。 また、浮動小数点のｎ（正の整数）ビットの仮数部Ｍ１
，Ｍ２を符号付き二進数型の乗算器２に入力し乗算を行
なう。符号付き二進数加算器ツリー２１の出力Ｂおよび
出力のそれぞれ下位約ｎビットの出力Ｄ，Ｆの総論理和
Ｈを論理和回路３により求める。丸め桁合わせ器４は、
総論理和Ｈを制御信号として、指数加算器１の出力Ａと
乗算器２の出力の上位ビットＧから浮動小数点乗算器の
出力Ｉを出力する。
の指数部Ｅ１，Ｅ２を指数部加算器１により加算する。 また、浮動小数点のｎ（正の整数）ビットの仮数部Ｍ１
，Ｍ２を符号付き二進数型の乗算器２に入力し乗算を行
なう。符号付き二進数加算器ツリー２１の出力Ｂおよび
出力のそれぞれ下位約ｎビットの出力Ｄ，Ｆの総論理和
Ｈを論理和回路３により求める。丸め桁合わせ器４は、
総論理和Ｈを制御信号として、指数加算器１の出力Ａと
乗算器２の出力の上位ビットＧから浮動小数点乗算器の
出力Ｉを出力する。
【００１６】以上述べたように、本発明の浮動小数点乗
算器は、乗算器としワレス型の乗算器と同等の演算速度
を有する符号付き二進数型の乗算器２を用いるので、こ
れを構成する符号付き二進数加算器の出力から切捨てビ
ットの総論理和Ｓを求めることができる。これにより、
浮動小数点乗算器全体の遅延時間は、次のようになる。
算器は、乗算器としワレス型の乗算器と同等の演算速度
を有する符号付き二進数型の乗算器２を用いるので、こ
れを構成する符号付き二進数加算器の出力から切捨てビ
ットの総論理和Ｓを求めることができる。これにより、
浮動小数点乗算器全体の遅延時間は、次のようになる。
【００１７】全遅延時間＝前処理＋乗算＋丸め桁合わせ
したがって、前述の従来の例に比較して総論理和Ｓの算
出に要していた時間の分が短縮できる。
したがって、前述の従来の例に比較して総論理和Ｓの算
出に要していた時間の分が短縮できる。
【００１８】
【発明の効果】以上説明したように、本発明の浮動小数
点乗算器とその乗算方式は、符号付き二進数加算器ツリ
ーと、符号付き二進数加算器ツリーの２つの出力を入力
とする減算器と、符号付き二進数加算器ツリーの２つの
出力のそれぞれ下位ビットを入力とする論理和回路とを
備えることにより、丸め処理および桁合わせ処理に必要
な切捨てられた下位ビットの総論理和、すなわち、ステ
ッキービットは乗算が完全に終了していなくても生成で
きるので、浮動小数点乗算回路全体としての演算速度を
高速化できるという効果を有している。
点乗算器とその乗算方式は、符号付き二進数加算器ツリ
ーと、符号付き二進数加算器ツリーの２つの出力を入力
とする減算器と、符号付き二進数加算器ツリーの２つの
出力のそれぞれ下位ビットを入力とする論理和回路とを
備えることにより、丸め処理および桁合わせ処理に必要
な切捨てられた下位ビットの総論理和、すなわち、ステ
ッキービットは乗算が完全に終了していなくても生成で
きるので、浮動小数点乗算回路全体としての演算速度を
高速化できるという効果を有している。
【図１】本発明の浮動小数点乗算器の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来の浮動小数点乗算器とその乗算方式の一例
を示すブロック図である。
を示すブロック図である。
１ 指数部加算器
２，５ 乗算器
３，６ 論理回路
４ 丸め桁合わせ器
２１ 符号付き二進数加算器ツリー２２
減算器 ５１ ワレス型ツリー ５２ 加算器
減算器 ５１ ワレス型ツリー ５２ 加算器
Claims (2)
- 【請求項１】 第一および第二の浮動小数点数の各々
の指数部を入力とする指数部加算器と、前記第一および
第二の浮動小数点数の各々のｎ（正の整数）ビットの仮
数部を入力とする符号付き二進数加算器ツリーと、前記
符号付き二進数加算器ツリーの２つの出力を入力とする
減算器と、前記符号付き二進数加算器ツリーの２つの出
力のそれぞれ下位ｍ（ｍ≦ｎ）ビットを入力とする論理
和回路と、前記符号付き二進数加算器ツリーの２つの出
力と前記指数部加算器の出力と前記論理和回路の出力と
を入力とし演算結果を出力する丸め桁合わせ回路とを備
えることを特徴とする浮動小数点乗算器。 - 【請求項２】 第一および第二の浮動小数点数の各々
の指数部を加算し、前記第一および第二の浮動小数点数
の各々のｎ（正の整数）ビットの仮数部を加算器ツリー
を有する乗算器で乗算して乗算出力を出力し、前記乗算
出力の下位ｍ（ｍ≦ｎ）ビットの総論理和の数値により
丸め処理および桁合わせ処理を行なう浮動小数点乗算方
式において、前記数値を前記加算器ツリーの出力から求
めることを特徴とする浮動小数点乗算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10227891A JP3345894B2 (ja) | 1991-05-08 | 1991-05-08 | 浮動小数点乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10227891A JP3345894B2 (ja) | 1991-05-08 | 1991-05-08 | 浮動小数点乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04332036A true JPH04332036A (ja) | 1992-11-19 |
| JP3345894B2 JP3345894B2 (ja) | 2002-11-18 |
Family
ID=14323139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10227891A Expired - Lifetime JP3345894B2 (ja) | 1991-05-08 | 1991-05-08 | 浮動小数点乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345894B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007215192A (ja) * | 2006-02-09 | 2007-08-23 | Altera Corp | プログラマブルロジックデバイスのための特殊処理ブロック |
| US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
| US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US9063870B1 (en) | 2006-12-05 | 2015-06-23 | Altera Corporation | Large multiplier for programmable logic device |
| US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
| US9395953B2 (en) | 2006-12-05 | 2016-07-19 | Altera Corporation | Large multiplier for programmable logic device |
| US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
| US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
-
1991
- 1991-05-08 JP JP10227891A patent/JP3345894B2/ja not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
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| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3345894B2 (ja) | 2002-11-18 |
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