JPH08115914A

JPH08115914A - 半導体装置

Info

Publication number: JPH08115914A
Application number: JP24903594A
Authority: JP
Inventors: Takashi Nakajima; 中島　　隆; Hideo Miura; 英生三浦; Naoto Saito; 直人斉藤; Hiroyuki Ota; 裕之太田; Asao Nishimura; 朝雄西村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-10-14
Filing date: 1994-10-14
Publication date: 1996-05-07

Abstract

(57)【要約】【目的】薄膜化された絶縁膜で覆われた大面積導電性薄
膜においてヒロックの発生を防止し、半導体装置製造時
に発生する配線間の短絡、配線の断線、絶縁膜の破壊、
はく離等の不良を防止することが可能な半導体装置を提
供することである。【構成】半導体基板７上に絶縁膜８を介して形成された
大面積導電性薄膜６を有する半導体装置において、該導
電性薄膜６の幅および長さ方向をヒロック発生臨界寸法
以下のｘ₁、ｙ₂に分割し、分割した該導電性薄膜６ａは
別の導電性薄膜６ｂによって電気的に接続される。導電
性薄膜６ｂは、分割した該導電性薄膜６ａと組み合わせ
てもヒロックが発生しないように、ずらして配置され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特
に、半導体基板表面に絶縁膜を介して形成された導電性
薄膜を有する半導体装置に関するものである。

【０００２】

【従来の技術】近年、半導体装置内に形成される電子素
子の高集積化が急速に進められている一方で、製品ニー
ズによっては、大容量コンデンサ、大電流用配線等のよ
うに大形化している電子素子がある。

【０００３】例えば、コンデンサの場合、光通信等のよ
うな、情報伝達の高速化や高密度化を目的とする伝達情
報の高周波数化に対応して、ノイズフィルタ内部に形成
するコンデンサの大容量化が進められている。フィルタ
のノイズ除去可能な周波数は、フィルタ内コンデンサの
容量によって決定され、コンデンサ容量が大きいほど、
高周波数帯域までノイズ分離が可能となる。タンタル等
の高誘電率物質を用いた大容量コンデンサの開発が進め
られてはいるものの、まだ大量生産技術が確立しておら
ず、コンデンサの大容量化は、主にコンデンサ用電極の
大面積化によって実現している。

【０００４】また、大電流負荷用配線においても、配線
に用いられる導電性薄膜の抵抗値を下げるため、配線幅
を広くすること、すなわち配線用導電性薄膜の大面積化
が進められている。

【０００５】しかし配線やコンデンサ用電極等のような
導電性薄膜の大面積化を行うと、設計仕様を満足させる
ことができる反面、導電性薄膜上にヒロックが発生し易
くなるという欠点が生じる。ヒロックとは導電性薄膜表
面に局所的に発生する微小突起であり、上下配線や隣接
配線との短絡、上部配線の断線、導電性薄膜を覆う絶縁
膜の破壊及び剥離、後の工程における露光不良等、様々
な不良の原因となる。

【０００６】そのため、例えば、特開昭５７−４５２５
９号公報、同６１−２５２６４７号公報、同６３−８４
１３７号公報、同５−２１８０３４号公報等において開
示されているように、大面積導電性薄膜にスリットを設
け、薄膜の幅方向の寸法をヒロックが発生しない幅以下
に分割する技術がヒロック発生防止手段として用いられ
てきた。

【０００７】また、特開平３−８２１２８号公報、同４
−８５８２３号公報のように、ヒロック発生前に導電性
薄膜表面への高剛性層の形成、あるいは導電性薄膜上部
への高剛性薄膜の堆積を行うことによって、該導電性薄
膜の変形（ヒロック発生）を強制的に抑える技術も用い
られてきた。

【０００８】

【発明が解決しようとする課題】ところが、幅の広い配
線や大容量コンデンサ用電極においてヒロック発生を防
止するためには、これらの用途に用いられる大面積の導
電性薄膜を分割し、その幅方向寸法のみを制限するだけ
では不十分であることが明らかになった。◆以下、シリ
コン基板上に酸化シリコン膜を介して形成した矩形のア
ルミニウム合金（組成Ａｌ−１ｗｔ．％Ｓｉ、以下Ａｌ
と略す）膜におけるヒロック発生数を検討した結果につ
いて説明する。

【０００９】試料の製作は、以下の順に行った。先ず、
シリコン基板表面を熱酸化し、膜厚１．６μｍの酸化シ
リコン膜を形成した。次に、酸化シリコン膜表面に、ス
パッタリング法にてＡｌ膜を膜厚０．５μｍ堆積し、Ａ
ｌ膜のパターニングを行った。Ａｌ膜パターンは、短辺
が１００μｍ以上の大面積パターンや、短辺が５μｍ以
下でかつ長辺が２０００μｍ程度の細長いパターン等を
形成した。続いて、プラズマを用いた化学蒸着法（以
後、プラズマＣＶＤ法と呼ぶ）にて酸化シリコン膜を膜
厚０．２μｍ（基板温度３５０℃）、電子回路上を平坦
化するための酸化シリコン膜ＳＯＧ（Ｓｐｉｎｏｎ
Ｇｌａｓｓ）を膜厚０．２μｍ（ベーキング温度４４０
℃）、同様にプラズマＣＶＤ法にて酸化シリコン膜を膜
厚０．６μｍ（基板温度３５０℃）堆積した（以後、こ
の３層の絶縁膜を一括して層間絶縁膜と称する）。最後
に、Ａｌ膜及び層間絶縁膜を安定化させるための熱処理
（基板温度４５０℃）を施した。

【００１０】こうして得られた試料のＡｌ膜におけるヒ
ロック発生数の寸法依存性を図４に示す。図中、横軸は
矩形Ａｌ膜の短辺寸法、縦軸はアスペクト比（長辺寸法
／短辺寸法比）である。アスペクト比＝１の場合、矩形
形状は正方形であり、アスペクト比が大きいほど、配線
等のような長い矩形形状であることを表す。図中のマー
カ○はヒロックの発生が認められなかった矩形Ａｌ膜で
あることを、●はヒロックの発生が認められたＡｌ膜で
あることを表す。●の添字は面積１ｍｍ²当たりに換算
したヒロック発生数（以後、この数値をヒロック発生密
度と呼ぶ。単位は個／ｍｍ²とする。）である。

【００１１】主にコンデンサ用電極として用いられる短
辺寸法＞１０μｍ、アスペクト辺比≦３のＡｌ膜（図中
にコンデンサタイプとして示す）の場合、短辺寸法＜約
９０μｍ（例えば、短辺寸法＝長辺寸法＝約７５μｍ、
矩形面積＝約５６００μｍ²）ではヒロックが認められ
なかったが、短辺寸法≧約９０μｍ（例えば、短辺寸法
＝長辺寸法＝約９０μｍ、矩形面積＝約８１００μ
ｍ²）になると急激にヒロックが発生し易くなっている
ことが分かる。

【００１２】主に配線として用いられる短辺寸法≦１０
μｍ以下の細いＡｌ膜（図中に配線タイプとして示す）
の場合にも、アスペクト比≦８０のとき（例えば、短辺
寸法＝約６μｍ、長辺寸法＝約４８０μｍ、矩形面積＝
約２９００μｍ²）にはヒロックが認められず、アスペ
クト比＞８０のＡｌ膜（例えば、短辺寸法＝約６μｍ、
長辺寸法＝約２０００μｍ、矩形面積＝約１２０００μ
ｍ²）においてヒロックが認められた。コンデンサタイ
プのＡｌ膜よりも長辺寸法が約４８０μｍと長いものに
おいてもヒロックが認められなかったことから、ヒロッ
ク発生は長辺寸法に依存していないことが分かる。

【００１３】また、両タイプの中間に位置するＡｌ膜の
場合、短辺寸法＝約６０μｍ、アスペクト比＝約３３
（長辺寸法＝約２０００μｍ、矩形面積＝約１２０００
μｍ²）ではヒロックが発生密度９個／ｍｍ²認められ、
更に矩形面積が大きい短辺寸法＝約４０μｍ、アスペク
ト比＝約１２（長辺寸法＝約４６０μｍ、矩形面積＝約
１８４００μｍ²）ではヒロックは認められなかった。
このことから、ヒロック発生は矩形面積にも依存してい
ないことが分かる。

【００１４】以上のことから、ヒロックはＡｌ膜の短辺
寸法が長いほど、また同一短辺寸法ではアスペクト比が
大きいほど発生し易くなり、各Ａｌ膜短辺寸法に対応し
てヒロックが発生する最小の長辺寸法（以下、この短辺
寸法及び長辺寸法をヒロック発生臨界寸法と称する）が
存在することが明らかになった。図中にヒロックが発生
する寸法領域を灰色領域で、その境界線となるヒロック
発生臨界寸法を濃い灰色曲線にて示す。

【００１５】従って、矩形導電性薄膜におけるヒロック
発生を公知技術のみで防止することは困難であり、Ａｌ
膜を短辺（幅）方向に関して分割するだけでなく、短辺
寸法に応じて長辺方向に関しても分割する必要があるこ
とが分かる。◆一方、近年、半導体装置の高集積化、工
期の短縮及び製造コスト低減のための対策の一つとし
て、多層配線間を絶縁する層間絶縁膜の薄膜化が急速に
進められており、このことによってもヒロックは発生し
やすくなる傾向にある。

【００１６】薄膜化が高集積化へつながる理由に以下に
因る。上部配線と下部配線の電気的接続は、層間絶縁膜
にエッチング等によって設けるコンタクトホールを導電
性材料で埋めることによって行う。このエッチング等に
よるコンタクトホール形成工程では、絶縁膜厚方向のエ
ッチングだけでなく、面内方向にも多少はエッチングさ
れてしまうため、最終的にはコンタクトホール壁面が垂
直にならず、上部配線側が広く、下部配線側が狭くなる
ようにテーパが付いてしまう。そのため、下部配線側に
おいて必要な導通抵抗を持つコンタクトホール面積（コ
ンタクトホールを膜面内平面で切ったときに現われる面
積）を確保するためには、上部配線側のコンタクトホー
ル寸法を、テーパが付いてコンタクトホール面積が縮小
する分、予め大きい寸法にする必要がある。

【００１７】従って、絶縁性が保たれる範囲内で層間絶
縁膜の厚さを薄くするほど、上部配線側のコンタクトホ
ール面積を小面積化できるため、高集積化を進めること
が可能になる。◆また、コンタクトホールは、面積が小
さく、深さが深いほど、コンタクトホール内部を導電性
物質で隙間無く埋めることは困難になる。それ故、層間
絶縁膜の厚さを薄くするほど導通不良が生じにくい構造
となる。更に、層間絶縁膜薄膜化の実施によって、膜堆
積時間の短縮、或いは材料費の削減が可能になるため、
工期の短縮、製造コストの低減につながる。

【００１８】しかし、この反面、層間絶縁膜の薄膜化は
層間絶縁膜の曲げ剛性を低下させ、ヒロック発生等の導
電性薄膜の変形を生じさせ易くすることになる。◆以上
述べたように、半導体装置内において、導電性薄膜の大
面積化が進み、かつ高集積化を進むほど、ヒロックが発
生し易い状況に変化していくため、近年ではますます有
効なヒロック発生防止対策を講ずる必要性が生じてい
る。

【００１９】本発明の目的は、半導体装置上の電子素子
の大形化、及び層間絶縁膜の薄膜化のニーズに対応し、
あらゆる形状の大面積導電性薄膜を有する半導体装置に
おいて、ヒロックが発生しないような積層構造を提供す
ることにある。

【００２０】

【課題を解決するための手段】上記の相反する製品ニー
ズ、すなわち層間絶縁膜の薄膜化及び導電性薄膜の大面
積化を満たす半導体装置においてヒロックを発生させな
いためには、大面積の導電性薄膜を、図４で示したヒロ
ック発生臨界寸法以下になるように分割する必要があ
る。更には、分割された導電性薄膜を電気的に接続する
ことで、一つの大面積導電性薄膜と同様の機能を持たせ
る必要がある。◆設計仕様を満たすために大面積化され
た導電性薄膜において、ヒロックが発生しない半導体装
置を提供するため、本発明は以下の特徴を備える。

【００２１】本発明の半導体装置は、第一の絶縁膜を介
して半導体基板表面に形成された導電性薄膜を有するも
のであって、（１）（ａ）該導電性薄膜と同一面内の異
なる二方向両方に関して、該導電性薄膜を少なくとも二
つずつに分割した第一の導電性薄膜と、（ｂ）該第一の
導電性薄膜と同一面内に設けられ、かつすべての第一の
導電性薄膜が電気的に接続されるように隣接する該第一
の導電性薄膜同士を電気的に接続する複数の第二の導電
性薄膜とを有すること、または（２）（ａ）該導電性薄
膜と同一面内の異なる二方向両方に関して、該導電性薄
膜を等間隔ごとに少なくとも二つずつに分割した第一の
導電性薄膜と、（ｂ）該第一の導電性薄膜と同一面内に
設けられ、かつすべての第一の導電性薄膜が電気的に接
続されるように隣接する該第一の導電性薄膜同士を電気
的に接続する複数の第二の導電性薄膜とを有すること、
（３）（ａ）該導電性薄膜と同一面内の第一の方向に関
して、該導電性薄膜を等間隔ごとに少なくとも二つに分
割し、かつ該導電性薄膜と同一面内の該第一の方向とは
異なる第二の方向に関して、該第一の方向で分割した間
隔とは異なる等間隔ごとに該導電性薄膜を少なくとも二
つに分割した第一の導電性薄膜と、（ｂ）該第一の導電
性薄膜と同一面内に設けられ、かつすべての第一の導電
性薄膜が電気的に接続されるように隣接する該第一の導
電性薄膜同士を電気的に接続する複数の第二の導電性薄
膜とを有することを特徴とする。本発明においては、前
記絶縁膜と第一の導電性薄膜との間に第三の導電性薄膜
を設けることも有効である。また、前記第二の導電性薄
膜が、前記第一の導電性薄膜以外の素子と電気的に接続
されていないことも有効である。

【００２２】また、本発明の別の半導体装置は、第一の
絶縁膜を介して半導体基板表面に形成された導電性薄膜
と、該導電性薄膜を被う第二の絶縁膜を有するものであ
って、（４）（ａ）該導電性薄膜と同一面内の異なる二
方向両方に関して、該導電性薄膜を少なくとも二つずつ
に分割した第一の導電性薄膜と、（ｂ）すべての該第一
の導電性薄膜が電気的に接続されるように隣接する該第
一の導電性薄膜同士を第二の絶縁膜表面を経由して電気
的に接続する複数の第二の導電性薄膜とを有することを
特徴とし、かつ該第二の導電性薄膜は該第一の導電性薄
膜以外の素子と電気的に接続されていないこと、（５）
（ａ）該導電性薄膜と同一面内の異なる二方向両方に関
して、該導電性薄膜を等間隔ごとに少なくとも二つずつ
に分割した第一の導電性薄膜と、（ｂ）すべての該第一
の導電性薄膜が電気的に接続されるように隣接する該第
一の導電性薄膜同士を第二の絶縁膜表面を経由して電気
的に接続する複数の第二の導電性薄膜とを有することを
特徴とし、かつ該第二の導電性薄膜は該第一の導電性薄
膜以外の素子と電気的に接続されていないこと、（６）
（ａ）該導電性薄膜と同一面内の第一の方向に関して、
該導電性薄膜を等間隔ごとに少なくとも二つに分割し、
かつ該導電性薄膜と同一面内の該第一の方向とは異なる
第二の方向に関して、該第一の方向で分割した間隔とは
異なる等間隔ごとに該導電性薄膜を少なくとも二つに分
割した第一の導電性薄膜と、（ｂ）すべての該第一の導
電性薄膜が電気的に接続されるように隣接する該第一の
導電性薄膜同士を第二の絶縁膜表面を経由して電気的に
接続する複数の第二の導電性薄膜とを有することを特徴
とし、かつ該第二の導電性薄膜は該第一の導電性薄膜以
外の素子と電気的に接続されていないことを特徴とす
る。

【００２３】また、本発明の更に別の半導体装置は、絶
縁膜を介して半導体基板表面に形成された導電性薄膜を
有するものであって、（７）（ａ）該導電性薄膜と同一
面内の異なる二方向両方に関して、該導電性薄膜を少な
くとも二つずつに分割した第一の導電性薄膜と、（ｂ）
該第一の導電性薄膜を堆積した全領域及び該第一の導電
性薄膜の間の全領域の上に形成された第二の導電性薄膜
とを有すること、（８）（ａ）該導電性薄膜と同一面内
の異なる二方向両方に関して、該導電性薄膜を等間隔ご
とに少なくとも二つずつに分割した第一の導電性薄膜
と、（ｂ）該第一の導電性薄膜を堆積した全領域及び該
第一の導電性薄膜の間の全領域の上に形成された第二の
導電性薄膜とを有すること、（９）（ａ）該導電性薄膜
と同一面内の第一の方向に関して、該導電性薄膜を等間
隔ごとに少なくとも二つに分割し、かつ該導電性薄膜と
同一面内の該第一の方向とは異なる第二の方向に関し
て、該第一の方向で分割した間隔とは異なる等間隔ごと
に該導電性薄膜を少なくとも二つに分割した第一の導電
性薄膜と、（ｂ）該第一の導電性薄膜を堆積した全領域
及び該第一の導電性薄膜の間の全領域の上に形成された
第二の導電性薄膜とを有することを特徴とする。本発明
においては、（ｃ）前記絶縁膜と該第一の導電性薄膜と
の間に第三の導電性薄膜を設けることも有効である。ま
た、（ｄ）該第一の導電性薄膜同士の間で該第二の導電
性薄膜の表面に接するようなリブを持ち、かつ該第二の
導電性薄膜を覆う第二の絶縁膜を有することも有効であ
る。更には、該第二の導電性薄膜が同一形状の該第一の
導電性薄膜よりも曲げ剛性が高いことも有効である。

【００２４】また、本発明の更に別の半導体装置は、第
一の絶縁膜を介して半導体基板表面に形成された導電性
薄膜と、該導電性薄膜を被う第二の絶縁膜とを有するも
のであって、（１０）（ａ）膜厚が薄い部分及び複数の
膜厚が厚い部分が存在する第一の導電性薄膜と、（ｂ）
該第一の導電性薄膜の膜厚が薄い部分の表面に接するよ
うなリブを持つ第二の絶縁膜とを有すること、（１１）
（ａ）膜厚が薄い部分及び複数の膜厚が厚い部分が存在
する第一の導電性薄膜と、（ｂ）該第一の導電性薄膜を
堆積した領域上に形成された第二の導電性薄膜と、
（ｃ）該第一の導電性薄膜の膜厚が薄い部分の表面に形
成された該第二の導電性薄膜に接するようなリブを持つ
第二の絶縁膜とを有することを特徴とする。本発明にお
いては、（ｄ）該第一の絶縁膜と該第一の導電性薄膜と
の間に第三の導電性薄膜を設けることも有効である。ま
た、該第二の導電性薄膜が同一形状の該第一の導電性薄
膜よりも曲げ剛性が高いことも有効である。

【００２５】前記第一の導電性薄膜の材料や第二の導電
性薄膜の材料においては、金属または金属シリサイドま
たは侵入型化合物であることが望ましく、更には、アル
ミニウム、アルミニウム合金、銅、銅合金、チタニウ
ム、チタニウム合金、タングステン、タングステン合金
等の金属の中から選択される１つ、或いはチタニウム、
バナジウム、クロム、マンガン、鉄、コバルト、ニッケ
ル、タンタル、タングステン、ジルコニウム、ニオブ、
モリブデン、パラジウム、ロジウム、イリジウム、白
金、ハフニウム、テルビウム、エルビウム、イットリウ
ムの中から選択される１つとシリコンとから成る金属シ
リサイド、或いはチタンナイトライド等の侵入型化合物
の中から選択される１つであることが望ましい。

【００２６】

【作用】本発明によれば、あらゆる設計仕様を満たすよ
うな面積を有し、かつヒロックが発生しない導電性薄膜
を有する半導体装置を得ることが可能となる。◆これに
より、半導体装置製造時に発生する配線間の短絡、配線
の断線、絶縁膜の破壊、剥離等の様々なヒロックに起因
した不良を防止することができ、高い製品信頼性を有
し、かつ高い歩留りの半導体装置を製造することが可能
となる。

【００２７】

【実施例】以下本発明の実施例について、図面を参照し
て説明する。◆本発明に基づく半導体装置に関する第１
の実施例を図１〜図５を用いて説明する。

【００２８】本発明の実施例に基づく半導体装置１表面
に形成した、光通信等の高周波数通信に対応したノイズ
フィルタ２内の大容量コンデンサ用電極６を図１に示
す。上側の図は大容量コンデンサ用電極６を半導体装置
表面側、すなわち半導体装置形成面側から見た図であ
り、コンデンサ用電極６の上に堆積した膜を除去した平
面図である。

【００２９】下側の図は、上側の図のコンデンサ用電極
６上に堆積した膜を除去する前のＡ−Ａ’断面図であ
る。大容量コンデンサ用電極６に、例えば、設計仕様上
３００μｍ×３００μｍ相当の面積が必要である場合、
コンデンサ用電極６を一辺３００μｍの正方形状の導電
性薄膜とすると、図４からヒロックが発生する可能性が
非常に高いことが分かる。従って、この実施例において
は、大容量コンデンサ用電極６は半導体基板７上に絶縁
膜８を介して碁盤目状に配列された複数の導電性薄膜６
ａと、各導電性薄膜６ａを電気的に接続するため導電性
薄膜６ａと同一平面上に形成した導通部６ｂと、層間絶
縁膜９と、回路全体を保護する保護絶縁膜１０から構成
することによって、ヒロック発生を防止している。

【００３０】層間絶縁膜９と保護絶縁膜１０との間に形
成される２層目の配線層を図中には示していないが、半
導体装置１内の大容量コンデンサ以外の素子を形成した
領域には、トランジスタへの配線等の目的のために２層
目の配線層を形成している。大容量コンデンサ用電極６
全体としては、ノイズフィルタ２内の他の電子回路と配
線５ａによって、電気的に接続されている。

【００３１】図１においては、導電性薄膜６ａの矩形寸
法ｘ₁、ｙ₁をヒロック発生臨界寸法以下にし、かつ導電
性薄膜６ａと導通部６ｂとを組み合わせた矩形寸法
ｘ₂、ｙ₂についてもヒロック発生臨界寸法以上にならな
いように、複数の導通部６ｂをずらして配置している。
このことによって、大容量コンデンサ用電極６が設計仕
様を満たす容量（面積）を有し、かつヒロック発生を防
止できる構造とすることができる（ヒロック発生臨界寸
法の決定方法については後述する）。

【００３２】この半導体装置１の製造方法を、半導体基
板７がシリコン基板の場合を例にとり、大容量コンデン
サ２の断面図を用いて図２にて説明する。◆先ず、シリ
コンの半導体基板７表面に熱酸化等を行うことによっ
て、酸化シリコンで形成した絶縁膜８を膜厚１．６μｍ
形成する（工程１００）。次に絶縁膜８上にＡｌで形成
した導電性薄膜６０をスパッタリング法等によって膜厚
０．５μｍ堆積する（工程１０１）。

【００３３】導電性薄膜６０をドライエッチング等でパ
ターニングすることによって、大容量コンデンサ用電極
６となる導電性薄膜６ａと導通部６ｂを形成する（工程
１０２）。「課題を解決するための手段」の項にて説明
した３層構造の層間絶縁膜９を膜厚１．０μｍ形成す
る。大容量コンデンサ用電極６以外の素子を形成した領
域においては、各素子間を電気的に接続することが必要
となる。そのため、導電性薄膜６０をパターニングして
得た１層目の配線または回路と、後の工程で形成する２
層目配線との電気的接続をするためのコンタクトホール
（図示しない）を、層間絶縁膜９をエッチングすること
によって図２の領域外に形成する。

【００３４】層間絶縁膜９上にスパッタリング法等によ
ってＡｌ等の導電性薄膜を堆積し、パターニングするこ
とによって第２配線層（図示しない）を図２の領域外に
得る。最後に回路を湿気等から保護するため、酸化シリ
コンで形成した保護絶縁膜１０をプラズマＣＶＤ法等に
よって膜厚１．０μｍ堆積する。以上の製造工程を経
て、半導体装置１を得る。

【００３５】半導体装置１の製造に用いた薄膜形成方法
及び各電子素子の形成方法等は、上に記載した方法等に
限定するものではなく、他の方法によっても差し支えな
い。また、膜厚等の各種数値および材質等も特に限定す
るものではない。大容量コンデンサ用電極６の容量を増
加させるために、電極６とシリコン基板７の間に形成す
る絶縁膜８の膜厚のみを、例えば０．１μｍと薄くして
も差し支えない。

【００３６】導電性薄膜６ａ、各導通部６ｂ、及び配線
５ａは、例えば金属、或いは導電性がある金属シリサイ
ドや侵入型化合物、或いは不純物を注入した半導体で形
成されていることが望ましく、更には、アルミニウム、
アルミニウム合金、銅、銅合金、チタニウム、チタニウ
ム合金、タングステン、タングステン合金等の金属、或
いはチタニウム、バナジウム、クロム、マンガン、鉄、
コバルト、ニッケル、タンタル、タングステン、ジルコ
ニウム、ニオブ、モリブデン、パラジウム、ロジウム、
イリジウム、白金、ハフニウム、テルビウム、エルビウ
ム、イットリウムの中から選択される１つとシリコンと
から成る金属シリサイド、或いはチタンナイトライド等
の侵入型化合物で形成されていることが望ましい。侵入
型化合物とは、遷移金属と、水素、ホウ素、炭素、窒
素、酸素との化合物のことを指す。侵入型化合物は、合
金の特徴を示し、電気伝導性が良いため、本発明の導電
性を持たせる部位に適している。

【００３７】また、導電性薄膜６ａ、及び各導通部６
ｂ、及び配線５ａは、各々を同一材料で形成しても、異
なる材料で形成しても構わない。また、同一工程で形成
しても、別々の工程で形成しても差し支えない。

【００３８】この実施例は配線等を２層形成した場合に
ついてであるが、単層であっても構わないし、２層より
多くても差し支えない。図１のＡ−Ａ’断面図中の層間
絶縁膜９と保護絶縁膜１０の間においては配線層等が形
成されていないが、大容量コンデンサ用電極６上に配線
層等を形成しても構わない。◆また、この実施例におい
ては、導電性薄膜６ａを碁盤目状に配列していたが、半
導体基盤上のスペースを有効に利用した他の配列方法を
用いても構わない。

【００３９】本実施例においては、シリコン基板７の露
出部と他の配線を接続するためのバリア層を、絶縁膜８
と導電性薄膜６ａとの間に形成することも有効である。
このバリア層の材料としては、タングステン、チタニウ
ム、コバルト等の金属やそれらを含む合金、或いはチタ
ンナイトライド等の侵入型化合物、或いはシリサイド化
合物等を用いることが望ましい。バリア層を堆積する場
合には、工程１０１の前にバリア層堆積工程を設ける必
要がある。◆次に、ヒロック発生臨界寸法を決定する方
法について説明する。

【００４０】ヒロックの発生し易さは、図４を用いて説
明したように、導電性薄膜６ａの短辺寸法、長辺寸法に
依存するが、それ以外に、導電性薄膜６ａの結晶粒径、
結晶方位、密度、内部応力等の膜質にも依存する。膜質
は、薄膜６ａの堆積条件、薄膜６ａ周囲に堆積した他の
薄膜の内部応力、薄膜６ａ周囲の積層構造、薄膜６ａを
堆積した後の熱処理の方法等、様々な製造条件によって
変化する。そのため、実験的手段によって、すなわち実
際の製造工程を用いて、ヒロック発生臨界寸法を決定す
ることが望ましい。以下、その決定方法の詳細を図３、
図４を用い、図２の工程に沿って半導体装置１を製造す
る場合を例にとり、説明する。

【００４１】先ず、図２の（工程１００）（工程１０
１）に沿って、シリコンの半導体基板７表面への酸化シ
リコンの絶縁膜８の形成、Ａｌの導電性薄膜６０の堆積
を行う。これらの膜の形成、堆積は、図２で説明した工
程と同一条件にて行う。

【００４２】次に、ヒロック発生臨界長さを決定するた
めの矩形テストパターン１６を導電性薄膜６０に形成す
る。テストパターン１６の各短辺寸法としては、設計仕
様中でよく使う加工寸法を中心に選択する。例えば、設
計仕様において最少加工短辺寸法が４μｍ、最大加工短
辺寸法が５００μｍであり、設計仕様中でよく使われる
寸法が４、６、２０、３０μｍである場合、テストパタ
ーン１６の各短辺寸法としては、４μｍ（最小加工寸
法）、６，２０，３０μｍ（最頻寸法）、５００，２５
０，１６７，１２５，１００，……，５０μｍ（最大加
工短辺寸法／ｋμｍ，ｋ＝１，２，……，１０）等の中
から選択する。

【００４３】各テストパターン１６のアスペクト比ｒ
は、最大加工長辺寸法が２０００μｍである場合、長辺
の寸法が２０００μｍを越えない範囲で数種類選択す
る。例えば、短辺＝４μｍの場合には、ｒ＝５００，２
５０，１６７，１２５，１００（＝２０００／４／ｋ，
ｋ＝１，２，…，５）等を、短辺＝５０μｍの場合に
は、ｒ＝４０，２０，１０，５（＝２０００／５０／
ｋ，ｋ＝１，２，……，５）等を、短辺＝５００μｍの
場合には、ｒ＝４，３，２，１（＝２０００／５００／
ｋ，ｋ＝１，２，３，４）等を選択する。導電性薄膜６
０をエッチングすることによって、これらのテストパタ
ーン１６を形成する。

【００４４】図３では、短辺＝４μｍ、長辺＝２０００
μｍのテストパターン１６ａ、短辺＝４μｍ、長辺＝１
０００μｍのテストパターン１６ｂ、短辺＝２０μｍ、
長辺＝２０００μｍのテストパターン１６ｃ、短辺＝２
０μｍ、長辺＝１０００μｍのテストパターン１６ｄを
絶縁膜８上に形成した例である。◆層間絶縁膜９、保護
絶縁膜１０をプラズマＣＶＤ法等によって半導体装置１
製造時と同一条件にて堆積する。

【００４５】全工程後、各テストパターン上におけるヒ
ロック発生の有無を、顕微鏡等を用いてチェックする。
この結果に基づく、ヒロック発生密度のテストパターン
寸法依存性について図４に示す。図中、横軸がテストパ
ターン短辺寸法、縦軸がテストパターンアスペクト比ｒ
である。マーカ○はヒロック発生が認められなかったテ
ストパターンであることを、●はヒロック発生が認めら
れたテストパターンであることを表す。

【００４６】この図から、テストパターンの短辺寸法が
臨界値約９０μｍ以上となると、すべてのアスペクト比
のテストパターンにおいてヒロックが発生することが分
かる。また、短辺寸法がある臨界値約９０μｍ以下のテ
ストパターンであっても、ある臨界アスペクト比以上と
なると、ヒロックが発生することが分かる。短辺＝６μ
ｍの場合、アスペクト比≦約８０のときはヒロックが認
められなかったが、アスペクト比＞約８０のときはヒロ
ックが認められた。この結果から、すべてのテストパタ
ーンの短辺寸法に対応するヒロック発生臨界アスペクト
比、すなわちヒロック発生臨界寸法が存在することが分
かる。ヒロックが発生する矩形寸法領域を灰色で示す。

【００４７】例えば、短辺寸法＝長辺寸法＝３００μｍ
の大容量コンデンサを製造する場合、図４では、アスペ
クト比＝１の場合、短辺寸法を約９０μｍ以上とした場
合にヒロックが発生したため、分割したコンデンサ用
導電性薄膜６ａの短辺寸法ｓは、ｋが（３００／ｋμ
ｍ）＜９０μｍを満たす最小の整数値をとるように決定
する。この場合、ｋ＝４、すなわちｓ＝約７５μｍとな
る。

【００４８】図１では導通部６ｂを１５個用いており、
実際にはこの部分もコンデンサ面積に含まれる。導通部
６ｂの短辺をｄｓ、長辺をｄｌとし、導通部６ｂによる
コンデンサ用電極６の増加面積分も考慮して、１６ｓ²
＋１５ｄｓ・ｄｌ＝３００²を満たし、かつ導電性薄膜
６ａと導通部６ｂを組み合わせた矩形寸法ｘ₂＝ｄｌ、
ｙ₂＝２ｓ＋ｄｓがヒロック発生臨界寸法以上にならな
いようにｓ、ｄｓ、ｄｌを決定する（例えば、ｓ＝７
４．５μｍ、ｄｓ＝４μｍ、ｄｌ＝２０μｍ）。

【００４９】また、大容量コンデンサ用電極６とシリコ
ン基板７の間に形成する絶縁膜８の膜厚が、例えば、
０．１μｍと薄い場合には、膜厚０．１μｍの絶縁膜８
も形成し、その領域にも同様のテストパターンを形成し
て、ヒロック発生臨界寸法を決定することになる。各膜
の寸法の決定方法は、膜厚を薄くした場合においても変
わらず、上で説明したように行えばよい。

【００５０】このようにして決定した寸法のコンデンサ
用導電性薄膜６ａと導通部６ｂを組み合わせて大容量コ
ンデンサを形成することにより、設計仕様を満足する面
積のコンデンサを得ることが可能となる。

【００５１】図５は本発明の実施例に基づく高周波数通
信に対応した半導体装置１を半導体装置を形成した側か
ら見た図である。この半導体装置１内部には図１で説明
した大容量コンデンサ用電極６を有する高周波数通信対
応のノイズフィルタ回路２、演算回路３、記憶回路４、
幅広配線５、幅広配線５よりも細い配線等で構成されて
いる。この半導体装置１内においては、大容量コンデン
サ用電極６は層間絶縁膜９の半導体基板側に形成され、
層間絶縁膜９は演算回路３や記憶回路４等の高集積化を
進める一手段として薄膜化を図っている。そのためノイ
ズフィルタ回路２内大容量コンデンサ用電極６や幅広配
線５等のような大面積が必要な導電性薄膜においてヒロ
ックが発生し易い条件になっている。このような半導体
装置に本発明を利用すると、非常に効果的にヒロック発
生を防止することが可能である。

【００５２】本発明に基づく半導体装置を配線に応用し
た第２の実施例について、図６を用いて説明する。上側
の図は配線１７を半導体装置表面側、すなわち半導体装
置形成面側から見た図であり、配線１７の上に堆積した
膜を除去した平面図である。下側の図は、上側の図の配
線１７上に堆積した膜を除去する前のＢ−Ｂ’断面図で
ある。

【００５３】配線に大電流が負荷される場合には抵抗値
を下げるため、配線幅は広く設計される。しかし、図４
にて示したように配線の幅や長さによってはヒロックが
発生する場合がある。例えば、図４中では寸法５０×２
０００μｍの導電性薄膜（アスペクト比＝４０）はヒロ
ック発生寸法領域内の矩形パターンであり、この寸法の
矩形パターンは形成できないことが分かる。

【００５４】図１の大容量コンデンサと積層構造及び製
造方法が全く同一である場合の５０×２０００μｍの配
線を設計する場合について説明する。この場合において
も図４を用い、ヒロックが発生しない矩形パターンを決
定する。設計仕様を満たす矩形パターンの幅は５０μｍ
であるから、分割した後、実質的に電流が流れる矩形パ
ターンの合計幅も５０μｍ以上でなければならない。例
えば、短辺寸法を１７μｍ（＝５０μｍ／３）とする
と、ヒロックが発生しないアスペクト比は約２０以下で
あるから、長辺寸法を３４０μｍ以下としなければなら
ない。

【００５５】図６の配線パターン１７は、短辺寸法＝１
７μｍ、長辺寸法≦３００μｍの導電性薄膜１７ａを７
個長辺方向に４μｍ間隔で並べたものを一列として４μ
ｍ間隔で４列配列し、かつ各列が隣の列と長辺方向へ７
６μｍ（（長辺寸法３００μｍ＋長辺方向の導電性薄膜
間隔４μｍ）の１／４）ずつずらしたパターンとしてい
る。配線は、長辺寸法≦３００μｍであるため、配線長
２０００μｍ全長にわたって常に４列が導通している訳
ではなく、４列中常に３列以上が長辺方向へ導通したパ
ターンになっている。従って、４列並べなければ５０μ
ｍの配線幅を確保できない。

【００５６】電気的に隣の列と接続するための導通部１
７ｂは、図６の断面図に示すように導電性薄膜１７ａと
同一平面上に形成され、長辺方向にずれて配置されてい
る。導通部１７ｂの寸法は、隣の列との導通のために少
なくとも導電性薄膜の幅１７μｍ以上を確保しなければ
ならないため、４×１７μｍとしている。この４列の配
線パターンによって、ヒロックが発生しない寸法５０×
２０００μｍ相当の配線を形成している。

【００５７】このように幅の広い配線についても、図４
中のヒロックが発生しにくい導電性薄膜１７ａと導通部
１７ｂを複数個組み合わせることによって、設計仕様を
満たす配線を得ることが可能となる。◆また、シリコン
基板７の露出部と配線を接続するためのバリア層を、絶
縁膜８と導電性薄膜１７ａとの間に形成することも有効
である。このバリア層の材料としては、タングステン、
チタニウム、コバルト等の金属やそれらを含む合金、或
いはチタンナイトライド等の侵入型化合物、或いはシリ
サイド化合物等を用いることが望ましい。

【００５８】導電性薄膜１７ａや導通部１７ｂの材質と
しては、実施例５において導電性薄膜６ａと導通部６ｂ
に適した材料として挙げたものを用いればよい。この配
線１７の製造には図２にて説明したものと同様の製造方
法を用いれば良い。バリア層を堆積する場合には工程１
０１の前にバリア層堆積工程を設ける必要がある。

【００５９】本発明に基づく半導体装置に関する第３の
実施例について、図７〜図９を用いて説明する。

【００６０】図７は、第３の半導体装置１の高周波数対
応ノイズフィルタ２内大容量コンデンサ用電極６を半導
体装置形成面側から見た図であり、コンデンサ用電極６
の上に堆積した膜を除去した平面図である。図８は図７
に示したコンデンサ用電極６上に堆積した膜を除去する
前のＣ−Ｃ’断面図、Ｄ−Ｄ’断面図である。大容量コ
ンデンサ用電極６は、半導体基板７上に絶縁膜８を介し
て碁盤目状に配列された１６個の導電性薄膜６ａと、各
導電性薄膜６ａを電気的に接続するための２４個の導通
部６ｃと、層間絶縁膜９と、回路全体を保護する保護絶
縁膜１０から構成され、大容量コンデンサ用電極６全体
としては、ノイズフィルタ回路内の他の回路要素と配線
５ａによって、電気的に接続されている。

【００６１】この実施例においては、実施例１と異な
り、各導電性薄膜６ａと各導通部６ｃとが同一平面上に
形成されていないことに特徴がある。Ｃ−Ｃ’断面図に
おいて導通部６ｃは他の回路と電気的に接続する２層配
線のように見えるが、Ｄ−Ｄ’断面図によって導通部６
ｃは導電性薄膜６ａとのみ接続されていることが明らか
であり、複数の導電性薄膜６ａと導通部６ｃを組み合わ
せた大容量コンデンサ用電極６の一部として導通部６ｃ
が機能していることが分かる。

【００６２】第１の実施例においては各導電性薄膜６ａ
と各導通部６ｂを同一平面上に形成していたため、導電
性薄膜６ａと導通部６ｂを組み合わせた矩形寸法をヒロ
ック発生臨界寸法以下とする必要があったが、この実施
例においては導電性薄膜６ａ単独の寸法のみをヒロック
発生臨界寸法以下にすることによって、大容量コンデン
サ用電極６が設計仕様を満たす容量（面積）を有し、か
つヒロック発生を防止できる構造にすることが可能であ
る。各導電性薄膜６ａの寸法決定には、第１の実施例に
て説明したヒロック発生臨界寸法の決定方法を用いれば
よい。

【００６３】この半導体装置１の製造方法を、半導体基
板がシリコン基板の場合を例にとり、大容量コンデンサ
用電極６のＣ−Ｃ’断面図を用いて図９にて説明する。
◆先ず、シリコンの半導体基板７表面を熱酸化等を行う
ことによって、絶縁膜８を膜厚１．６μｍ形成する。次
に絶縁膜８上にＡｌ等の導電性薄膜６０をスパッタリン
グ法等によって膜厚０．５μｍ堆積する。導電性薄膜６
０上にレジスト２０を塗布してパターニングし、導電性
薄膜６０をパターニングするためのレジストパターン２
０ａを形成する。ドライエッチング等を行うことによっ
て、パターニングされた導電性薄膜６ａを形成する（工
程２００）。

【００６４】レジストパターン２０ａを除去し、プラズ
マＣＶＤ法等によって「課題を解決するための手段」の
項にて説明した３層構造の層間絶縁膜９を膜厚１．０μ
ｍ形成する。導電性薄膜６０をパターニングして得た１
層目の導電性薄膜で形成された素子と、後の工程で形成
する２層目配線とを電気的接続をするためのコンタクト
ホール形成工程において、導通部６ｃを形成するため、
導電性薄膜６ａ上の層間絶縁膜９表面にもレジスト２０
を塗布してパターニングし、レジストパターン２０ｂを
形成する。層間絶縁膜９をエッチングすることによって
コンタクトホール２１を形成する（工程２０１）。

【００６５】レジストパターン２０ｂを除去し、層間絶
縁膜９上にスパッタリング法等によってＡｌ等の導電性
薄膜６１を堆積する（工程２０２）。２層目配線と導通
部６ｃを形成するために導電性薄膜６１へのレジスト塗
布、パターニングを行い、エッチングすることによって
第２配線層と導通部６ｃを得る（工程２０３）。最後に
回路、配線を湿気等から保護するため、酸化シリコンか
ら成る保護絶縁膜１０をプラズマＣＶＤ法等によって膜
厚１．０μｍ堆積する（工程２０４）。以上の製造工程
によって、ヒロックが発生しない大容量コンデンサ用電
極６を内蔵した半導体装置１を得る。

【００６６】半導体基板７上への薄膜形成方法、各電子
素子の形成方法等は、上に記載した方法等に限定するも
のではなく、他の方法によっても差し支えない。また、
各種数値および材質等も特に限定するものではない。

【００６７】また、導電性薄膜６ａ及び通部６ｃもこの
材質に限るものではなく、例えば他の金属、或いは導電
性がある金属シリサイドや侵入型化合物、或いは不純物
を注入した半導体も有効であり、更には、アルミニウ
ム、アルミニウム合金、銅、銅合金、チタニウム、チタ
ニウム合金、タングステン、タングステン合金等の金
属、或いはチタニウム、バナジウム、クロム、マンガ
ン、鉄、コバルト、ニッケル、タンタル、タングステ
ン、ジルコニウム、ニオブ、モリブデン、パラジウム、
ロジウム、イリジウム、白金、ハフニウム、テルビウ
ム、エルビウム、イットリウムの中から選択される１つ
とシリコンとから成る金属シリサイド、或いはチタンナ
イトライド等の侵入型化合物であっても差し支えない。
導電性薄膜６ａと導通部６ｃは同一材質である必要はな
く、異なる導電性のある薄膜を用いても構わない。

【００６８】また、シリコン基板７の露出部と他の配線
を接続するためのバリア層を、絶縁膜８と導電性薄膜６
ａとの間に形成することも有効である。このバリア層の
材料としては、タングステン、チタニウム、コバルト等
の金属やそれらを含む合金、或いはチタンナイトライド
等の侵入型化合物、或いはシリサイド化合物等を用いる
ことが望ましい。バリア層を堆積する場合には、図９の
工程２００の導電性薄膜６０堆積工程前にバリア層堆積
工程を設ける必要がある。

【００６９】この実施例は配線等を２層形成した場合に
ついてであるが、２層以上形成した場合に実施しても差
し支えない。また、導電性薄膜６ａを碁盤目状に配列し
ていたが、半導体基板上のスペースを有効に利用した他
の配列方法を用いても差し支えない。

【００７０】第３の実施例と同様の方法を配線パターン
に応用した場合の第４の実施例について、図１０に示
す。図１０の上側の図は配線パターン１７を半導体装置
形成面側から見た図であり、配線パターン１７の上に堆
積した膜を除去した平面図である。Ｅ−Ｅ’ライン上の
上側に配置した導通部１７ｃは、導通部１７ｃの下には
導通部分が形成されていないことを示すために、右上半
分を取り除いている。下側の図は、配線パターン１７上
に堆積した膜を除去する前のＥ−Ｅ’断面図である。

【００７１】図中に示した配線パターンは図６と同様、
５０×２０００μｍの配線に相当する配線パターン１７
を形成したものである。配線に用いたＡｌの導電性薄膜
寸法は、実施例２において説明した導電性薄膜１７ａと
同一寸法である。導通部１７ｃは導電性薄膜１７ａと同
一平面に形成されていないため、第２の実施例とは異な
り、導電性薄膜１７ａの長辺方向を直接接続することが
可能である。そのため、配線パターン１７全体の幅は、
導電性薄膜１７ａ三つの幅と各導電性薄膜１７ａの間の
幅４μｍ二つ分を合計した５９μｍであり、第２の実施
例（第２の実施例における配線全体の幅は８０μｍ）ほ
どには配線パターン１７全体の幅が増加しないことに特
徴がある。幅方向の接続は隣合う導電性薄膜１７ａ間で
電位差が生じないようにするためである。

【００７２】ヒロックが発生しにくい導電性薄膜１７ａ
と導通部１７ｃを複数個組み合わせたこの３列の配線パ
ターンによって設計仕様を満たし、かつヒロックが発生
しない寸法５０×２０００μｍ相当の配線を形成するこ
とが可能となる。この配線１７の製造には、図９にて説
明したものと同様の製造方法を用いれば良い。

【００７３】また、シリコン基板７の露出部と配線を接
続するためのバリア層を、絶縁膜８と導電性薄膜１７ａ
との間に形成することも有効である。このバリア層の材
料としては、タングステン、チタニウム、コバルト等の
金属やそれらを含む合金、或いはチタンナイトライド等
の侵入型化合物、或いはシリサイド化合物等を用いるこ
とが望ましい。

【００７４】導電性薄膜１７ａや導通部１７ｃの材質と
しては、第３の実施例において導電性薄膜６ａと導通部
６ｃに適した材料として挙げたものを用いればよい。◆
この配線１７の製造には、図９にて説明したものと同様
の製造方法を用いれば良い。バリア層を堆積する場合に
は、図９の工程２００の導電性薄膜６０堆積工程前にバ
リア層堆積工程を設ける必要がある。◆本発明に基づく
半導体装置に関する第５の実施例について、図１１及び
図１２を用いて説明する。

【００７５】図１１の上側の図は、本発明に基づく別の
半導体装置１の高周波数対応ノイズフィルタ２内大容量
コンデンサ用電極６を半導体素子形成面側から見た図で
あり、コンデンサ用電極６の上に堆積した膜を除去した
平面図である。図中の曲線２７の右上の領域は、導電性
薄膜６ａを示すために導通膜６ｄを除去している。下側
の図は、上側の図のコンデンサ用電極６上に堆積した膜
を除去する前のＦ−Ｆ’断面図である。

【００７６】大容量コンデンサ用電極６は、半導体基板
７上に絶縁膜８を介して碁盤目状に配列された複数の導
電性薄膜６ａと、各導電性薄膜６ａを電気的に接続する
ための導通膜６ｄから構成され、層間絶縁膜９と回路全
体を保護する保護絶縁膜１０が導通膜６ｄ上に堆積され
ている。大容量コンデンサ用電極６全体としては、配線
５ａによって、ノイズフィルタ回路２内の他の回路要素
と電気的に接続されている。

【００７７】この実施例においては、第１の実施例、第
３の実施例と異なり、導電性薄膜６ａ上に、大容量コン
デンサ用電極６と同一面積で、かつ導電性薄膜６ａより
も膜厚が薄い導通膜６ｄを堆積していることに特徴があ
る。導通膜６ｄには導電性があるため各導電性薄膜６ａ
は電気的に接続されて一つの大きな容量のコンデンサと
なるとともに、各導電性薄膜６ａ間に絶縁膜９のリブ２
６を形成しているため、絶縁膜９の曲げ変形に対する剛
性が向上する。このことによって、ヒロック発生現象の
ような導電性薄膜６ａの変形を強制的に防止することが
可能となる。

【００７８】また、本発明を用いることによって、第１
実施例、第３実施例のように、大容量コンデンサ用電極
６の内に、絶縁膜で埋められた、コンデンサとして機能
しないスペースが生じることがなく、大容量コンデンサ
用電極６を最もコンパクトに形成することができる。こ
の実施例においては、導電性薄膜６ａの寸法をヒロック
発生臨界寸法以下にすることによって、大容量コンデン
サ用電極６が設計仕様を満たす容量を有し、かつヒロッ
ク発生を防止できる構造にすることが可能である。各導
電性薄膜６ａの寸法決定には、第１の実施例にて説明し
たヒロック発生臨界寸法の決定方法を用いればよい。

【００７９】尚、導通膜６ｄに導電性薄膜６ａよりも変
形しにくい材質を用いると、導電性薄膜６ａにおけるヒ
ロック抑制には更に効果がある。第１の実施例の図３に
て説明したテストパターン上に導通膜６ｄと同一材料で
かつ同一膜厚の膜を堆積した積層構造を用いることによ
って、ヒロック発生臨界寸法を決定することができる。
本発明に係る半導体装置１の製造方法を、半導体基板
がシリコン基板の場合を例にとり、図１２にて大容量コ
ンデンサ用電極６のＦ−Ｆ’断面図を用いて説明する。

【００８０】先ず、シリコンの半導体基板７表面を熱酸
化等によって酸化シリコンの絶縁膜８を膜厚１．６μｍ
形成する。次に絶縁膜８上にＡｌの導電性薄膜６０をス
パッタリング法等によって膜厚０．５μｍ堆積する。導
電性薄膜６０をエッチングすることによってパターニン
グし、ヒロック発生臨界寸法より小さくパターニングさ
れた導電性薄膜６ａを形成する（工程３００）。導電性
薄膜６ａ上にスパッタリング法等によってＡｌの別の導
電性薄膜６２を膜厚０．１μｍ堆積し、導電性薄膜６ａ
を形成した大容量コンデンサ形成領域以外をエッチング
することによって、Ａｌの導通膜６ｄを形成する（工程
３０１）。プラズマＣＶＤ法等によって前記３層構造の
層間絶縁膜９を膜厚１．０μｍ形成する（工程３０
２）。層間絶縁膜９は各導電性薄膜６ａ間に形成されて
いる凹部にも埋め込まれるので、層間絶縁膜９にリブ２
６が形成される。

【００８１】リブ２６は、回路形成面側から見ると図１
１の上側の図に現われているように各導電性薄膜６ａ間
に格子状に形成される。そのため、層間絶縁膜９は曲げ
変形に対する剛性が向上し、導電性薄膜６ａ及び導通膜
６ｄに生じるヒロック発生等の変形を強制的に抑えるこ
とが可能になる。

【００８２】層間絶縁膜９へのコンタクトホールや２層
目配線（図中には描写しない）を図示の領域外に形成し
た後、回路、配線を湿気等から保護するための酸化シリ
コンの保護絶縁膜１０をプラズマＣＶＤ法等によって膜
厚１．０μｍ堆積する。以上の製造工程によって、ヒロ
ックが発生しない大容量コンデンサ用電極６を内蔵した
半導体装置１を得る。◆尚、導電性薄膜６ａと導通膜６
ｄの材料が同一である場合には、別の製造方法によって
も大容量コンデンサ用電極６を内蔵した半導体装置１は
製造可能である。

【００８３】次に、図１１及び図１２の導電性薄膜６ａ
と導通膜６ｄが同一Ａｌである場合の別の製造方法につ
いて説明する。図１２の工程３００の導電性薄膜６０の
エッチング工程において、まず導電性薄膜６０を、コン
デンサ電極６を形成する領域を除いてエッチングし、次
にコンデンサ電極６をヒロック発生臨界寸法以下に分割
するためのエッチングを行う。このコンデンサ電極６を
分割する工程において、絶縁膜８が露出するまで導電性
薄膜６０をエッチングせず、膜厚０．１μｍ程度残留し
ているときにエッチングを終了する。この工程によっ
て、碁盤目状に形成される膜厚が厚い部分と、格子状に
形成される膜厚が薄い部分とを持つ、工程３０１におい
て形成されるような導電性薄膜６ａと導通膜６ｄを合わ
せた形状の導電性薄膜が形成される。

【００８４】この製造方法を用いる場合には、エッチン
グ用材料の管理やエッチング時間の管理等を厳密に行わ
なければならないことに注意しなければならない。◆本
実施例においては、シリコン基板７の露出部と他の配線
を接続するためのバリア層を、絶縁膜８と導電性薄膜６
ａとの間に形成することも有効である。このバリア層の
材料としては、タングステン、チタニウム、コバルト等
の金属やそれらを含む合金、或いはチタンナイトライド
等の侵入型化合物、或いはシリサイド化合物等を用いる
ことが望ましい。

【００８５】製造工程中に用いられる薄膜堆積方法、各
回路の形成方法等は、上に記載した方法等に限定するも
のではなく、他の方法によっても構わない。各種数値及
び材質等も特に限定するものではない。また、リブ２６
は格子状に形成されていたが、特にこの形状に限るもの
ではなく、層間絶縁膜９の曲げ剛性が向上する形状であ
れば良い。

【００８６】また、導電性薄膜６ａも説明に用いた材質
に限るものではなく、例えば他の金属、或いは導電性が
ある金属シリサイドや侵入型化合物、或いは不純物を注
入した半導体も有効であり、更には、アルミニウム、ア
ルミニウム合金、銅、銅合金、チタニウム、チタニウム
合金、タングステン、タングステン合金等の金属、或い
はチタニウム、バナジウム、クロム、マンガン、鉄、コ
バルト、ニッケル、タンタル、タングステン、ジルコニ
ウム、ニオブ、モリブデン、パラジウム、ロジウム、イ
リジウム、白金、ハフニウム、テルビウム、エルビウ
ム、イットリウムの中から選択される１つとシリコンと
から成る金属シリサイド、或いはチタンナイトライド等
の侵入型化合物であっても差し支えない。前述したよう
にコンデンサ用導電性薄膜６ａと導通膜６ｄは同一材質
である必要はなく、導通膜６ｄの材質を導電性薄膜６ａ
よりも変形しにくい材料の薄膜を用いると、より効果的
にヒロック発生等の導電性薄膜６ａの変形を防止するこ
とが可能である。

【００８７】この実施例は配線等を２層形成した場合に
ついてであるが、２層以上形成した場合に実施しても構
わない。

【００８８】第５の実施例と同様の方法を、配線パター
ンに応用した場合の第６の実施例について、図１３に示
す。図１３の上側の図は、配線パターン１７を半導体装
置形成面側から見た図であり、配線パターン１７の上に
堆積した膜を除去した平面図である。図中の曲線２７の
内側の領域は、導電性薄膜１７ａを示すために導通膜１
７ｄを除去している。下側の図は、配線パターン１７上
に堆積した膜を除去する前のＧ−Ｇ’断面図である。

【００８９】図中に示した配線パターンは、図６と同
様、５０×２０００μｍの配線に相当する配線パターン
１７を形成したものである。配線に用いたＡｌの導電性
薄膜寸法は、第２の実施例及び実施例４において説明し
た導電性薄膜１７ａと同一寸法である。導通膜１７ｄ
は、導電性薄膜１７ａと同一平面に形成されていないた
め、第２の実施例とは異なり、導電性薄膜１７ａの長辺
方向を直接接続することが可能である。そのため、配線
パターン１７全体の幅は、導電性薄膜１７ａ三つの幅と
各導電性薄膜１７ａの間の幅４μｍ二つ分を合計した５
９μｍであり、第２の実施例（第２の実施例では配線幅
は８０μｍ）ほどには配線パターン１７全体の幅が増加
しないことに特徴がある。また、配線パターン１７全体
を導通膜１７ｄで覆っているため、配線幅方向にはほと
んど電位差を生じないというメリットも有している。

【００９０】ヒロックが発生しにくい導電性薄膜１７ａ
と導通膜１７ｄを組み合わせたこの３列の配線パターン
によって、設計仕様を満たし、かつヒロックが発生しな
い寸法５０×２０００μｍ相当の配線を形成することが
可能となる。この配線１７の製造には、図１２にて説明
したものと同様の製造方法を用いれば良い。

【００９１】また、シリコン基板７の露出部と他の配線
を接続するためのバリア層を、絶縁膜８と導電性薄膜１
７ａとの間に形成することも有効である。このバリア層
の材料としては、タングステン、チタニウム、コバルト
等の金属やそれらを含む合金、或いはチタンナイトライ
ド等の侵入型化合物、或いはシリサイド化合物等を用い
ることが望ましい。

【００９２】導電性薄膜１７ａや導通部１７ｄの材質と
しては、実施例５において導電性薄膜６ａや導通膜６ｄ
に適した材料として挙げたものを用いればよい。

【００９３】

【発明の効果】以上説明したように、本発明に基づく半
導体装置の製造方法を用いることによって、あらゆる設
計仕様を満たすような面積を有し、かつヒロックが発生
しない導電性薄膜を有する半導体装置を得ることが可能
となる。

【００９４】このことによって、半導体装置製造時に発
生する配線間の短絡、配線の断線、絶縁膜の破壊、剥離
等の様々なヒロックに起因した不良を防止することがで
き、高い製品信頼性を有し、かつ高い歩留りの半導体装
置を製造することが可能となる。

【図面の簡単な説明】

【図１】図１は本発明に基づく実施例１に係る半導体装
置を半導体基板の電子素子形成面側から見た図である。

【図２】図２は本発明に基づく実施例１に係る半導体装
置内に形成した大容量コンデンサ用電極の製造工程断面
図である。

【図３】図３は本発明に基づく実施例１に係る半導体装
置内に形成した大容量コンデンサ用電極の、ヒロックが
発生しない導電性薄膜分割寸法を決定するために用い
る、導電性薄膜テストパターンを半導体基板の電子素子
形成面側から見た図である。

【図４】図４は本発明に基づく実施例１に係る半導体装
置内に形成した大容量コンデンサ用電極の、ヒロックが
発生しない導電性薄膜分割寸法を決定するために用い
る、ヒロック発生現象の導電性薄膜矩形寸法依存性を表
した図である。

【図５】図５は本発明に基づく実施例１に係る半導体装
置１を半導体基板の電子素子形成面側から見た図であ
る。

【図６】図６は本発明に基づく第２の実施例に係る半導
体装置内に形成した幅広配線を半導体基板の電子素子形
成面側から見た図および断面図である。

【図７】図７は本発明に基づく第３の実施例に係る半導
体装置内に形成した大容量コンデンサ用電極を半導体基
板の電子素子形成面側から見た図である。

【図８】図８は本発明に基づく第３の実施例に係る半導
体装置内に形成した大容量コンデンサ用電極を断面から
見た図である。

【図９】図９は本発明に基づく第３の実施例に係る半導
体装置内に形成した大容量コンデンサ用電極の製造工程
断面図である。

【図１０】図１０は本発明に基づく実施例４に係る半導
体装置内に形成した幅広配線を半導体基板の電子素子形
成面側から見た図および断面図である。

【図１１】図１１は本発明に基づく実施例５に係る半導
体装置内に形成した大容量コンデンサ用電極を半導体基
板の電子素子形成面側から見た図および断面図である。

【図１２】図１２は本発明に基づく実施例５に係る半導
体装置内に形成した大容量コンデンサ用電極の製造工程
断面図である。

【図１３】図１３は本発明に基づく実施例６に係る半導
体装置内に形成した幅広配線を半導体基板の電子素子形
成面側から見た図および断面図である。

【符号の説明】

１…半導体装置、２…ノイズフィルタ回路、３…演算回
路、４…記憶回路、５…幅広配線、５ａ…配線、６…大
容量コンデンサ用電極、６ａ…導電性薄膜、６ｂ、６ｃ
…導通部、６ｄ…導通膜、７…半導体基板、８…絶縁
膜、９…層間絶縁膜、１０…保護絶縁膜、１６、１６
ａ、１６ｂ、１６ｃ、１６ｄ…Ａｌ膜テストパターン、
１７…配線パターン、１７ａ…配線用導電性薄膜、１７
ｂ、１７ｃ…配線用導通部、１７ｄ…配線用導通膜、２
０…レジスト、２０ａ、２０ｂ…レジストパターン、２
１…コンタクトホール、２６…リブ、２７…図の説明の
ための曲線、６０…パターニング前の第１層目の導電性
薄膜、６１…パターニング前の第２層目の導電性薄膜、
６２…パターニング前の導通膜６ｄ形成用導電性薄膜。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/88 Ｚ (72)発明者太田裕之茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者西村朝雄茨城県土浦市神立町502番地株式会社日立製作所機械研究所内

Claims

【特許請求の範囲】

【請求項１】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の異なる二方向両方に関して、該導電性
薄膜を少なくとも二つずつに分割した第一の導電性薄膜
と、該第一の導電性薄膜と同一面内に設けられ、かつす
べての第一の導電性薄膜が電気的に接続されるように隣
接する該第一の導電性薄膜同士を電気的に接続する複数
の第二の導電性薄膜とを有することを特徴とする半導体
装置。
【請求項２】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の異なる二方向両方に関して、該導電性
薄膜を等間隔ごとに少なくとも二つずつに分割した第一
の導電性薄膜と、該第一の導電性薄膜と同一面内に設け
られ、かつすべての第一の導電性薄膜が電気的に接続さ
れるように隣接する該第一の導電性薄膜同士を電気的に
接続する複数の第二の導電性薄膜とを有することを特徴
とする半導体装置。
【請求項３】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の第一の方向に関して、該導電性薄膜を
等間隔ごとに少なくとも二つに分割し、かつ該導電性薄
膜と同一面内の該第一の方向とは異なる第二の方向に関
して、該第一の方向で分割した間隔とは異なる等間隔ご
とに該導電性薄膜を少なくとも二つに分割した第一の導
電性薄膜と、該第一の導電性薄膜と同一面内に設けら
れ、かつすべての第一の導電性薄膜が電気的に接続され
るように隣接する該第一の導電性薄膜同士を電気的に接
続する複数の第二の導電性薄膜とを有することを特徴と
する半導体装置。
【請求項４】請求項１乃至３のいずれかにおいて、前記
絶縁膜と第一の導電性薄膜との間に第三の導電性薄膜を
設けたことを特徴とする半導体装置。
【請求項５】請求項１乃至４のいずれかにおいて、前記
第二の導電性薄膜は前記第一の導電性薄膜以外の素子と
電気的に接続されていないことを特徴とする半導体装
置。
【請求項６】第一の絶縁膜を介して半導体基板表面に形
成された導電性薄膜と、該導電性薄膜を覆う第二の絶縁
膜とを有する半導体装置において、前記導電性薄膜と同
一面内の異なる二方向両方に関して、該導電性薄膜を少
なくとも二つずつに分割した第一の導電性薄膜と、すべ
ての該第一の導電性薄膜が電気的に接続されるように隣
接する該第一の導電性薄膜同士を第二の絶縁膜表面を経
由して電気的に接続する複数の第二の導電性薄膜とを有
し、かつ該第二の導電性薄膜は該第一の導電性薄膜以外
の素子と電気的に接続されていないことを特徴とする半
導体装置。
【請求項７】第一の絶縁膜を介して半導体基板表面に形
成された導電性薄膜と、該導電性薄膜を覆う第二の絶縁
膜とを有する半導体装置において、前記導電性薄膜と同
一面内の異なる二方向両方に関して、該導電性薄膜を等
間隔ごとに少なくとも二つずつに分割した第一の導電性
薄膜と、すべての該第一の導電性薄膜が電気的に接続さ
れるように隣接する該第一の導電性薄膜同士を第二の絶
縁膜表面を経由して電気的に接続する複数の第二の導電
性薄膜とを有し、かつ該第二の導電性薄膜は該第一の導
電性薄膜以外の素子と電気的に接続されていないことを
特徴とする半導体装置。
【請求項８】第一の絶縁膜を介して半導体基板表面に形
成された導電性薄膜と、該導電性薄膜を覆う第二の絶縁
膜とを有する半導体装置において、前記導電性薄膜と同
一面内の第一の方向に関して、該導電性薄膜を等間隔ご
とに少なくとも二つに分割し、かつ該導電性薄膜と同一
面内の該第一の方向とは異なる第二の方向に関して、該
第一の方向で分割した間隔とは異なる等間隔ごとに該導
電性薄膜を少なくとも二つに分割した第一の導電性薄膜
と、すべての該第一の導電性薄膜が電気的に接続される
ように隣接する該第一の導電性薄膜同士を第二の絶縁膜
表面を経由して電気的に接続する複数の第二の導電性薄
膜とを有し、かつ該第二の導電性薄膜は該第一の導電性
薄膜以外の素子と電気的に接続されていないことを特徴
とする半導体装置。
【請求項９】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の異なる二方向両方に関して、該導電性
薄膜を少なくとも二つずつに分割した第一の導電性薄膜
と、該第一の導電性薄膜を堆積した全領域及び該第一の
導電性薄膜の間の全領域の上に形成された第二の導電性
薄膜とを有することを特徴とする半導体装置。
【請求項１０】絶縁膜を介して半導体基板表面に形成さ
れた導電性薄膜を有する半導体装置において、前記導電
性薄膜と同一面内の異なる二方向両方に関して、該導電
性薄膜を等間隔ごとに少なくとも二つずつに分割した第
一の導電性薄膜と、該第一の導電性薄膜を堆積した全領
域及び該第一の導電性薄膜の間の全領域の上に形成され
た第二の導電性薄膜とを有することを特徴とする半導体
装置。
【請求項１１】絶縁膜を介して半導体基板表面に形成さ
れた導電性薄膜を有する半導体装置において、前記導電
性薄膜と同一面内の第一の方向に関して、該導電性薄膜
を等間隔ごとに少なくとも二つに分割し、かつ該導電性
薄膜と同一面内の該第一の方向とは異なる第二の方向に
関して、該第一の方向で分割した間隔とは異なる等間隔
ごとに該導電性薄膜を少なくとも二つに分割した第一の
導電性薄膜と、該第一の導電性薄膜を堆積した全領域及
び該第一の導電性薄膜の間の全領域の上に形成された第
二の導電性薄膜とを有することを特徴とする半導体装
置。
【請求項１２】請求項９乃至１１のいずれかにおいて、
前記絶縁膜と第一の導電性薄膜との間に第三の導電性薄
膜を設けることを特徴とする半導体装置。
【請求項１３】請求項９乃至１２のいずれかにおいて、
前記第一の導電性薄膜同士の間で前記第二の導電性薄膜
の表面に接するようなリブを持ち、かつ前記第二の導電
性薄膜を覆う第二の絶縁膜を有することを特徴とする半
導体装置。
【請求項１４】第一の絶縁膜を介して半導体基板表面に
形成された導電性薄膜と、該導電性薄膜を覆う第二の絶
縁膜を有する半導体装置において、膜厚が薄い部分及び
複数の膜厚が厚い部分が存在する第一の導電性薄膜と、
第一の導電性薄膜の膜厚が薄い部分の表面に接するよう
なリブを持つ第二の絶縁膜とを有することを特徴とする
半導体装置。
【請求項１５】第一の絶縁膜を介して半導体基板表面に
形成された導電性薄膜と、該導電性薄膜を覆う第二の絶
縁膜を有する半導体装置において、膜厚が薄い部分及び
複数の膜厚が厚い部分が存在する第一の導電性薄膜と、
該第一の導電性薄膜を堆積したすべての領域上に形成さ
れた第二の導電性薄膜と、第一の導電性薄膜の膜厚が薄
い部分の表面に形成された第二の導電性薄膜に接するよ
うなリブを持つ第二の絶縁膜とを有することを特徴とす
る半導体装置。
【請求項１６】請求項１４または１５において、前記第
一の絶縁膜と第一の導電性薄膜との間に第三の導電性薄
膜を設けることを特徴とする半導体装置。
【請求項１７】請求項９乃至１６のいずれかにおいて、
第二の導電性薄膜が同一形状の第一の導電性薄膜よりも
曲げ剛性が高いことを特徴とする半導体装置。
【請求項１８】請求項１乃至１６のいずれかにおいて、
前記第一の導電性薄膜の材料が金属、金属シリサイド、
侵入型化合物から選択される一つであることを特徴とす
る半導体装置。
【請求項１９】請求項１乃至１６のいずれかにおいて、
前記第一の導電性薄膜の材料がアルミニウム、アルミニ
ウム合金、銅、銅合金、チタニウム、チタニウム合金、
タングステン、タングステン合金、チタンナイトライド
から選択される一つであり、またはチタニウム、バナジ
ウム、クロム、マンガン、鉄、コバルト、ニッケル、タ
ンタル、タングステン、ジルコニウム、ニオブ、モリブ
デン、パラジウム、ロジウム、イリジウム、白金、ハフ
ニウム、テルビウム、エルビウム、イットリウムの中か
ら選択される１つとシリコンとから成る金属シリサイド
であることを特徴とする半導体装置。
【請求項２０】請求項１乃至１６のいずれかにおいて、
前記第二の導電性薄膜の材料が金属、金属シリサイド、
侵入型化合物から選択される一つであることを特徴とす
る半導体装置。
【請求項２１】請求項１乃至１６のいずれかにおいて、
前記第二の導電性薄膜の材料がアルミニウム、アルミニ
ウム合金、銅、銅合金、チタニウム、チタニウム合金、
タングステン、タングステン合金、チタンナイトライド
から選択される一つであリ、またはチタニウム、バナジ
ウム、クロム、マンガン、鉄、コバルト、ニッケル、タ
ンタル、タングステン、ジルコニウム、ニオブ、モリブ
デン、パラジウム、ロジウム、イリジウム、白金、ハフ
ニウム、テルビウム、エルビウム、イットリウムの中か
ら選択される１つとシリコンとから成る金属シリサイド
であることを特徴とする半導体装置。