TW201442209A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明係一種半導體裝置及其製造方法，其中，具有：半導體基板，和依序具有含有不純物於第1範圍之半導體基板上之第2矽膜與導體膜之第1配線，和依序具有含有不純物於第2範圍之半導體基板上之第1矽膜與蝕刻停止膜與含有不純物之第2矽膜與導體膜之第2配線者。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法。
作為半導體裝置之一，利用有具有具備字元線及位元線之記憶體單元範圍，和為了驅動記憶體單元之周邊電路範圍之DRAM(Dynamic Random Access Memory)。
對於專利文獻1(日本特開2011-129771號公報)係揭示有為了對於細微化之要求進行對策，而將構成記憶體單元之字元線埋入於半導體基板內而配設，而將位元線配設於半導體基板之上面的構成之DRAM。對於專利文獻1之圖15至圖18係記載有使用與形成位元線於記憶體單元範圍之工程相同的工程，而於周邊電路範圍形成平面型電晶體之閘極電極的方法。具體而言，對於圖17(A)之記憶體單元範圍係層積形成有矽膜78B，金屬膜79，矽氮化膜80，而對於圖17(D)之周邊電路範圍係經由相同工程而加以形成有矽膜306，金屬膜79，矽氮化膜 80。之後，使用光微影法與乾蝕刻法，對於圖17(B)之記憶體單元範圍係形成位元線81之同時，對於圖17(E)係同時形成構成周邊電路範圍之平面型電晶體之閘極電極310。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-129771號公報
在揭示於上述專利文獻1之以往技術中，將同一材料成膜於記憶體單元範圍與周邊電路範圍，實施同時於記憶體單元範圍形成位元線，而於周邊電路範圍形成閘極電極之乾蝕刻工程。但在其乾蝕刻工程中，有著未預期加以蝕刻周邊電路範圍之閘極電極周圍之半導體基板之問題。另外，對於以2層之層積膜加以構成周邊電路範圍之矽膜之情況，係有產生有蝕刻殘留之問題。
圖18A，圖18B，圖18C係顯示揭示於專利文獻1之對應於圖17(A)，(D)，(E)之類似的構成，圖18A係顯示記憶體單元範圍之剖面圖，而圖18B及圖18C係各顯示周邊電路範圍之不同方向之剖面圖。在以下中，使用圖18A，圖18B，圖18C而更詳細說明以往 技術之問題點。
如圖18A所示，在記憶體單元範圍中，於形成有元件分離範圍200，埋入閘極電極300之半導體基板100上，形成有層間絕緣膜75，矽膜78B，金屬(鎢；W)膜79，矽氮化膜80之層積膜。另一方面，如圖18B所示，在周邊電路範圍中，於形成有元件分離範圍200之半導體基板100上，藉由閘極絕緣膜501而形成有第1矽膜300，第2矽膜78A，金屬(鎢；W)膜79，矽氮化膜80之層積膜。記憶體單元範圍之矽膜78B與周邊電路範圍之第2矽膜78A係同時被加以形成，以相同的膜厚加以構成。
如前述，在記憶體單元範圍中，於矽膜78B下形成有層間絕緣膜75。對此，在周邊電路範圍中，形成電晶體之情況上，無法形成層間絕緣膜。隨之，在周邊電路範圍中，僅相當於記憶體單元範圍之層間絕緣膜75的膜厚部分，預先形成構成閘極電極之第1矽膜300。由此，作為呈未產生有階差於記憶體單元範圍與周邊電路範圍之間。此目的係迴避因在記憶體單元範圍與周邊電路範圍產生有階差而引起，金屬膜79則在階差部產生斷線的問題者。之後，對於記憶體單元範圍與周邊電路範圍之層積膜而言經由進行光微影法與乾蝕刻法之時，同時於記憶體單元範圍形成位元線，而於周邊電路範圍形成閘極電極。
但隨著DRAM之細微化進展，在上述乾蝕刻 法中，在形成於記憶體單元範圍之位元線的密集圖案與形成於周邊電路範圍之閘極電極之孤立圖案之間，蝕刻速率之粗密差變大，其加工變為困難。即，周邊電路範圍之孤立圖案則蝕刻速率成為較記憶體單元範圍之密集圖案為快。另外，在矽氮化膜80，W膜79，矽膜78B，78A，300之蝕刻中，均使用來自六氟化硫(SF6)，四氟化碳(CF4)，三氟甲烷(CHF3)之氣體的氟素含有電漿之故，確保材料間的蝕刻選擇性情況則為困難。隨之，在蝕刻記憶體單元範圍內之層積膜期間，將蝕刻周邊電路範圍之矽氮化膜80，W膜79，矽膜78A，300，更且成為過蝕刻有露出之閘極絕緣膜501之情況。閘極絕緣膜501之膜厚係為薄的4nm程度之故，如圖18C所示，更加除去在周邊電路範圍中除去有閘極絕緣膜501而露出之半導體基板100，發生有產生基板被蝕刻D2之問題。
另外，周邊電路範圍之矽膜係成為第1矽膜300與第2矽膜78A之2層的層積膜。因此，對於第1矽膜300與第2矽膜78A之界面係有可存在有呈阻礙乾蝕刻之介入存在層D3之情況。此情況，產生有於閘極絕緣膜501上發生有矽殘渣D1之問題。
此等問題係成為配線的短路或斷線之原因而使電性特性惡化，而成為使半導體裝置之裝置特性劣化者。
一實施形態係一種半導體裝置，其中，具 有：半導體基板，和於第1範圍之前述半導體基板上，依序具有含有不純物之第2矽膜，和導體膜之第1配線，和於第2範圍之前述半導體基板上，依序具有含有不純物之第1矽膜，和蝕刻停止膜，和含有不純物之第2矽膜，和導體膜之第2配線。
其他的實施形態係一種半導體裝置之製造方法，其中，具有：於第2範圍之半導體基板上，依序形成含有不純物之第1矽膜，和蝕刻停止膜之工程，和於第1及第2範圍之前述半導體基板上，依序形成含有不純物之第2矽膜，和導體膜之工程，至露出有前述蝕刻停止膜為止，經由蝕刻前述第1及第2範圍之導體膜，前述第2矽膜之時，於前述第1範圍形成具有前述第2矽膜及導體膜之第1配線的工程，和蝕刻前述第2範圍之前述蝕刻停止膜之工程，和經由蝕刻前述第2範圍之前述第1矽膜之時，於前述第2範圍，形成具有前述第2矽膜，導體膜，蝕刻停止膜及第1矽膜之第2配線的工程者。
可提供對於裝置特性優越之半導體裝置者。
1‧‧‧半導體裝置
2‧‧‧記憶體單元範圍
3‧‧‧周邊電路範圍
4A、4B‧‧‧縱型單元電晶體
5‧‧‧周邊電路電晶體
7‧‧‧位元線連接範圍
8A‧‧‧第1電容接點連接範圍
8B‧‧‧第2電容接點連接範圍
75‧‧‧層間絕緣膜
78A、78B‧‧‧矽膜
79‧‧‧鎢膜
80‧‧‧矽氮化膜
91‧‧‧光阻膜
100‧‧‧半導體基板
101‧‧‧活性範圍
102‧‧‧源極/汲極擴散層
103‧‧‧下部擴散層
104‧‧‧上部擴散層
104A‧‧‧第1上部擴散層
104B‧‧‧第2上部擴散層
105‧‧‧活性範圍
200‧‧‧元件分離範圍
200A‧‧‧第1元件分離範圍
200B‧‧‧第2元件分離範圍
300‧‧‧埋入字元線
300A‧‧‧第1埋入字元線
300B‧‧‧第2埋入字元線
301‧‧‧墊片絕緣膜
302‧‧‧光罩絕緣膜
310‧‧‧第1字元凹槽
310a‧‧‧第1側面
310b‧‧‧第2側面
310c‧‧‧底部
311‧‧‧第1閘極絕緣膜
312‧‧‧金屬字元線
312A‧‧‧第1單元閘極電極
312B‧‧‧第2單元閘極電極
314‧‧‧間隙絕緣膜
315‧‧‧側壁絕緣膜
316‧‧‧第2字元凹槽
400‧‧‧第一層間絕緣膜
500A‧‧‧位元線
500B‧‧‧第3閘極電極
501‧‧‧第2閘極絕緣膜
502‧‧‧第1多晶矽膜
503‧‧‧蝕刻停止膜
504‧‧‧第2多晶矽膜
510‧‧‧位元連接孔
511‧‧‧位元線接點插頭
512‧‧‧第1導體膜
513‧‧‧第2導體膜
514‧‧‧蓋體絕緣膜
515‧‧‧側壁絕緣膜
600‧‧‧第二層間絕緣膜
700A、700B‧‧‧電容接觸塞
710‧‧‧電容連接孔
711‧‧‧保護絕緣膜
712‧‧‧電容接觸塞
750c‧‧‧接觸塞
770‧‧‧周邊配線
780‧‧‧停止膜
790‧‧‧第三層間絕緣膜
800‧‧‧電容器
811‧‧‧下部電極
812‧‧‧電容絕緣膜
813‧‧‧上部電極
900‧‧‧第四層間絕緣膜
910‧‧‧配線接點
920‧‧‧配線
930‧‧‧保護絕緣膜
圖1係顯示本發明之半導體裝置的一例之主要部之構成的剖面圖。
圖2係顯示第1實施例之半導體裝置之平面圖。
圖3係顯示第1實施例之半導體裝置之剖面圖。
圖4係顯示第1實施例之半導體裝置之製造方法的圖。
圖5係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖6係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖7係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖8係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖9係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖10係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖11係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖12係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖13係顯示第1實施例之半導體裝置之製造方法的 剖面圖。
圖14係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖15係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖16係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖17係顯示第1實施例之半導體裝置之製造方法的剖面圖。
圖18係說明以往技術之半導體裝置的問題點的圖。
本發明者係為了解決上述問題，而做成設置形成於第2範圍(例如，周邊電路範圍)之階差補償用之第1矽膜，和具有蝕刻耐性於第2矽膜之間的蝕刻停止膜之構成。在以下中，作為一例，參照圖1而說明本發明之構成。
圖1係顯示本發明之一例的半導體裝置之主要部的構成圖，圖1A，圖1B及1C係顯示周邊電路範圍(第2範圍)之剖面圖，各自相當於圖2之B-B’方向之剖面的圖。另外，圖1A，圖1B，圖1C係顯示各相互不同之製造階段的周邊電路範圍，依照圖1A，圖1B，圖1C之順序實施工程。
具體而言，如圖1A所示，於半導體基板100 上形成閘極絕緣膜501。接著，於閘極絕緣膜501上，依序形成第1矽膜502，蝕刻停止膜503，第2矽膜504，第1導體膜512，第2導體膜513，及蓋體絕緣膜514。對於蝕刻停止膜503係例如，在經由來自作為蝕刻氣體而使用之六氟化硫(SF6)，四氟化碳(CF4)，三氟甲烷(CHF3)等之氟素含有電漿的乾蝕刻中，使用蝕刻耐性高的膜。具體而言，作為蝕刻停止膜503，可使用氮化鈦(TiN)膜之單層膜，於鈦(Ti)膜上具有TiN膜之2層的層積膜，Ti膜/TiN膜/Ti膜所成之3層的層積膜，於鈦矽化物膜上具有TiN膜之2層的層積膜，鈦矽化物膜/TiN膜/鈦矽化物膜所成之3層的層積膜者。另外，取代鈦矽化物膜與氮化鈦膜，而組合鎳矽化物膜與鎳膜而作為上述構成亦可。即，蝕刻停止膜503係作為於鎳矽化物膜上具有鎳膜之2層的層積膜，或鎳矽化物膜/鎳膜/鎳矽化物膜之3層的層積膜亦可。此等材料係有在氟素含有電漿中未被乾蝕刻之特性。
圖1所示，在具有上述蝕刻停止膜503之構成中，經由光微影法而於蓋體絕緣膜514上設置光阻膜91，進行經由氟素含有電漿之乾蝕刻法。經由此，從蓋體絕緣膜514依序，朝向下方的膜進行蝕刻。此時，如圖1B所示，在周邊電路範圍中，蝕刻停止膜503係在使用氟素含有電漿之蝕刻中未被蝕刻除去之故，在露出有蝕刻停止膜503之上面的階段，蝕刻則停止。
之後，如圖1C所示，例如，經由根據來自作 為蝕刻氣體而使用之氯氣(Cl2)，三氯化硼氣體(BCl3)，及四氯化碳氣體(CCl4)等氣體之氯含有電漿的乾蝕刻法而蝕刻蝕刻停止膜503，使第1矽膜502之上面露出。
接著，使用與圖1B同樣的經由氟素含有電漿之乾蝕刻法，經由蝕刻成為單層膜之第1矽膜502之時，可在閘極絕緣膜501上停止蝕刻。
另外，在蝕刻速率為慢之記憶體單元範圍中，因在周邊電路範圍之蝕刻停止膜503，蝕刻停止之間，可充分地過蝕刻半導體基板100上的層積膜之故，未有成為蝕刻不足之情況。另外，在記憶體單元範圍中，即使過蝕刻產生，亦未對於裝置特性帶來不良影響。
如以上，如根據本發明之半導體裝置之製造方法的一例，將構成第2範圍(周邊電路範圍)之電晶體的閘極電極，在形成於閘極絕緣膜上之第1矽膜，和蝕刻停止膜，和第2矽膜之層積膜加以構成。隨之，即使為將閘極電極用之層積膜，從上層依序朝向下層進行蝕刻之情況，在蝕刻停止膜，蝕刻則停止，亦未有連續蝕刻第1矽膜之情況。此結果，在將蝕刻停止膜蝕刻之後，因可將第1矽膜作為單層膜而獨立進行蝕刻之故，在周邊電路範圍(第2範圍)中，可迴避將閘極絕緣膜及最終將半導體基板做過剩蝕刻之問題者。
另外，對於第1及第2矽膜之間係存在有蝕刻停止膜之故，未存在有第1及第2矽膜之界面。隨之， 於第1及第2矽膜之界面產生有阻礙乾蝕刻之介入存在層，可防止發生有矽殘渣之問題。
更且，假設即使作為於第2矽膜上形成第3矽膜，而產生有第2與第3矽膜之層積狀態，亦將成為蝕刻停止之蝕刻停止膜加以形成於第2矽膜之下層。隨之，可充分地過蝕刻第2與第3矽膜，亦可迴避產生有此等膜之蝕刻殘留之問題者。
以下，對於適用本發明之實施例，參照圖面加以說明。此實施例係為了更深一層理解本發明所顯示之具體例，而本發明係並非有任何限定於此具體例者。另外，對於同一構件係附上同一符號，省略或簡略化說明。對於同一構件係適宜省略符號。然而，在以下的說明所使用之圖面係模式性之構成，在各圖中之長度，寬度及厚度的比率等係不限於與實際之構成相同，而在各圖中之長度，寬度，厚度之比率及陰影線等係有未相互一致之情況。在以下的實施例中，具體所示之材料或尺寸等之條件，不過是例示。
然而，在下述實施例中，記載於申請專利範圍之「第1範圍」及「第2範圍」係各相當於記憶體單元範圍及周邊電路範圍。
記載於申請專利範圍之「第1配線」及「第2配線」係各相當於位元線500A及第3閘極電極500B。
(第1實施例)
以下，使用圖2及3，對於本實施例之半導體裝置加以說明。圖2係模式性地顯示本實施例之半導體裝置之DRAM之佈局的一例之平面圖。圖3A係在圖2之A-A’線的剖面圖。A-A’線係成為折線剖面圖，圖的左側則未含位元線接點插頭511之剖面，而右側則成為含有位元線接點插頭511之剖面。圖3B係顯示周邊電路範圍之B-B’剖面。
首先，參照圖2之平面圖，對於本實施例之半導體裝置之主要部分的配置加以說明。半導體裝置1係於半導體基板100上具有記憶體單元範圍(第1範圍)2，和配置於其周圍之周邊電路範圍(第2範圍)3，構成DRAM。然而，在圖2的平面圖中，為了容易辨識圖面，省略形成於較位元線(第1配線)500A為上方之層間絕緣膜或電容器。在本實施例中，將半導體基板100作為p型之矽單結晶加以說明，但並不限於此，而亦可為n型之矽單結晶或TFT矽基板等。
記憶體單元範圍2係具有經由延伸存在於傾斜於X方向(第2方向)之X’方向(第3方向)的第1元件分離範圍200A，和延伸存在於成為垂直於X方向之方向的Y方向(第1方向)之第2元件分離範圍200B而分離於X’方向之半導體基板100所成之島狀的活性範圍101。然而，在圖2中，活性範圍101係以具有長邊於X’方向之平行四邊形所顯示，但活性範圍101的形狀係不限於此，而亦可為平行四邊形之4個角為圓潤之長橢圓形。 更且，活性範圍101係成為以等間距間隔反覆加以配置於X’方向及Y方向之構成。鄰接於Y方向之活性範圍101的間隔係並無特別加以限制。亦可作為與活性範圍101之Y方向之寬度相同者，而亦可作為較此為小之尺寸。
跨越複數之第1元件分離範圍200A及複數之活性範圍101，配置也以直線延伸存在於Y方向之複數之第1字元凹槽310。第1字元凹槽310之Y方向的端末係位置於構成周邊電路範圍3之元件分離範圍200內。對於接觸於第1字元凹槽310之底面的各活性範圍101係設置有後述之下部擴散層，成為位元線接點連接範圍7。將對向於延伸存在於Y方向之第1字元凹槽310的X方向之側面，作為第1側面310a及第2側面310b。對於第1側面310a係配置有藉由第1閘極絕緣膜而延伸存在於Y方向之第1埋入字元線300A。另外，對於第2側面310b係配置有藉由第1閘極絕緣膜而延伸存在於Y方向之第2埋入字元線300B。即，本實施例之半導體裝置1係成為於一個活性範圍101內，配置有縱斷於Y方向之一個第1字元凹槽310，於在一個第1字元凹槽310內對向於X方向之側面，各配置有配線之構成。然而，第1埋入字元線300A係如後述，作為對應之電晶體的閘極電極而發揮機能之構成，包含第1單元閘極電極。同樣地，第2埋入字元線300B係包含第2單元閘極電極。
由第1埋入字元線300A與第2埋入字元線300B所夾持，而成為第1字元凹槽310之底面的活性範 圍101係成為位元線接點連接範圍7。對於各位元線接點連接範圍7係配置有位元線接點插頭511。呈連接配列於X方向之複數的位元線接點插頭511地，配置有以直線延伸存在於X方向(第2方向)之位元線500A。
於位置於第1字元凹槽310側面之第1埋入字元線300A，藉由第1閘極絕緣膜而鄰接之活性範圍101係成為第1電容接點連接範圍8A。對於包含第1電容接點連接範圍8A上面之上部係設置有後述之第1上部擴散層。於包含第1電容接點連接範圍8A，鄰接於Y方向之位元線500A之間，配置第1電容接點插頭700A。另外，同樣地鄰接於第2埋入字元線300B之活性範圍101係成為第2電容接點連接範圍8B。對於包含第2電容接點連接範圍8B上面之上部係設置有後述之第2上部擴散層。於包含第2電容接點連接範圍8B，鄰接於Y方向之位元線500A之間，配置第2電容接點插頭700B。上述成為第1電容接點連接範圍8A係後述之，但構成於對向於Y方向之二個側面接觸有第1元件分離範圍200A，而於對向於X方向之一側面接觸有第2元件分離範圍200B，於另一側面(第1側面310a)接觸有第1閘極絕緣膜之第1矽柱(第1半導體柱)。同樣地，第2電容接點連接範圍8B係構成第2矽柱(第2半導體柱)。
上述，經由第1上部擴散層，和第1閘極絕緣膜，和第1埋入字元線300A，和下部擴散層103(對於圖2係未圖示)，構成有將第1字元凹槽310之第1側面 310a作為通道之第1縱型單元電晶體4A。另外，經由第2上部擴散層，和第1閘極絕緣膜，和第2埋入字元線300B，和下部擴散層103，構成有將第1字元凹槽310之第2側面310b作為通道之第2縱型單元電晶體4B。下部擴散層103係成為由二個縱型單元電晶體4A，4B所共有之構成。
接著，對於周邊電路範圍3加以說明。在鄰接於記憶體單元範圍2之X方向加以配置之周邊電路範圍3中，配置有經由元件分離範圍200所圍繞之複數的周邊電路活性範圍105。然而，對於周邊電路活性範圍105之形狀，數量及配置，係未限定於圖2所示之構成。對於周邊電路活性範圍105之X方向之中心正上方藉由第2閘極絕緣膜而配置有第3閘極電極(第2配線)500B。在圖2中，呈縱斷複數配置於Y方向之周邊電路活性範圍105的中心地，第3閘極電極500B則延伸存在於Y方向，但第3閘極電極500B之配置係未必須成為如此。對於第3閘極電極500B而言，對於鄰接於X方向之周邊電路活性範圍105係設置有源極/汲極擴散層102，藉由周邊電晶體之接觸塞750c，與配置於上層之周邊電路配線770(未圖示)進行電性連接。由第3閘極電極500B，和二個源極/汲極擴散層102，和第2閘極絕緣膜而構成周邊電路電晶體5。
接著，參照圖3A之剖面圖。設置有跨越延伸存在於X’方向，而排列於Y方向而加以配置之複數的活 性範圍101及複數之第1元件分離範圍200A而縱斷於Y方向之第1字元凹槽310。第1字元凹槽310係具有第1側面310a，底面310c，第2側面310b。對於第1側面310a係藉由第1閘極絕緣膜311而配置有第1單元閘極電極312A。對於構成底面310c之活性範圍101係於底面310c之中央部，遍佈於Y方向的全體而設置有下部擴散層103。下部擴散層103係其底部較第2元件分離範圍200B的深度為淺地加以形成。對於第2側面310b係藉由第1閘極絕緣膜311而配置有第2單元閘極電極312B。
藉由第1閘極絕緣膜311而對向於第1單元閘極電極312A之活性範圍101係成為第1電容接點連接範圍8A，如前述構成第1半導體柱。對於包含第1半導體柱之上面之上部係設置有第1上部擴散層104A。另一方面，藉由第1閘極絕緣膜311而對向於第2單元閘極電極312B之活性範圍101係成為第2電容接點連接範圍8B，構成第2半導體柱。對於包含第2半導體柱之上面之上部係設置有第2上部擴散層104B。以第1上部擴散層104A，和第1閘極絕緣膜311，和由第1埋入字元線300A所成之第1單元閘極電極312A，和下部擴散層103而構成有第1縱型單元電晶體。另外，以第2上部擴散層104B，和第1閘極絕緣膜311，和由第2埋入字元線300B所成之第2單元閘極電極312B，和下部擴散層103而構成有第2縱型單元電晶體。接觸於第1單元閘極電極312A，及第2單元閘極電極312B之上面而配置有間隙絕 緣膜314。第1上部擴散層104A及第2上部擴散層104B係成為各源極/汲極之一方，而由二個電晶體所共有之下部擴散層103係成為源極/汲極之另一方。對於第1字元凹槽310之底面310c係接觸有n型不純物濃度成為1×1020~1×1021(atoms/cm3)之下部擴散層103。
於延伸存在於圖2所示之Y方向的第1字元凹槽310內，經由配置第1埋入字元線300A，第2埋入字元線300B之時，構成有延伸存在於Y方向之新的第2字元凹槽316。對於第2字元凹槽316係貫通延伸存在於第2字元凹槽316之Y方向的側壁絕緣膜315，形成有連接於下部擴散層103之位元線接點插頭511。然而，在圖2中，加以設置於第2字元凹槽316內而鄰接於Y方向之複數的位元線接點插頭511之間的空間係成為經由第一層間絕緣膜400而加以埋設之構成。
對於半導體基板100之上面係設置有具有成為與間隙絕緣膜314之上面及位元線接點插頭511之上面拉平的上面之墊片絕緣膜301，和第一層間絕緣膜400之層積膜。墊片絕緣膜301係與後述之周邊電路範圍3之第2閘極絕緣膜501相同之構成。對於間隙絕緣膜314之上面及第一層間絕緣膜400之上面係設置有連接於複數之位元線接點插頭511而延伸存在於X方向(參照圖1A)之位元線(第1配線)500A。位元線500A係成為第1導體膜512與第2導體膜513之層積構造。對於位元線500A之上面係設置有蓋體絕緣膜514，呈被覆位元線 500A及蓋體絕緣膜514之側面地加以設置有側壁絕緣膜515。呈被覆側壁絕緣膜515地於全面配置有第二層間絕緣膜600。
對於貫通第二層間絕緣膜600，將電容連接孔710作為開口，而電容連接孔710之底部係露出有第1上部擴散層104A與第2上部擴散層104B(之後，將第1上部擴散層104A與第2上部擴散層104B總記述為上部擴散層104)。對於電容連接孔710之內部係配置有接觸塞712，而連接於上部擴散層104之上面。於包含電容接觸塞712之上面的半導體基板100全面，配置有第三層間絕緣膜790及停止膜780。對於電容接觸塞712之上面係加以連接有貫通第三層間絕緣膜790及停止膜780之電容下部電極811。呈被覆電容下部電極811地設置有電容絕緣膜812及電容上部電極813，構成缸型之電容器800。
接著，參照圖3B。圖3B係顯示圖2所示之周邊電路範圍3之B-B’剖面。於以元件分離範圍200所圍繞之周邊電路活性範圍105之中心部分正上方，設置有矽氧化膜或高電介率膜，或者矽氧化膜或高電介率膜之層積膜所成之第2閘極絕緣膜501，和依序層積有第1矽膜502與蝕刻停止膜503與第2矽膜504與第1導體膜512及第2導體膜513之第3閘極電極(第2配線)500B。對於第3閘極電極500B上係設置有蓋體絕緣膜514。垂直於第1導體膜512及第2導體膜513所成之層積膜的最上面之半導體基板表面之方向的位置則呈成為與垂直於記憶 體單元範圍2之第1導體膜512及第2導體膜513所成之層積膜之最上面的半導體基板表面之方向的位置相同地，以第1矽膜502與蝕刻停止膜503與第2矽膜504之合計膜厚加以調整。在以往的技術中，在周邊電路範圍，對於金屬膜79與閘極絕緣膜501之間係僅配置有第1矽膜300與第2矽膜78A，但在本實施例中，以第1矽膜502與蝕刻停止膜503與第2矽膜504之3層構造而構成。呈被覆第3閘極電極500B之側面地設置有側壁絕緣膜515，更且設置有第二層間絕緣膜600。對於成為周邊接點連接範圍之周邊電路活性範圍105上面，係貫通第二層間絕緣膜600，側壁絕緣膜515及第2閘極絕緣膜501而連接有接觸塞750c。呈連接於接觸塞750c之上面地加以配置有周邊配線770。呈被覆周邊配線770地加以設置第三層間絕緣膜790以及停止膜780。
在記憶體單元範圍2中，呈被覆電容器800地，在周邊電路範圍3中呈被覆停止膜780與第三層間絕緣膜790地，設置有第四層間絕緣膜900。接著，在記憶體單元範圍2中，設置有貫通第四層間絕緣膜900而連接於上部電極813，而在周邊電路範圍3中，設置有貫通第四層間絕緣膜900與停止膜780與第三層間絕緣膜790而連接於周邊配線770之配線接點910。在記憶體單元範圍2及周邊電路範圍3中，各呈連接於配線接點910地設置配線920，對於第四層間絕緣膜900上係更設置有保護絕緣膜930。
接著，對於上述之本實施例的半導體裝置之製造方法，使用圖2~圖17加以說明。然而，圖4A係相當於圖2所示之平面圖的圖，圖4B係相當於圖3A所示之A-A’剖面圖的圖，圖4C係相當於圖3B所示之B-B’剖面圖的圖。另外，在圖5~17中，A圖相當於圖3A所示之A-A’剖面圖的圖，B圖係相當於圖3B所示之B-B’剖面圖的圖。
首先，參照圖4A，4B，4C。使用公知之STI(Shallow Trench Isolation)形成法，於p型的單結晶矽所成之半導體基板100上形成元件分離範圍。具體而言，對於記憶體單元範圍2係形成有第1元件分離範圍200A及第2元件分離範圍200B，而對於周邊電路範圍3係形成有元件分離範圍200。由此，於各記憶體單元範圍2及周邊電路範圍3，形成有半導體基板100所成之複數之活性範圍101。接著，經由光微影法，以光阻膜(未圖示)被覆周邊電路範圍3，於記憶體單元範圍2內之活性範圍101上面附近使用離子注入法而形成n型不純物擴散層104。n型不純物擴散層104係在之後的工程成為縱型電晶體之上部擴散層之範圍。
接著，如圖5A，圖5B所示，於半導體基板100全面，依氧化膜之第2閘極絕緣膜501，第1多晶矽膜502，鈦(Ti)膜/氮化鈦(TiN)膜/鈦(Ti)膜之複合膜的蝕刻停止膜503，第2多晶矽膜504的順序進行成膜。在此，第2閘極絕緣膜501係在記憶體單元範圍2中稱 做墊片絕緣膜301。另外，在本實施例中，將第2閘極絕緣膜501(墊片絕緣膜301)作為5nm程度的厚度之氧化膜進行說明，但亦可為具有較氧化矽為高電介率之高介電率絕緣膜(High-K膜)，以及矽氧化膜與High-K膜之複合膜。第1多晶矽膜502，蝕刻停止膜503，第2多晶矽膜504之厚度合計則呈成為與後述之第一層間絕緣膜之厚度相等地進行調整。在本實施例中，將後述之第一層間絕緣膜之厚度作為20nm，第1多晶矽膜502之厚度作為10nm，蝕刻停止膜503之厚度作為5nm(鈦膜/氮化鈦膜/鈦膜=1nm/3nm/1nm)，第2多晶矽膜504之厚度作為5nm。
接著，如圖6A，圖6B所示，經由光微影法與乾蝕刻法而除去記憶體單元範圍2之第1多晶矽膜502，蝕刻停止膜503，第2多晶矽膜504。
接著，如圖7A，圖7B所示，於半導體基板100的全面，形成光罩膜302。光罩膜302係成為非晶質碳膜等，而於最上層具有光阻膜之多層膜。
接著，如圖8A，圖8B所示，經由公知的方法，例如形成深度150nm之第1字元凹槽310，於接觸於其底部310c之活性範圍101內，形成下部擴散層103，和於其第1側面310a形成第1閘極絕緣膜311，和金屬字元線312，和間隙絕緣膜314，和側壁絕緣膜315所成之第1埋入字元線300A(參照圖2)，於第2側面310b形成相同構成之第2埋入字元線300B(參照圖2)，而於 剩餘之第2字元凹槽316部分設置BARC97。
接著，如圖9A，圖9B所示，經由灰化等而除去光罩膜302。此時，埋設於第2字元凹槽316部分之BARC97亦一併除去。
接著，如圖10A，圖10B所示，於包含剩餘之第1字元凹槽310部分的半導體基板100全面，埋設剩餘之第1字元凹槽310部分，在記憶體單元範圍2中，於墊片氧化膜301上，在周邊電路範圍3上，於第2多晶矽膜504上，將20nm程度之第一層間絕緣膜400成膜。
接著，如圖11A，圖11B所示，經由光微影法與乾蝕刻法，除去周邊電路範圍3之第一層間絕緣膜400。經由此，記憶體單元範圍2之第一層間絕緣膜400的上面與周邊電路範圍3之第2多晶矽膜504之上面則成為拉平。
接著，如圖12A，圖12B所示，以公知的方法，形成位元連接孔510。對於位元連接孔510之底面係露出有下部擴散層103。
接著，如圖13A，圖13B所示，呈埋入位元連接孔510地，於半導體基板100上的全面，依序將第1導體膜512，第2導體膜513，蓋體絕緣膜514進行成膜。埋設於位元連接孔510內之第1導體膜512係構成位元線接點插頭511。在此，第1導體膜512係可以含有1×1020~1×1021(atoms/cm3)之n型不純物的矽膜而形成者。另外，如後述，亦可以更低阻抗之金屬膜而形成者。 第2導體膜513係從下依序，可以鈦矽化物等之金屬矽化物膜，氮化鈦等之金屬氮化膜，鎢矽化物膜，鎢膜所成之層積金屬而形成者。至少鎢膜係使用濺鍍法而形成。另外，蓋體絕緣膜514係以經由CVD法所形成之矽氮化膜加以構成。
如上述，在本實施例中，顯示以矽膜而形成包含位元線接點插頭511之第1導體膜512，而以金屬膜而形成第2導體膜513的例。但位元線接點插頭511之材料係不限於此等，亦可以金屬膜形成位元線接點插頭511者。
接著，如圖14A，圖14B所示，經由光微影法，而於記憶體單元範圍2及周邊電路範圍3之蓋體絕緣膜514上形成光阻膜圖案91。經由將光阻膜圖案91使用於光罩之乾蝕刻法，依序蝕刻位置於記憶體單元範圍2之蓋體絕緣膜514，第2導體膜513，第1導體膜512，位置於周邊電路範圍之蓋體絕緣膜514，第2導體膜513，第1導體膜512，第2多晶矽膜504。在此，在乾蝕刻中，將Ti/TiN/Ti作為蝕刻停止膜，換言之，以對於Ti/TiN/Ti而言之多晶矽的選擇比為高的條件進行蝕刻。具體而言，進行使用來自六氟化硫氣體(SF6)，四氟化碳氣體(CF4)，三氟甲烷氣體(CHF3)等之氣體的氟素含有電漿的反應性離子蝕刻。
在本實施例中，在圖13A，圖13B之工程，於周邊電路範圍，形成第1多晶矽膜502，蝕刻停止膜 503，及第2多晶矽膜504之層積膜。隨之，即使為進行第2多晶矽膜504之蝕刻之情況，亦由蝕刻停止膜503蝕刻停止，未有連續蝕刻有第1矽膜502之情況。此結果，在將蝕刻停止膜503蝕刻之後，因可將第1矽膜502作為單層膜而獨立進行蝕刻之故，可迴避將第2閘極絕緣膜501及最終將半導體基板100做過剩蝕刻之問題者。即，在本實施例中，經由細微化，即使產生有記憶體單元範圍2與周邊電路範圍3之層積膜之蝕刻速率差，經由根據蝕刻停止膜503之蝕刻的延遲，亦可吸收蝕刻速率差者。因此，未發生有第2閘極絕緣膜501之蝕刻穿過，而成為不易引起基板溶蝕。
接著，如圖15A，圖15B所示，蝕刻蝕刻停止膜503(Ti/TiN/Ti)。此時，蝕刻停止膜503之蝕刻條件係作為使用氯氣(Cl2)，三氯化硼氣體(BCl3)，四氯化碳氣體(CCl4)等之氯素系氣體之電漿蝕刻。經由光微影法與多晶矽膜之乾蝕刻法，而蝕刻位置於周邊電路範圍3之第1多晶矽膜502。第1多晶矽膜502之蝕刻條件係可作為與圖14A及14B之第2多晶矽膜504之蝕刻條件同樣的條件者。
在此，在本實施例中，未存在有位置於第1多晶矽膜502與第2多晶矽膜504間的界面。因此，於第1多晶矽膜502與第2多晶矽膜504之界面產生有阻礙蝕刻之介入存在層，而可防止產生有多晶矽膜之蝕刻殘渣的問題。
經由此，對於記憶體單元範圍係形成有連接於位元線接點插頭511之上面，以直線延伸存在於X方向之位元線500A。另外，對於周邊電路範圍3係形成有形成於第2閘極絕緣膜501上面之第2導體膜513，第1導體膜512，第2多晶矽膜504，蝕刻停止膜503，第1多晶矽膜502所成之多金屬構造之第3閘極電極500B。
接著，經由光微影法，以光阻膜保護記憶體單元範圍2之後，使用離子注入法，將n型不純物，例如，磷．砷，通過注入第2閘極絕緣膜501，形成周邊電路範圍之源極/汲極擴散層102。
接著，如圖16A，圖16B所示，呈被覆記憶體單元範圍2之位元線500A與其上方之蓋體絕緣膜514，及周邊電路範圍3之第3閘極電極500B與其上方之蓋體絕緣膜514地，於半導體基板100上之全面，將10nm程度厚度之矽氮化膜成膜。更且，經由回蝕而僅殘留位元線500A其上方之蓋體絕緣膜514，及第3閘極電極500B其上方之蓋體絕緣膜514之側面，形成側壁絕緣膜515。
接著，如圖17A，圖17B所示，呈埋設位元線500A其上方之蓋體絕緣膜514，及第3閘極電極500B其上方之蓋體絕緣膜514所成之凸部地，將含有聚矽氨烷之塗佈膜成膜於全面。之後，經由以氧化性環境進行熱處理之時而使聚矽氨烷改質為矽氧化膜而形成第二層間絕緣膜600。接著，經由CMP法而平坦化第二層間絕緣膜600 之表面。
接著，如圖3A，圖3B所示，經由公知的方法，歷經形成記憶體單元範圍之電容接觸塞700，接觸塞750c之工程，和形成周邊配線770之工程，和形成停止膜780及第三層間絕緣氧化膜790之工程，和電容器800之形成工程，和形成第四層間絕緣氧化膜900之工程，和形成配線接觸塞910及配線920之工程，和形成保護絕緣膜930之工程，可形成圖2~圖3所示之本實施例之半導體裝置1者。
100‧‧‧半導體基板
101‧‧‧活性範圍
102‧‧‧源極/汲極擴散層
103‧‧‧下部擴散層
104A‧‧‧第1上部擴散層
104B‧‧‧第2上部擴散層
105‧‧‧活性範圍
200‧‧‧元件分離範圍
200B‧‧‧第2元件分離範圍
301‧‧‧墊片絕緣膜
310‧‧‧第1字元凹槽
310a‧‧‧第1側面
310b‧‧‧第2側面
310c‧‧‧底部
311‧‧‧第1閘極絕緣膜
312A‧‧‧第1單元閘極電極
312B‧‧‧第2單元閘極電極
314‧‧‧間隙絕緣膜
315‧‧‧側壁絕緣膜
400‧‧‧第一層間絕緣膜
500A‧‧‧位元線
500B‧‧‧第3閘極電極
501‧‧‧第2閘極絕緣膜
502‧‧‧第1多晶矽膜
503‧‧‧蝕刻停止膜
504‧‧‧第2多晶矽膜
511‧‧‧位元線接點插頭
512‧‧‧第1導體膜
513‧‧‧第2導體膜
514‧‧‧蓋體絕緣膜
515‧‧‧側壁絕緣膜
600‧‧‧第二層間絕緣膜
710‧‧‧電容連接孔
712‧‧‧電容接觸塞
750c‧‧‧接觸塞
770‧‧‧周邊配線
780‧‧‧停止膜
790‧‧‧第三層間絕緣膜
800‧‧‧電容器
811‧‧‧下部電極
812‧‧‧電容絕緣膜
813‧‧‧上部電極
900‧‧‧第四層間絕緣膜
910‧‧‧配線接點
920‧‧‧配線
930‧‧‧保護絕緣膜

Claims (20)

  1. 一種半導體裝置，其特徵為具有：半導體基板，和於第1範圍之前述半導體基板上，依序具有含有不純物之第2矽膜，和導體膜之第1配線，和於第2範圍之前述半導體基板上，依序具有含有不純物之第1矽膜，和蝕刻停止膜，和含有不純物之第2矽膜，和導體膜之第2配線。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述蝕刻停止膜係選自下述(a)~(g)之任一項的膜，(a)氮化鈦膜之單層膜，(b)鈦膜，和前述鈦膜上之氮化鈦膜之層積膜，(c)鈦膜，和前述鈦膜上之氮化鈦膜，和前述氮化鈦膜上之鈦膜的層積膜，(d)鈦矽化物膜，和前述鈦矽化物膜上之氮化鈦膜之層積膜，(e)鈦矽化物膜，和前述鈦矽化物膜上之氮化鈦膜，和前述氮化鈦膜上之鈦矽化物膜的層積膜，(f)鎳矽化物膜，和前述鎳矽化物膜上之鎳膜之層積膜，(g)鎳矽化物膜，和前述鎳矽化物膜上之鎳膜，和前述鎳膜之上之鎳矽化物膜的層積膜。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述導體膜係具有：設置於前述第2矽膜上之第1導體膜， 和設置於前述第1導體膜上之第2導體膜。
  4. 如申請專利範圍第3項記載之半導體裝置，其中，前述第1導體膜係含有不純物之矽膜。
  5. 如申請專利範圍第3項或第4項記載之半導體裝置，其中，前述第2導體膜係選自鈦矽化物膜，鎢矽化物膜，氮化鈦膜，及鎢膜所成的群之至少一種的膜所成者。
  6. 如申請專利範圍第1項至第5項任一項記載之半導體裝置，其中，前述第1範圍係具有：活性範圍，和於與前述活性範圍之延伸存在方向交叉的方向，形成於橫切在前述活性範圍內之凹槽之相互對向的2個內壁側面上之第1閘極絕緣膜，和將前述第1閘極絕緣膜介於其間而加以形成於一方的前述內壁側面上之第1閘極電極，和將前述第1閘極絕緣膜介於其間而加以形成於另一方的前述內壁側面上之第2閘極電極，和設置於位置在前述凹槽底部之下方之活性範圍內的下部擴散層，和呈連接於前述下部擴散層地，設置於前述凹槽內之第1與第2閘極電極之間的位元線接點插頭，和在前述活性範圍中設置於夾持前述凹槽之兩側的2個上部擴散層者。
  7. 如申請專利範圍第6項記載之半導體裝置，其中，前述第1配線係 連接於前述位元線接點插頭之位元線者。
  8. 如申請專利範圍第6項或第7項記載之半導體裝置，其中，前述第1範圍係更具有：電性加以連接於前述上部擴散層之電容器者。
  9. 如申請專利範圍第1項至第8項任一項記載之半導體裝置，其中，前述第2範圍係具有：設置於前述半導體基板上之第2閘極絕緣膜，和作為前述第2配線而設置於前述第2閘極絕緣膜上之第3閘極電極的平面型之電晶體。
  10. 一種半導體裝置之製造方法，其特徵為具有：於第2範圍之半導體基板上，依序形成含有不純物之第1矽膜，和蝕刻停止膜之工程，和於第1及第2範圍之前述半導體基板上，依序形成含有不純物之第2矽膜，和導體膜之工程，至露出有前述蝕刻停止膜為止，經由蝕刻前述第1及第2範圍之導體膜、前述第2矽膜之時，於前述第1範圍形成具有前述第2矽膜及導體膜之第1配線的工程，和蝕刻前述第2範圍之前述蝕刻停止膜之工程，和經由蝕刻前述第2範圍之前述第1矽膜之時，於前述第2範圍，形成具有前述第2矽膜，導體膜，蝕刻停止膜及第1矽膜之第2配線的工程者。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，在形成前述第1配線之工程及形成第2配線之工程中， 進行使用選自六氟化硫(SF6)，四氟化碳(CF4)，及三氟甲烷(CHF3)所成的群之氣體的前述蝕刻者。
  12. 如申請專利範圍第10項或第11項記載之半導體裝置之製造方法，其中，在蝕刻前述蝕刻停止膜之工程中，進行使用選自氯氣(Cl2)，三氯化硼氣體(BCl3)，及四氯化碳氣體(CCl4)所成的群之氣體的前述蝕刻者。
  13. 如申請專利範圍第10項至第12項任一項記載之半導體裝置之製造方法，其中，前述蝕刻停止膜係選自下述(a)~(g)之任一項的膜，(a)氮化鈦膜之單層膜，(b)鈦膜，和前述鈦膜上之氮化鈦膜之層積膜，(c)鈦膜，和前述鈦膜上之氮化鈦膜，和前述氮化鈦膜上之鈦膜的層積膜，(d)鈦矽化物膜，和前述鈦矽化物膜上之氮化鈦膜之層積膜，(e)鈦矽化物膜，和前述鈦矽化物膜上之氮化鈦膜，和前述氮化鈦膜上之鈦矽化物膜的層積膜，(f)鎳矽化物膜，和前述鎳矽化物膜上之鎳膜之層積膜，(g)鎳矽化物膜，和前述鎳矽化物膜上之鎳膜，和前述鎳膜之上之鎳矽化物膜的層積膜。
  14. 如申請專利範圍第10項至第13項任一項記載之半導體裝置之製造方法，其中，前述導體膜係具有： 設置於前述第2矽膜上之第1導體膜，和設置於前述第1導體膜上之第2導體膜。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，前述第1導體膜係含有不純物之矽膜。
  16. 如申請專利範圍第14項或第15項記載之半導體裝置之製造方法，其中，前述第2導體膜係選自鈦矽化物膜，鎢矽化物膜，氮化鈦膜，及鎢膜所成的群之至少一種的膜所成者。
  17. 如申請專利範圍第10項至第16項任一項記載之半導體裝置之製造方法，其中，於形成前述第1矽膜及蝕刻停止膜之前，更具有：於與前述第1範圍之活性範圍之延伸存在方向交叉的方向，形成於橫切在前述活性範圍內之凹槽之工程，和於前述凹槽之相互對向之2個內壁側面上形成第1閘極絕緣膜之工程，和將前述第1閘極絕緣膜介於其間而於前述2個內壁側面上，各形成第1閘極電極及第2閘極電極之工程，和於位置在前述凹槽底部之下方之活性範圍內形成下部擴散層之工程，和呈連接於前述下部擴散層地，於前述凹槽內之第1與第2閘極電極之間形成位元線接點插頭之工程，和在前述活性範圍中，於夾持前述凹槽之兩側，形成2個上部擴散層之工程者。
  18. 如申請專利範圍第17項記載之半導體裝置之製造 方法，其中，前述第1配線係連接於前述位元線接點插頭之位元線者。
  19. 如申請專利範圍第17項或第18項記載之半導體裝置之製造方法，其中，於形成前述上部擴散層之工程之後，更具有：形成電性加以連接於前述上部擴散層之電容器的工程者。
  20. 如申請專利範圍第10項至第19項任一項記載之半導體裝置之製造方法，其中，於形成前述第1矽膜及蝕刻停止膜之工程之前，更具有：於前述第2範圍之半導體基板上形成第2閘極絕緣膜之工程，前述第2配線係平面型之電晶體的第3閘極電極者。
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