JP3123948B2

JP3123948B2 - 半導体装置

Info

Publication number: JP3123948B2
Application number: JP09214835A
Authority: JP
Inventors: 賢一坂本
Original assignee: 山口日本電気株式会社
Priority date: 1997-08-08
Filing date: 1997-08-08
Publication date: 2001-01-15
Anticipated expiration: 2017-08-08
Also published as: JPH1167764A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係わ
り、特に半導体チップ周辺に配設される多層配線の構造
に関する。

【０００２】

【従来の技術】半導体素子の微細化に伴い、半導体装置
の形成には微細な多層配線の採用が必須になる。このよ
うな多層配線を有する半導体装置の層間絶縁膜として
は、上層の配線層と下層の配線層との間および同層の配
線層間の寄生容量を低減する目的から、誘電率が小さく
品質の安定したシリコン酸化膜系の絶縁膜が主流になっ
ている。

【０００３】この半導体素子の微細化により、下層の配
線層の線幅および配線間隔は縮小される。そして、微細
配線の抵抗増加を避けるためには、ある程度の配線層の
断面積の確保が必要となる。その結果として、配線層の
アスペクト比（配線層の高さ／配線層の線幅）と共に配
線間のアスペクト比（配線層の高さ／配線層の配線間
隔）は大きくなる。そして、下層の配線層の配線間に層
間絶縁膜を充填しその表面を平坦化することが要求され
る。また、アルミニウム系の金属配線上の層間絶縁膜の
場合では、層間絶縁膜の形成温度は４５０℃以下になる
ことも要求されるようになる。

【０００４】このようなアルミニウム系金属の微細多層
配線のための層間絶縁膜の形成方法として、ＳＯＧ（ス
ピンオングラス）膜が一般的に用いられている。し
かし、このようなＳＯＧ膜では、半導体チップ全体を均
一に平坦化することが難しくなっている。特に、半導体
チップの周辺に線幅の大きな下層の配線層があると、Ｓ
ＯＧ膜は半導体チップの周辺に厚く形成されるようにな
る。

【０００５】以下、この様子を図４に基づいて説明す
る。図４は、半導体チップ周辺の下層の配線層と上層の
配線層の平面図とその断面図である。ここで、図４
（ａ）に記すＥ−Ｆで切断したのが図４（ｂ）となって
いる。

【０００６】図４（ａ）および図４（ｂ）に示すよう
に、導電型がＰ型のシリコン基板１０１上にスクライブ
領域１０２が形成されている。ここで、スクライブ領域
１０２は導電型がＰ型の拡散層で構成される。そして、
フィールド酸化膜１０３がスクライブ領域１０２以外の
シリコン基板１０１上に形成されている。さらに、フィ
ールド酸化膜１０３上に化学気相成長（ＣＶＤ）法で第
１層間絶縁膜１０４が形成されている。この第１層間絶
縁膜１０４はシリコン酸化膜である。

【０００７】そして、図４（ａ）および図４（ｂ）に示
すように、この第１層間絶縁膜１０４上に下層配線１０
５，１０５ａが形成されている。ここで、下層配線１０
５はスクライブ領域１０２に電気接続されている。この
下層配線１０５は、アルミニウムやタングステン金属で
形成され、フィールド酸化膜１０３下でのチャネル性の
リーク電流発生を半導体チップ周辺で防止したり、ある
いは、ＤＲＡＭ等の半導体装置では基板電位発生回路の
電源線として用いられたり、ＥＳＤ（Ｅｒｅｃｔｒｏ
ＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）のための放電線と
しても使用される。なお、下層配線１０５の線幅は大き
く１５μｍ程度となっている。

【０００８】同様に、アルミニウムやタングステン金属
で形成される下層配線１０５ａは、電源線、ＧＮＤ線あ
るいは信号線として使用される。この図では、線幅の大
きな、例えば１０μｍ程度の電源線あるいはＧＮＤ線が
示されている。

【０００９】そして、これらの下層の配線層を被覆する
ように第２層間絶縁膜１０６が形成される。この第２層
間絶縁膜１０６はプラズマＣＶＤ法で堆積される膜厚３
００ｎｍ程度のシリコン酸化膜である。この第２層間絶
縁膜１０６上に平坦化材として、ＳＯＧ膜が形成され
る。このＳＯＧ膜は、初めＳＯＧ塗布溶液が第２層間絶
縁膜１０６上に回転塗布され熱処理による熱硬化が施さ
れ、さらにドライエッチングによるエッチバックがなさ
れて形成される。そして、半導体チップの内部は完全に
平坦化される（図示されず）。ここで、このようなＳＯ
Ｇ膜は無機シリカあるいは有機シリカ膜である。

【００１０】しかし、このようにしてＳＯＧ膜を形成す
ると、その膜厚が半導体チップ内部と端部で大きく異な
るようになる。これは、半導体チップ端部の下層配線１
０５および１０５ａ間にＳＯＧ膜が残りやすくなるため
である。そして、残存ＳＯＧ膜１０７が形成されるよう
になる。これは、半導体チップ端部に配設される下層配
線１０５および１０５ａの配線幅が大きくなるほど顕著
になる。

【００１１】そして、第３層間絶縁膜１０８がプラズマ
ＣＶＤ法で形成される。この第３層間絶縁膜１０８は膜
厚４００ｎｍ程度のシリコン酸化膜である。ここで、半
導体チップ端部では、下層配線１０５および１０５ａ上
に第３層間絶縁膜／ＳＯＧ膜／第２層間絶縁膜が積層し
て形成されるようになる。

【００１２】そして、下層配線１０５ａ上の第２層間絶
縁膜１０６と第３層間絶縁膜１０８との積層する層間絶
縁膜にスルーホール１０９および１０９ａが形成され
る。さらに、スルーホール１０９を通して下層配線１０
５ａに接続される上層配線１１０、スルーホール１０９
ａを通して下層配線１０５ａに接続される上層配線１１
０がそれぞれ形成される。また、下層配線１０５ａ上に
は第２層間絶縁膜１０６および第３層間絶縁膜１０８を
介して上層配線１１１が形成されている。そして、半導
体チップ全体を覆うようにしてカバー膜１１２が形成さ
れている。

【００１３】

【発明が解決しようとする課題】しかし、上述したよう
な従来の技術では、半導体チップの周辺すなわち半導体
チップ端部のＳＯＧ膜が半導体チップ内部のそれより厚
くなるように形成されてしまう。

【００１４】このために、以下のような２つの大きな問
題が生じる。すなわち、その第１は、半導体チップ端部
の下層配線と上層配線との接続部で上層配線が腐食し、
下層配線と上層配線との電気的接続が劣化してくること
である。このために、半導体装置の信頼性は大幅に低下
するようになる。

【００１５】このような電気接続の劣化は以下のように
して生じる。上述したように、半導体チップ端部では、
配線幅の広い下層配線上に残存ＳＯＧ膜１０７が形成さ
れている。このためにスルーホール１０９の側壁にＳＯ
Ｇ膜が露出するようになる。そして、ＳＯＧ膜は吸湿性
が高く水分が含まれやすい。このＳＯＧ膜の水分がスル
ーホール１０９部で上層配線を腐食し配線の断線あるい
は抵抗の上昇を引き起こすようになる。

【００１６】その第２は、同様に半導体チップ端部の下
層配線と上層配線との接続において、電気接続が難しく
なることである。これも同様に、半導体チップ端部の下
層配線上にＳＯＧ膜が残存するようになるため、スルー
ホール１０９が深くなりスルーホール１０９が下層配線
１０５ａ表面に達しないことが生じるからである。ここ
で、残存ＳＯＧ膜１０７を除去すべくエッチバック量を
増加させると、先述した半導体チップ内部のＳＯＧ膜も
除去され平坦化材として機能しなくなる。

【００１７】本発明の目的は、上述したように半導体チ
ップ端部の下層配線上に残存ＳＯＧ膜１０７が形成され
るのを防止し、高い信頼性と高い歩留まりを有するよう
になる半導体装置を提供することにある。

【００１８】

【課題を解決するための手段】このために本発明の半導
体装置では、半導体チップの最も外部に位置しスクライ
ブ領域に沿って配設される第１の下層配線が分断されて
一定の離間距離を有する複数の配線に分割され、前記複
数に分割された配線が絶縁膜を介して配線下部に形成さ
れた導電体材を通して電気接続される。

【００１９】あるいは、前記第１の下層配線と同一の層
に第２の下層配線が配設され、前記第２の下層配線の端
部が前記分割された第１の下層配線の分断領域に面して
形成され、前記第２の下層配線上の層間絶縁膜であって
前記端部近傍に位置するところにスルーホールが設けら
れ、前記スルーホールを通して前記第２の下層配線に接
続するように上層配線が形成されている。

【００２０】ここで、前記第１の下層配線は前記スクラ
イブ領域で半導体基板に接続している。さらには、前記
導電体材の下部に絶縁膜を介してダミーパターンが形成
されている。

【００２１】そして、前記半導体チップの内部であって
前記第１の下層配線と同一の層に形成される下層配線間
あるいは下層配線上にはスピン・オン・ガラスが形成さ
れている。

【００２２】半導体チップ周辺部の多層配線が本発明の
ような構造であれば、半導体装置の下層配線上にＳＯＧ
膜を形成する工程で、ＳＯＧ膜が半導体チップ周辺部の
不必要な領域に形成されなくなる。これは、第１の下層
配線が分割されているために、ＳＯＧ塗布溶液の回転塗
布時に塗布液がこの分断領域を通って流れてしまい、こ
の領域にＳＯＧ塗布溶液が溜まることがなくなり、ＳＯ
Ｇ膜の残存量が低減するようになるからである。

【００２３】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。図１は、半導体チッ
プ周辺の下層の配線層と上層の配線層の平面図である。
そして、図２は、半導体チップ周辺の下層の配線層と上
層の配線層の断面図である。ここで、図１に記すＡ−Ｂ
で切断したところが図２（ａ）であり、Ｃ−Ｄで切断し
たところが図２（ｂ）となっている。なお、図１では下
層の配線層に斜線が施されている。

【００２４】図１に示すように、例えば、導電型がＰ型
のシリコン基板１上にスクライブ領域２が形成されてい
る。ここで、スクライブ領域２は導電型がＰ型の拡散層
で構成される。そして、後述するような絶縁膜を介して
導電体材３が設けられ、層間絶縁膜に形成されたコンタ
クト孔４を通して導電体材３に電気接続された第１下層
配線５が形成されている。このように本発明では、従来
の技術で説明した下層配線１０５が分割され一定の離間
距離（以下、スペースと呼称する）でもって切り離され
ている。

【００２５】そして、第１下層配線５と同層の配線すな
わち第２下層配線６が、図１に示すように、分割された
第１下層配線５のスペースの領域に形成され、第２下層
配線６の端部がスペースの領域に面して形成されてい
る。すなわち、第２下層配線６の端部に面するところの
第１下層配線は分断され除去されている。

【００２６】そして、第２下層配線上の層間絶縁膜に設
けられたスルーホール７を通して第２下層配線６に電気
接続する上層配線８，８ａが形成されている。また、第
２下層配線６上には層間絶縁膜を介して上層配線９が設
けられている。

【００２７】次に、図２でもって本発明を説明する。図
２（ａ）および図２（ｂ）に示すように、導電型がＰ型
のシリコン基板１上にスクライブ領域２が形成されてい
る。そして、フィールド酸化膜１０がスクライブ領域２
以外のシリコン基板１上に形成されている。さらに、フ
ィールド酸化膜１０上にＣＶＤ法で下部絶縁膜１１が形
成され、この下部絶縁膜１１上の所定の領域にパターン
状の導電体材３が設けられている。ここで、導電体材３
はタングステン等の高融点金属膜で構成され、その膜厚
は２００ｎｍ程度に設定されている。そして、この導電
体材３を被覆する第１層間絶縁膜１２が形成されてい
る。この第１層間絶縁膜１２はシリコン酸化膜であり、
その膜厚は５００ｎｍ程度である。

【００２８】そして、図２（ａ）に示すように、第１層
間絶縁膜１２上に図１で説明したスペース領域では第２
下層配線６が形成されている。ここで、第２下層配線６
は膜厚５００ｎｍのアルミニウム金属で構成される。こ
の第２下層配線６は、半導体装置の電源線、ＧＮＤ線あ
るいは信号線として使用される。そして、第２下層配線
６を被覆するように第２層間絶縁膜１３が形成される。
第２層間絶縁膜１３はプラズマＣＶＤ法で堆積される膜
厚２００ｎｍ程度のシリコン酸化膜である。そして、従
来の技術で説明したようにして、第２層間絶縁膜１３上
に平坦化材としてＳＯＧ膜が形成される。

【００２９】このＳＯＧ膜の形成工程後は、残存ＳＯＧ
膜１４が先述したスペース領域に形成されるのみであ
る。従来の技術で説明したような第２下層配線６上に位
置する領域に残存ＳＯＧ膜が形成されることはない。こ
れは、この第２下層配線６の端部が上記のスペース領域
に面しているために、ＳＯＧ塗布溶液の回転塗布時に塗
布液が従来の技術のように溜まることが無く、ＳＯＧ膜
の残存量が低減するようになるからである。そして、第
３層間絶縁膜１５がプラズマＣＶＤ法で形成される。こ
の第３層間絶縁膜１５は膜厚４００ｎｍ程度のシリコン
酸化膜である。ここで、第２下層配線６上に第３層間絶
縁膜／第２層間絶縁膜が積層して形成されるようにな
る。

【００３０】そして、第２下層配線６上の端部であって
第２層間絶縁膜１３と第３層間絶縁膜１５の積層する層
間絶縁膜にスルーホール７が形成される。さらに、スル
ーホール７を通して第２下層配線６に接続される上層配
線８、８ａがそれぞれ形成される。また、第２下層配線
６上には第２層間絶縁膜１３および第３層間絶縁膜１５
を介して上層配線１１１が配設されている。そして、半
導体チップ全体を覆うようにしてカバー膜１６が形成さ
れている。

【００３１】また、図２（ｂ）に示すように、第１層間
絶縁膜１２にコンタクト孔４が形成され、第１下層配線
５が導電体材３に接続されている。この第１下層配線５
は半導体チップの最も外側に位置するように配設され、
第２下層配線６と同層の配線となる。ここで、第１下層
配線５はスクライブ領域２に電気接続されている。

【００３２】この第１下層配線５は、従来に技術で説明
したように、ＤＲＡＭ等の半導体装置では基板電位発生
回路の電源線として用いられたり、ＥＳＤのための放電
線として使用される。

【００３３】そして、第１下層配線５を被覆する第２層
間絶縁膜１３が形成され、第２層間絶縁膜１３上に平坦
化材としてＳＯＧ膜が形成される。このＳＯＧ膜の形成
工程で、残存ＳＯＧ膜１４ａが第１下層配線５パターン
の半導体チップ中心側に形成されるようになる。

【００３４】そして、第３層間絶縁膜１５が積層され第
３層間絶縁膜１５上に上層配線８ａ，９が配設されるこ
とになる。

【００３５】以上に説明したように、本発明では、半導
体チップの最も外側であってスクライブ領域に沿って配
設される配線が、所定の領域で分割され一定のスペース
でもって切り離されている。そして、第１下層配線５と
同層の配線すなわち第２下層配線６は、その端部がスペ
ース領域に面して形成され、この端部上に上層配線に接
続するためのスルーホールが設けられる。

【００３６】このような構造であるために、上記スルー
ホール部に残存ＳＯＧ膜が形成されることは皆無にな
り、従来の技術で生じていた問題は完全に解決されるよ
うになる。

【００３７】次に、本発明の第２の実施の形態を図３に
基づいて説明する。ここで、図３は、半導体チップ周辺
の下層の配線層と上層の配線層の断面図であり、図１に
記すＡ−Ｂに相当するところで切断したのが図３（ａ）
であり、Ｃ−Ｄに相当するところで切断したのが図３
（ｂ）となっている。

【００３８】以下の説明では、図１あるいは図２で説明
したものと同じものは同一符号で示されている。そし
て、図２と同一の構造についてはその説明は省略され
る。

【００３９】図３（ａ）および図３（ｂ）に示すよう
に、シリコン基板１上にスクライブ領域２が形成されて
いる。そして、フィールド酸化膜１０がスクライブ領域
２以外のシリコン基板１上に形成されている。

【００４０】そして、このフィールド酸化膜１０上にダ
ミーパターン１７が設けられている。ここで、ダミーパ
ターン１７は膜厚３００ｎｍ程度のタングステンポリサ
イドで構成される。例えば、ＭＯＳトランジスタのゲー
ト電極と同層に形成され、図３に示すように、導電体材
３と同一のパターン形状に形成される。

【００４１】そして、このダミーパターン１７を被覆す
るようにして、ＣＶＤ法で下部絶縁膜１１が形成され
る。以下は、図２で説明したのと同様にして第１下層配
線５、第２下層配線６、上層配線８，８ａ，９等がそれ
ぞれ配設されるようになる。

【００４２】この場合も第１の実施の形態で説明したの
と同様の効果が生じる。この第２の実施の形態ではダミ
ーパターン１７が形成されるために、スペース領域が出
っ張ってくる。このために、ＳＯＧ膜形成で残存ＳＯＧ
膜１４および１４ａの膜厚がさらに減少し、半導体装置
の製造工程での歩留まりが向上するようになる。

【００４３】

【発明の効果】以上に説明したように、本発明では、半
導体チップの最も外部に位置しスクライブ領域に沿って
配設される第１の下層配線が分断されて複数の配線に分
割され、この複数に分割された配線は絶縁膜を介して配
線下部に形成された導電体材を通して電気接続される。
さらに、第１の下層配線と同一の層に第２の下層配線が
配設され、この第２の下層配線の端部は第１の下層配線
の上記の分断領域に面して形成され、この端部近傍に位
置するところにスルーホールが設けられて上層配線に接
続される。さらには、上記導電体材の下部に絶縁膜を介
してダミーパターンが形成されている。そして、半導体
チップの内部であって第１の下層配線と同一の層に形成
される下層配線間あるいは下層配線上にスピン・オン・
ガラスが形成されている。

【００４４】このために、従来の技術で生じていたよう
な問題、すなわち半導体チップ端部の下層配線と上層配
線との接続部で上層配線が腐食し、下層配線と上層配線
との電気的接続が劣化してくるという問題は皆無にな
る。このために、半導体装置の信頼性は大幅に向上する
ようになる。

【００４５】また、同様に半導体チップ端部の下層配線
と上層配線との接続において、電気接続が難しくなるこ
とは完全に解消され、半導体装置の製造において歩留ま
りが大幅に向上するようになる。

【００４６】このようにして、本発明の半導体装置は高
い信頼性とともに高い歩留まりを有するようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明する半導体チ
ップ周辺の平面図である。

【図２】本発明の第１の実施の形態を説明する半導体チ
ップ周辺の断面図である。

【図３】本発明の第２の実施の形態を説明する半導体チ
ップ周辺の断面図である。

【図４】従来の技術を説明するための半導体チップ周辺
の平面図と断面図である。

【符号の説明】

１，１０１シリコン基板２，１０２スクライブ領域３導電体材４コンタクト孔５第１下層配線６第２下層配線７，１０９，１０９ａスルーホール８，８ａ，９，１１０，１１０ａ，１１１上層配線１０，１０３フィールド酸化膜１１下部絶縁膜１２，１０４第１層間絶縁膜１３，１０６第２層間絶縁膜１４，１４ａ、１０７残存ＳＯＧ膜１５，１０８第３層間絶縁膜１６，１１２カバー膜１７ダミーパターン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768

Claims

(57)【特許請求の範囲】

【請求項１】半導体チップの最も外部に位置しスクラ
イブ領域に沿って配設される第１の下層配線が分断され
て一定の離間距離を有する複数の配線に分割され、前記
複数に分割された配線が絶縁膜を介して配線下部に形成
された導電体材を通して電気接続されていることを特徴
とする半導体装置。
【請求項２】前記第１の下層配線と同一の層に第２の
下層配線が配設され、前記第２の下層配線の端部が前記
分割された第１の下層配線の分断領域に面して形成さ
れ、前記第２の下層配線上の層間絶縁膜であって前記端
部近傍に位置するところにスルーホールが設けられ、前
記スルーホールを通して前記第２の下層配線に接続する
ように上層配線が形成されていることを特徴とする請求
項１記載の導体装置。
【請求項３】前記第１の下層配線が前記スクライブ領
域で半導体基板に接続していることを特徴とする請求項
１または請求項２記載の半導体装置。
【請求項４】前記導電体材の下部に絶縁膜を介してダ
ミーパターンが形成されていることを特徴とする請求項
１、請求項２または請求項３記載の半導体装置。
【請求項５】前記半導体チップの内部であって前記第
１の下層配線と同一の層に形成される下層配線間あるい
は下層配線上にスピン・オン・ガラスが形成されている
こと特徴とする請求項１から請求項４のうち１つの請求
項に記載の半導体装置。