JPH08115914A - Semiconductor device - Google Patents

Semiconductor device

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JPH08115914A
JPH08115914A JP24903594A JP24903594A JPH08115914A JP H08115914 A JPH08115914 A JP H08115914A JP 24903594 A JP24903594 A JP 24903594A JP 24903594 A JP24903594 A JP 24903594A JP H08115914 A JPH08115914 A JP H08115914A
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JP
Japan
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conductive thin
thin film
semiconductor device
film
conductive
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Application number
JP24903594A
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Japanese (ja)
Inventor
Takashi Nakajima
中島　　隆
Hideo Miura
英生 三浦
Naoto Saito
直人 斉藤
Hiroyuki Ota
裕之 太田
Asao Nishimura
朝雄 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: To provide a semiconductor device capable of preventing the occurrence of hillock in a large-area conductive film convered with a thinned insulating film, and preventing inferiority such as the short circuit between wirings occurring at manufacture of a semiconductor device, the breaking of wiring, the breakage of an insulating film, separation, etc. CONSTITUTION: In a semiconductor device which has a large-area conductive film 6 made through an insulating film 8 on a semiconductor substrate 7, the conductive film 6 is divided in lateral and longitudinal direction into x1 and y2 not more than the critical dimension of hillock occurrence, and the divided conductive films 6a are connected electrically with each other by other conductive films 6b. The conductive films 6b are arranged, being slid so that hillock may not occur even if combined with divided conductive films 6a.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置に係り、特
に、半導体基板表面に絶縁膜を介して形成された導電性
薄膜を有する半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a conductive thin film formed on the surface of a semiconductor substrate via an insulating film.

【０００２】[0002]

【従来の技術】近年、半導体装置内に形成される電子素
子の高集積化が急速に進められている一方で、製品ニー
ズによっては、大容量コンデンサ、大電流用配線等のよ
うに大形化している電子素子がある。2. Description of the Related Art In recent years, high integration of electronic elements formed in a semiconductor device has been rapidly progressed, but depending on product needs, it has become larger such as a large-capacity capacitor and a large-current wiring. There is an electronic device that is

【０００３】例えば、コンデンサの場合、光通信等のよ
うな、情報伝達の高速化や高密度化を目的とする伝達情
報の高周波数化に対応して、ノイズフィルタ内部に形成
するコンデンサの大容量化が進められている。フィルタ
のノイズ除去可能な周波数は、フィルタ内コンデンサの
容量によって決定され、コンデンサ容量が大きいほど、
高周波数帯域までノイズ分離が可能となる。タンタル等
の高誘電率物質を用いた大容量コンデンサの開発が進め
られてはいるものの、まだ大量生産技術が確立しておら
ず、コンデンサの大容量化は、主にコンデンサ用電極の
大面積化によって実現している。For example, in the case of a capacitor, a large capacity of the capacitor formed inside the noise filter responds to an increase in frequency of transmitted information for the purpose of speeding up information transmission and increasing density, such as optical communication. Is being promoted. The frequency at which the noise of the filter can be removed is determined by the capacitance of the capacitor in the filter.
Noise can be separated up to a high frequency band. Although large-capacity capacitors using tantalum and other high-dielectric constant materials are being developed, mass production technology has not yet been established, and increasing the capacity of capacitors is mainly done by increasing the area of the capacitor electrodes. Is realized by.

【０００４】また、大電流負荷用配線においても、配線
に用いられる導電性薄膜の抵抗値を下げるため、配線幅
を広くすること、すなわち配線用導電性薄膜の大面積化
が進められている。Also in the wiring for large current load, the width of the wiring is widened, that is, the area of the conductive thin film for wiring is increased in order to reduce the resistance value of the conductive thin film used for the wiring.

【０００５】しかし配線やコンデンサ用電極等のような
導電性薄膜の大面積化を行うと、設計仕様を満足させる
ことができる反面、導電性薄膜上にヒロックが発生し易
くなるという欠点が生じる。ヒロックとは導電性薄膜表
面に局所的に発生する微小突起であり、上下配線や隣接
配線との短絡、上部配線の断線、導電性薄膜を覆う絶縁
膜の破壊及び剥離、後の工程における露光不良等、様々
な不良の原因となる。However, if the area of the conductive thin film such as the wiring and the electrode for the capacitor is increased, the design specifications can be satisfied, but on the other hand, a drawback that hillocks are likely to occur on the conductive thin film occurs. Hillocks are small protrusions that are locally generated on the surface of the conductive thin film, and short-circuit with the upper and lower wiring and adjacent wiring, disconnection of the upper wiring, destruction and peeling of the insulating film covering the conductive thin film, and exposure failure in the subsequent process. It causes various defects.

【０００６】そのため、例えば、特開昭５７−４５２５
９号公報、同６１−２５２６４７号公報、同６３−８４
１３７号公報、同５−２１８０３４号公報等において開
示されているように、大面積導電性薄膜にスリットを設
け、薄膜の幅方向の寸法をヒロックが発生しない幅以下
に分割する技術がヒロック発生防止手段として用いられ
てきた。Therefore, for example, JP-A-57-4525
No. 9, JP 61-252647, and JP 63-84.
As disclosed in Japanese Laid-Open Patent Publication Nos. 137 and 5-218034, a technique of forming a slit in a large-area conductive thin film and dividing the dimension of the thin film in the width direction to a width equal to or less than a width at which hillock does not occur is prevented. It has been used as a means.

【０００７】また、特開平３−８２１２８号公報、同４
−８５８２３号公報のように、ヒロック発生前に導電性
薄膜表面への高剛性層の形成、あるいは導電性薄膜上部
への高剛性薄膜の堆積を行うことによって、該導電性薄
膜の変形（ヒロック発生）を強制的に抑える技術も用い
られてきた。Further, Japanese Patent Laid-Open No. 3-82128 and 4
As disclosed in Japanese Patent Publication No. 85823, by forming a high-rigidity layer on the surface of the conductive thin film or depositing the high-rigidity thin film on the conductive thin film before the hillock is generated, the conductive thin film is deformed (hillock is generated). ) Has been used forcibly suppressing technology.

【０００８】[0008]

【発明が解決しようとする課題】ところが、幅の広い配
線や大容量コンデンサ用電極においてヒロック発生を防
止するためには、これらの用途に用いられる大面積の導
電性薄膜を分割し、その幅方向寸法のみを制限するだけ
では不十分であることが明らかになった。◆以下、シリ
コン基板上に酸化シリコン膜を介して形成した矩形のア
ルミニウム合金（組成Ａｌ−１ｗｔ．％Ｓｉ、以下Ａｌ
と略す）膜におけるヒロック発生数を検討した結果につ
いて説明する。However, in order to prevent the occurrence of hillocks in wide wirings and electrodes for large-capacity capacitors, a large-area conductive thin film used for these applications is divided and its width direction is reduced. It has been found that limiting only the dimensions is not sufficient. ◆ Hereafter, a rectangular aluminum alloy (composition Al-1 wt.% Si, hereinafter Al) formed on a silicon substrate via a silicon oxide film.
The result of examining the number of hillocks generated in the film will be described.

【０００９】試料の製作は、以下の順に行った。先ず、
シリコン基板表面を熱酸化し、膜厚１．６μｍの酸化シ
リコン膜を形成した。次に、酸化シリコン膜表面に、ス
パッタリング法にてＡｌ膜を膜厚０．５μｍ堆積し、Ａ
ｌ膜のパターニングを行った。Ａｌ膜パターンは、短辺
が１００μｍ以上の大面積パターンや、短辺が５μｍ以
下でかつ長辺が２０００μｍ程度の細長いパターン等を
形成した。続いて、プラズマを用いた化学蒸着法（以
後、プラズマＣＶＤ法と呼ぶ）にて酸化シリコン膜を膜
厚０．２μｍ（基板温度３５０℃）、電子回路上を平坦
化するための酸化シリコン膜ＳＯＧ（Ｓｐｉｎ ｏｎ
Ｇｌａｓｓ）を膜厚０．２μｍ（ベーキング温度４４０
℃）、同様にプラズマＣＶＤ法にて酸化シリコン膜を膜
厚０．６μｍ（基板温度３５０℃）堆積した（以後、こ
の３層の絶縁膜を一括して層間絶縁膜と称する）。最後
に、Ａｌ膜及び層間絶縁膜を安定化させるための熱処理
（基板温度４５０℃）を施した。The samples were manufactured in the following order. First,
The surface of the silicon substrate was thermally oxidized to form a silicon oxide film having a thickness of 1.6 μm. Next, an Al film having a thickness of 0.5 μm is deposited on the surface of the silicon oxide film by a sputtering method.
The l film was patterned. As the Al film pattern, a large area pattern having a short side of 100 μm or more, an elongated pattern having a short side of 5 μm or less and a long side of about 2000 μm, and the like were formed. Subsequently, a chemical vapor deposition method using plasma (hereinafter referred to as a plasma CVD method) is used to form a silicon oxide film having a thickness of 0.2 μm (substrate temperature 350 ° C.) and a silicon oxide film SOG for planarizing an electronic circuit. (Spin on
Glass) 0.2 μm thick (baking temperature 440
Similarly, a silicon oxide film having a film thickness of 0.6 μm (substrate temperature of 350 ° C.) was deposited by the plasma CVD method (hereinafter, these three insulating films are collectively referred to as an interlayer insulating film). Finally, heat treatment (substrate temperature 450 ° C.) for stabilizing the Al film and the interlayer insulating film was performed.

【００１０】こうして得られた試料のＡｌ膜におけるヒ
ロック発生数の寸法依存性を図４に示す。図中、横軸は
矩形Ａｌ膜の短辺寸法、縦軸はアスペクト比（長辺寸法
／短辺寸法比）である。アスペクト比＝１の場合、矩形
形状は正方形であり、アスペクト比が大きいほど、配線
等のような長い矩形形状であることを表す。図中のマー
カ○はヒロックの発生が認められなかった矩形Ａｌ膜で
あることを、●はヒロックの発生が認められたＡｌ膜で
あることを表す。●の添字は面積１ｍｍ2当たりに換算
したヒロック発生数（以後、この数値をヒロック発生密
度と呼ぶ。単位は個／ｍｍ2とする。）である。FIG. 4 shows the dimensional dependence of the number of hillocks generated in the Al film of the sample thus obtained. In the figure, the horizontal axis is the short side dimension of the rectangular Al film, and the vertical axis is the aspect ratio (long side dimension / short side dimension ratio). When the aspect ratio = 1, the rectangular shape is a square, and the larger the aspect ratio, the longer the rectangular shape such as wiring. In the figure, the marker ◯ indicates a rectangular Al film in which hillock generation was not observed, and the  represents an Al film in which hillock generation was observed. The suffix of ● is the number of hillocks generated per area of 1 mm 2 (hereinafter, this number is referred to as hillock generation density. The unit is pieces / mm 2 ).

【００１１】主にコンデンサ用電極として用いられる短
辺寸法＞１０μｍ、アスペクト辺比≦３のＡｌ膜（図中
にコンデンサタイプとして示す）の場合、短辺寸法＜約
９０μｍ（例えば、短辺寸法＝長辺寸法＝約７５μｍ、
矩形面積＝約５６００μｍ2）ではヒロックが認められ
なかったが、短辺寸法≧約９０μｍ（例えば、短辺寸法
＝長辺寸法＝約９０μｍ、矩形面積＝約８１００μ
ｍ2）になると急激にヒロックが発生し易くなっている
ことが分かる。In the case of an Al film (shown as a capacitor type in the figure) having a short side dimension> 10 μm and an aspect side ratio ≦ 3 which is mainly used as a capacitor electrode, the short side dimension is about 90 μm (for example, the short side dimension = Long side dimension = approx. 75 μm,
No hillocks were observed in the rectangular area = about 5600 μm 2 , but the short side dimension ≧ about 90 μm (for example, short side dimension = long side dimension = about 90 μm, rectangular area = about 8100 μm
It can be seen that hillocks are apt to occur rapidly at m 2 ).

【００１２】主に配線として用いられる短辺寸法≦１０
μｍ以下の細いＡｌ膜（図中に配線タイプとして示す）
の場合にも、アスペクト比≦８０のとき（例えば、短辺
寸法＝約６μｍ、長辺寸法＝約４８０μｍ、矩形面積＝
約２９００μｍ2）にはヒロックが認められず、アスペ
クト比＞８０のＡｌ膜（例えば、短辺寸法＝約６μｍ、
長辺寸法＝約２０００μｍ、矩形面積＝約１２０００μ
ｍ2）においてヒロックが認められた。コンデンサタイ
プのＡｌ膜よりも長辺寸法が約４８０μｍと長いものに
おいてもヒロックが認められなかったことから、ヒロッ
ク発生は長辺寸法に依存していないことが分かる。Short-side dimension used mainly as wiring ≦ 10
Thin Al film of less than μm (shown as wiring type in the figure)
Also in the case of aspect ratio ≦ 80 (for example, short side dimension = about 6 μm, long side dimension = about 480 μm, rectangular area =
No hillocks are observed in about 2900 μm 2, and an Al film with an aspect ratio> 80 (for example, short side dimension = about 6 μm,
Long side dimension = about 2000μm, rectangular area = about 12000μ
Hillocks were observed in m 2 ). No hillocks were observed even in the case where the long side dimension was about 480 μm longer than that of the capacitor type Al film, which indicates that hillock generation does not depend on the long side dimension.

【００１３】また、両タイプの中間に位置するＡｌ膜の
場合、短辺寸法＝約６０μｍ、アスペクト比＝約３３
（長辺寸法＝約２０００μｍ、矩形面積＝約１２０００
μｍ2）ではヒロックが発生密度９個／ｍｍ2認められ、
更に矩形面積が大きい短辺寸法＝約４０μｍ、アスペク
ト比＝約１２（長辺寸法＝約４６０μｍ、矩形面積＝約
１８４００μｍ2）ではヒロックは認められなかった。
このことから、ヒロック発生は矩形面積にも依存してい
ないことが分かる。In the case of an Al film located in the middle of both types, the short side dimension = about 60 μm, the aspect ratio = about 33.
(Long side dimension = about 2000 μm, rectangular area = about 12000
[mu] m 2) the hillock generation density 9 / mm 2 was observed,
Furthermore, no hillocks were observed when the rectangular area was large and the short side size was about 40 μm and the aspect ratio was about 12 (long side size was about 460 μm and rectangular area was about 18400 μm 2 ).
From this, it can be seen that hillock generation does not depend on the rectangular area.

【００１４】以上のことから、ヒロックはＡｌ膜の短辺
寸法が長いほど、また同一短辺寸法ではアスペクト比が
大きいほど発生し易くなり、各Ａｌ膜短辺寸法に対応し
てヒロックが発生する最小の長辺寸法（以下、この短辺
寸法及び長辺寸法をヒロック発生臨界寸法と称する）が
存在することが明らかになった。図中にヒロックが発生
する寸法領域を灰色領域で、その境界線となるヒロック
発生臨界寸法を濃い灰色曲線にて示す。From the above, hillocks are more likely to occur as the short side dimension of the Al film is longer, and as the aspect ratio is larger for the same short side dimension, hillocks are generated corresponding to the short side dimension of each Al film. It became clear that there is a minimum long-side dimension (hereinafter, the short-side dimension and the long-side dimension are referred to as hillock generation critical dimensions). In the figure, the size region where hillocks are generated is shown as a gray region, and the hillock generation critical size that is the boundary line is shown as a dark gray curve.

【００１５】従って、矩形導電性薄膜におけるヒロック
発生を公知技術のみで防止することは困難であり、Ａｌ
膜を短辺（幅）方向に関して分割するだけでなく、短辺
寸法に応じて長辺方向に関しても分割する必要があるこ
とが分かる。◆一方、近年、半導体装置の高集積化、工
期の短縮及び製造コスト低減のための対策の一つとし
て、多層配線間を絶縁する層間絶縁膜の薄膜化が急速に
進められており、このことによってもヒロックは発生し
やすくなる傾向にある。Therefore, it is difficult to prevent the hillock generation in the rectangular conductive thin film only by the known technique.
It can be seen that it is necessary to divide the film not only in the short side (width) direction but also in the long side direction according to the short side dimension. ◆ On the other hand, in recent years, as one of the measures for high integration of semiconductor devices, shortening of construction period and reduction of manufacturing cost, thinning of interlayer insulating film for insulating between multi-layered wiring has been rapidly promoted. Hillocks also tend to occur easily.

【００１６】薄膜化が高集積化へつながる理由に以下に
因る。上部配線と下部配線の電気的接続は、層間絶縁膜
にエッチング等によって設けるコンタクトホールを導電
性材料で埋めることによって行う。このエッチング等に
よるコンタクトホール形成工程では、絶縁膜厚方向のエ
ッチングだけでなく、面内方向にも多少はエッチングさ
れてしまうため、最終的にはコンタクトホール壁面が垂
直にならず、上部配線側が広く、下部配線側が狭くなる
ようにテーパが付いてしまう。そのため、下部配線側に
おいて必要な導通抵抗を持つコンタクトホール面積（コ
ンタクトホールを膜面内平面で切ったときに現われる面
積）を確保するためには、上部配線側のコンタクトホー
ル寸法を、テーパが付いてコンタクトホール面積が縮小
する分、予め大きい寸法にする必要がある。The reason why thinning leads to high integration is as follows. The upper wiring and the lower wiring are electrically connected by filling a contact hole provided in the interlayer insulating film by etching or the like with a conductive material. In the contact hole forming process using this etching or the like, not only etching in the insulating film thickness direction but also some etching in the in-plane direction, so the contact hole wall surface is not vertical in the end and the upper wiring side is wide. , The lower wiring side is tapered so that it becomes narrower. Therefore, in order to secure the contact hole area (the area that appears when the contact hole is cut in the plane in the film plane) that has the necessary conduction resistance on the lower wiring side, the contact hole size on the upper wiring side is tapered. As the contact hole area is reduced, it is necessary to increase the size in advance.

【００１７】従って、絶縁性が保たれる範囲内で層間絶
縁膜の厚さを薄くするほど、上部配線側のコンタクトホ
ール面積を小面積化できるため、高集積化を進めること
が可能になる。◆また、コンタクトホールは、面積が小
さく、深さが深いほど、コンタクトホール内部を導電性
物質で隙間無く埋めることは困難になる。それ故、層間
絶縁膜の厚さを薄くするほど導通不良が生じにくい構造
となる。更に、層間絶縁膜薄膜化の実施によって、膜堆
積時間の短縮、或いは材料費の削減が可能になるため、
工期の短縮、製造コストの低減につながる。Therefore, as the thickness of the interlayer insulating film is reduced within the range where the insulating property is maintained, the contact hole area on the upper wiring side can be reduced, so that high integration can be promoted. ◆ As the contact hole has a smaller area and a deeper depth, it becomes more difficult to fill the inside of the contact hole with a conductive material without any gap. Therefore, as the thickness of the interlayer insulating film is made thinner, the structure becomes less likely to cause defective conduction. Furthermore, by thinning the interlayer insulating film, the film deposition time can be shortened or the material cost can be reduced.
This will lead to shorter construction period and lower manufacturing costs.

【００１８】しかし、この反面、層間絶縁膜の薄膜化は
層間絶縁膜の曲げ剛性を低下させ、ヒロック発生等の導
電性薄膜の変形を生じさせ易くすることになる。◆以上
述べたように、半導体装置内において、導電性薄膜の大
面積化が進み、かつ高集積化を進むほど、ヒロックが発
生し易い状況に変化していくため、近年ではますます有
効なヒロック発生防止対策を講ずる必要性が生じてい
る。On the other hand, however, thinning the interlayer insulating film lowers the bending rigidity of the interlayer insulating film and makes it easier to deform the conductive thin film such as hillocks. ◆ As mentioned above, in the semiconductor device, as the area of the conductive thin film becomes larger and the degree of integration becomes higher, hillocks are more likely to occur. There is a need to take preventive measures.

【００１９】本発明の目的は、半導体装置上の電子素子
の大形化、及び層間絶縁膜の薄膜化のニーズに対応し、
あらゆる形状の大面積導電性薄膜を有する半導体装置に
おいて、ヒロックが発生しないような積層構造を提供す
ることにある。An object of the present invention is to meet the needs for increasing the size of electronic elements on semiconductor devices and thinning the interlayer insulating film.
It is an object of the present invention to provide a laminated structure in which hillocks do not occur in a semiconductor device having a large-area conductive thin film of any shape.

【００２０】[0020]

【課題を解決するための手段】上記の相反する製品ニー
ズ、すなわち層間絶縁膜の薄膜化及び導電性薄膜の大面
積化を満たす半導体装置においてヒロックを発生させな
いためには、大面積の導電性薄膜を、図４で示したヒロ
ック発生臨界寸法以下になるように分割する必要があ
る。更には、分割された導電性薄膜を電気的に接続する
ことで、一つの大面積導電性薄膜と同様の機能を持たせ
る必要がある。◆設計仕様を満たすために大面積化され
た導電性薄膜において、ヒロックが発生しない半導体装
置を提供するため、本発明は以下の特徴を備える。In order to prevent hillocks from occurring in a semiconductor device satisfying the above-mentioned contradictory product needs, that is, a thin interlayer insulating film and a large area of a conductive thin film, a large area of the conductive thin film is required. Should be divided into the hillock generation critical dimension shown in FIG. Furthermore, it is necessary to electrically connect the divided conductive thin films to have the same function as one large-area conductive thin film. In order to provide a semiconductor device in which hillocks do not occur in a conductive thin film having a large area to meet design specifications, the present invention has the following features.

【００２１】本発明の半導体装置は、第一の絶縁膜を介
して半導体基板表面に形成された導電性薄膜を有するも
のであって、（１）（ａ）該導電性薄膜と同一面内の異
なる二方向両方に関して、該導電性薄膜を少なくとも二
つずつに分割した第一の導電性薄膜と、（ｂ）該第一の
導電性薄膜と同一面内に設けられ、かつすべての第一の
導電性薄膜が電気的に接続されるように隣接する該第一
の導電性薄膜同士を電気的に接続する複数の第二の導電
性薄膜とを有すること、または（２）（ａ）該導電性薄
膜と同一面内の異なる二方向両方に関して、該導電性薄
膜を等間隔ごとに少なくとも二つずつに分割した第一の
導電性薄膜と、（ｂ）該第一の導電性薄膜と同一面内に
設けられ、かつすべての第一の導電性薄膜が電気的に接
続されるように隣接する該第一の導電性薄膜同士を電気
的に接続する複数の第二の導電性薄膜とを有すること、
（３）（ａ）該導電性薄膜と同一面内の第一の方向に関
して、該導電性薄膜を等間隔ごとに少なくとも二つに分
割し、かつ該導電性薄膜と同一面内の該第一の方向とは
異なる第二の方向に関して、該第一の方向で分割した間
隔とは異なる等間隔ごとに該導電性薄膜を少なくとも二
つに分割した第一の導電性薄膜と、（ｂ）該第一の導電
性薄膜と同一面内に設けられ、かつすべての第一の導電
性薄膜が電気的に接続されるように隣接する該第一の導
電性薄膜同士を電気的に接続する複数の第二の導電性薄
膜とを有することを特徴とする。本発明においては、前
記絶縁膜と第一の導電性薄膜との間に第三の導電性薄膜
を設けることも有効である。また、前記第二の導電性薄
膜が、前記第一の導電性薄膜以外の素子と電気的に接続
されていないことも有効である。The semiconductor device of the present invention has a conductive thin film formed on the surface of a semiconductor substrate through a first insulating film, and (1) (a) is in the same plane as the conductive thin film. A first conductive thin film obtained by dividing the conductive thin film into at least two in two different directions, and (b) provided in the same plane as the first conductive thin film, and all the first conductive thin films are provided. A plurality of second conductive thin films electrically connecting the first conductive thin films adjacent to each other so that the conductive thin films are electrically connected, or (2) (a) the conductive Conductive thin film divided into at least two at regular intervals in two different directions in the same plane as the conductive thin film, and (b) the same plane as the first conductive thin film. Adjacent to each other so that all the first conductive thin films are electrically connected. Having a plurality of second conductive thin film that electrically connects said first conductive thin films for,
(3) (a) The conductive thin film is divided into at least two parts at equal intervals in the first direction in the same plane as the conductive thin film, and the first thin film is in the same plane as the conductive thin film. In a second direction different from the first direction, the conductive thin film is divided into at least two at regular intervals different from the interval divided in the first direction, and (b) the first conductive thin film. A plurality of first electrically conductive thin films provided in the same plane as the first electrically conductive thin film and electrically connecting adjacent first electrically conductive thin films to each other so that all the first electrically conductive thin films are electrically connected. It has a 2nd electroconductive thin film, It is characterized by the above-mentioned. In the present invention, it is also effective to provide a third conductive thin film between the insulating film and the first conductive thin film. It is also effective that the second conductive thin film is not electrically connected to any element other than the first conductive thin film.

【００２２】また、本発明の別の半導体装置は、第一の
絶縁膜を介して半導体基板表面に形成された導電性薄膜
と、該導電性薄膜を被う第二の絶縁膜を有するものであ
って、（４）（ａ）該導電性薄膜と同一面内の異なる二
方向両方に関して、該導電性薄膜を少なくとも二つずつ
に分割した第一の導電性薄膜と、（ｂ）すべての該第一
の導電性薄膜が電気的に接続されるように隣接する該第
一の導電性薄膜同士を第二の絶縁膜表面を経由して電気
的に接続する複数の第二の導電性薄膜とを有することを
特徴とし、かつ該第二の導電性薄膜は該第一の導電性薄
膜以外の素子と電気的に接続されていないこと、（５）
（ａ）該導電性薄膜と同一面内の異なる二方向両方に関
して、該導電性薄膜を等間隔ごとに少なくとも二つずつ
に分割した第一の導電性薄膜と、（ｂ）すべての該第一
の導電性薄膜が電気的に接続されるように隣接する該第
一の導電性薄膜同士を第二の絶縁膜表面を経由して電気
的に接続する複数の第二の導電性薄膜とを有することを
特徴とし、かつ該第二の導電性薄膜は該第一の導電性薄
膜以外の素子と電気的に接続されていないこと、（６）
（ａ）該導電性薄膜と同一面内の第一の方向に関して、
該導電性薄膜を等間隔ごとに少なくとも二つに分割し、
かつ該導電性薄膜と同一面内の該第一の方向とは異なる
第二の方向に関して、該第一の方向で分割した間隔とは
異なる等間隔ごとに該導電性薄膜を少なくとも二つに分
割した第一の導電性薄膜と、（ｂ）すべての該第一の導
電性薄膜が電気的に接続されるように隣接する該第一の
導電性薄膜同士を第二の絶縁膜表面を経由して電気的に
接続する複数の第二の導電性薄膜とを有することを特徴
とし、かつ該第二の導電性薄膜は該第一の導電性薄膜以
外の素子と電気的に接続されていないことを特徴とす
る。Another semiconductor device of the present invention has a conductive thin film formed on the surface of a semiconductor substrate via a first insulating film, and a second insulating film covering the conductive thin film. And (4) (a) a first conductive thin film obtained by dividing the conductive thin film into at least two in each of two different directions in the same plane as the conductive thin film, and (b) all the conductive thin films. A plurality of second conductive thin films that electrically connect the first conductive thin films adjacent to each other so that the first conductive thin films are electrically connected via the second insulating film surface; And that the second conductive thin film is not electrically connected to any element other than the first conductive thin film, (5)
(A) a first conductive thin film obtained by dividing the conductive thin film into at least two at regular intervals in both two different directions in the same plane as the conductive thin film; and (b) all the first conductive thin films. A plurality of second conductive thin films electrically connecting the adjacent first conductive thin films to each other via the surface of the second insulating film so that the conductive thin films are electrically connected to each other. And that the second conductive thin film is not electrically connected to any element other than the first conductive thin film, (6)
(A) Regarding the first direction in the same plane as the conductive thin film,
Dividing the conductive thin film into at least two at equal intervals,
And, in the second direction different from the first direction in the same plane as the conductive thin film, the conductive thin film is divided into at least two at equal intervals different from the interval divided in the first direction. The first conductive thin film, and (b) the first conductive thin films adjacent to each other so that all the first conductive thin films are electrically connected via the second insulating film surface. And a plurality of second conductive thin films electrically connected to each other, and the second conductive thin film is not electrically connected to an element other than the first conductive thin film. Is characterized by.

【００２３】また、本発明の更に別の半導体装置は、絶
縁膜を介して半導体基板表面に形成された導電性薄膜を
有するものであって、（７）（ａ）該導電性薄膜と同一
面内の異なる二方向両方に関して、該導電性薄膜を少な
くとも二つずつに分割した第一の導電性薄膜と、（ｂ）
該第一の導電性薄膜を堆積した全領域及び該第一の導電
性薄膜の間の全領域の上に形成された第二の導電性薄膜
とを有すること、（８）（ａ）該導電性薄膜と同一面内
の異なる二方向両方に関して、該導電性薄膜を等間隔ご
とに少なくとも二つずつに分割した第一の導電性薄膜
と、（ｂ）該第一の導電性薄膜を堆積した全領域及び該
第一の導電性薄膜の間の全領域の上に形成された第二の
導電性薄膜とを有すること、（９）（ａ）該導電性薄膜
と同一面内の第一の方向に関して、該導電性薄膜を等間
隔ごとに少なくとも二つに分割し、かつ該導電性薄膜と
同一面内の該第一の方向とは異なる第二の方向に関し
て、該第一の方向で分割した間隔とは異なる等間隔ごと
に該導電性薄膜を少なくとも二つに分割した第一の導電
性薄膜と、（ｂ）該第一の導電性薄膜を堆積した全領域
及び該第一の導電性薄膜の間の全領域の上に形成された
第二の導電性薄膜とを有することを特徴とする。本発明
においては、（ｃ）前記絶縁膜と該第一の導電性薄膜と
の間に第三の導電性薄膜を設けることも有効である。ま
た、（ｄ）該第一の導電性薄膜同士の間で該第二の導電
性薄膜の表面に接するようなリブを持ち、かつ該第二の
導電性薄膜を覆う第二の絶縁膜を有することも有効であ
る。更には、該第二の導電性薄膜が同一形状の該第一の
導電性薄膜よりも曲げ剛性が高いことも有効である。Still another semiconductor device of the present invention has a conductive thin film formed on the surface of a semiconductor substrate through an insulating film, and (7) (a) is the same surface as the conductive thin film. A first conductive thin film in which the conductive thin film is divided into at least two in each of two different directions in (b).
(8) (a) the conductive film having the entire area where the first conductive thin film is deposited and the second conductive thin film formed on the entire area between the first conductive thin films. A conductive thin film, and in two different directions in the same plane, the conductive thin film is divided into at least two at regular intervals, and (b) the first conductive thin film is deposited. A second conductive thin film formed on the entire region and on the entire region between the first conductive thin film, and (9) (a) a first in-plane with the conductive thin film. Direction, the conductive thin film is divided into at least two parts at equal intervals, and the second direction different from the first direction in the same plane as the conductive thin film is divided in the first direction. A first conductive thin film obtained by dividing the conductive thin film into at least two parts at equal intervals different from the above interval; And having a second conductive thin film is formed over the entire region between the entire area and said first conductive thin film was deposited conductive thin film. In the present invention, (c) it is also effective to provide a third conductive thin film between the insulating film and the first conductive thin film. Further, (d) a rib is provided between the first conductive thin films so as to be in contact with the surface of the second conductive thin film, and a second insulating film is provided to cover the second conductive thin film. That is also effective. Furthermore, it is also effective that the second conductive thin film has higher bending rigidity than the first conductive thin film having the same shape.

【００２４】また、本発明の更に別の半導体装置は、第
一の絶縁膜を介して半導体基板表面に形成された導電性
薄膜と、該導電性薄膜を被う第二の絶縁膜とを有するも
のであって、（１０）（ａ）膜厚が薄い部分及び複数の
膜厚が厚い部分が存在する第一の導電性薄膜と、（ｂ）
該第一の導電性薄膜の膜厚が薄い部分の表面に接するよ
うなリブを持つ第二の絶縁膜とを有すること、（１１）
（ａ）膜厚が薄い部分及び複数の膜厚が厚い部分が存在
する第一の導電性薄膜と、（ｂ）該第一の導電性薄膜を
堆積した領域上に形成された第二の導電性薄膜と、
（ｃ）該第一の導電性薄膜の膜厚が薄い部分の表面に形
成された該第二の導電性薄膜に接するようなリブを持つ
第二の絶縁膜とを有することを特徴とする。本発明にお
いては、（ｄ）該第一の絶縁膜と該第一の導電性薄膜と
の間に第三の導電性薄膜を設けることも有効である。ま
た、該第二の導電性薄膜が同一形状の該第一の導電性薄
膜よりも曲げ剛性が高いことも有効である。Further, another semiconductor device of the present invention has a conductive thin film formed on the surface of the semiconductor substrate through the first insulating film, and a second insulating film covering the conductive thin film. (10) (a) a first conductive thin film having a thin film thickness portion and a plurality of thick film thickness portions; and (b)
A second insulating film having a rib that comes into contact with the surface of the thin portion of the first conductive thin film, (11)
(A) a first conductive thin film having a thin film thickness portion and a plurality of thick film thickness portions; and (b) a second conductive film formed on a region where the first conductive thin film is deposited. Thin film,
(C) A second insulating film having a rib which is formed on the surface of the thin portion of the first conductive thin film and is in contact with the second conductive thin film. In the present invention, (d) it is also effective to provide a third conductive thin film between the first insulating film and the first conductive thin film. It is also effective that the second conductive thin film has higher bending rigidity than the first conductive thin film having the same shape.

【００２５】前記第一の導電性薄膜の材料や第二の導電
性薄膜の材料においては、金属または金属シリサイドま
たは侵入型化合物であることが望ましく、更には、アル
ミニウム、アルミニウム合金、銅、銅合金、チタニウ
ム、チタニウム合金、タングステン、タングステン合金
等の金属の中から選択される１つ、或いはチタニウム、
バナジウム、クロム、マンガン、鉄、コバルト、ニッケ
ル、タンタル、タングステン、ジルコニウム、ニオブ、
モリブデン、パラジウム、ロジウム、イリジウム、白
金、ハフニウム、テルビウム、エルビウム、イットリウ
ムの中から選択される１つとシリコンとから成る金属シ
リサイド、或いはチタンナイトライド等の侵入型化合物
の中から選択される１つであることが望ましい。The material of the first conductive thin film or the material of the second conductive thin film is preferably metal, metal silicide or interstitial compound, and further, aluminum, aluminum alloy, copper, copper alloy. , Titanium, titanium alloys, tungsten, tungsten alloys, etc., or titanium,
Vanadium, chromium, manganese, iron, cobalt, nickel, tantalum, tungsten, zirconium, niobium,
One selected from molybdenum, palladium, rhodium, iridium, platinum, hafnium, terbium, erbium, yttrium and a metal silicide composed of silicon, or one selected from interstitial compounds such as titanium nitride. Is desirable.

【００２６】[0026]

【作用】本発明によれば、あらゆる設計仕様を満たすよ
うな面積を有し、かつヒロックが発生しない導電性薄膜
を有する半導体装置を得ることが可能となる。◆これに
より、半導体装置製造時に発生する配線間の短絡、配線
の断線、絶縁膜の破壊、剥離等の様々なヒロックに起因
した不良を防止することができ、高い製品信頼性を有
し、かつ高い歩留りの半導体装置を製造することが可能
となる。According to the present invention, it is possible to obtain a semiconductor device having an electrically conductive thin film which has an area which satisfies all design specifications and which does not cause hillocks. ◆ This makes it possible to prevent defects caused by various hillocks such as short circuits between wirings, disconnection of wirings, breakage of insulating film, peeling, etc. that occur during semiconductor device manufacturing, and high product reliability, and It is possible to manufacture a semiconductor device with a high yield.

【００２７】[0027]

【実施例】以下本発明の実施例について、図面を参照し
て説明する。◆本発明に基づく半導体装置に関する第１
の実施例を図１〜図５を用いて説明する。Embodiments of the present invention will be described below with reference to the drawings. The first aspect of the semiconductor device according to the present invention
The embodiment will be described with reference to FIGS.

【００２８】本発明の実施例に基づく半導体装置１表面
に形成した、光通信等の高周波数通信に対応したノイズ
フィルタ２内の大容量コンデンサ用電極６を図１に示
す。上側の図は大容量コンデンサ用電極６を半導体装置
表面側、すなわち半導体装置形成面側から見た図であ
り、コンデンサ用電極６の上に堆積した膜を除去した平
面図である。FIG. 1 shows a large-capacity capacitor electrode 6 in the noise filter 2 which is formed on the surface of the semiconductor device 1 according to the embodiment of the present invention and is compatible with high frequency communication such as optical communication. The upper figure is a view of the large-capacity capacitor electrode 6 as seen from the semiconductor device surface side, that is, the semiconductor device formation surface side, and is a plan view in which the film deposited on the capacitor electrode 6 is removed.

【００２９】下側の図は、上側の図のコンデンサ用電極
６上に堆積した膜を除去する前のＡ−Ａ’断面図であ
る。大容量コンデンサ用電極６に、例えば、設計仕様上
３００μｍ×３００μｍ相当の面積が必要である場合、
コンデンサ用電極６を一辺３００μｍの正方形状の導電
性薄膜とすると、図４からヒロックが発生する可能性が
非常に高いことが分かる。従って、この実施例において
は、大容量コンデンサ用電極６は半導体基板７上に絶縁
膜８を介して碁盤目状に配列された複数の導電性薄膜６
ａと、各導電性薄膜６ａを電気的に接続するため導電性
薄膜６ａと同一平面上に形成した導通部６ｂと、層間絶
縁膜９と、回路全体を保護する保護絶縁膜１０から構成
することによって、ヒロック発生を防止している。The lower diagram is a sectional view taken along the line AA 'before removing the film deposited on the capacitor electrode 6 in the upper diagram. For example, when the electrode 6 for large-capacity capacitor needs an area equivalent to 300 μm × 300 μm in design specifications,
It can be seen from FIG. 4 that hillocks are very likely to occur when the capacitor electrode 6 is a square conductive thin film having a side length of 300 μm. Therefore, in this embodiment, the electrodes 6 for large-capacity capacitors are formed of a plurality of conductive thin films 6 arranged in a grid pattern on the semiconductor substrate 7 with the insulating film 8 interposed therebetween.
a, a conductive portion 6b formed on the same plane as the conductive thin film 6a for electrically connecting the conductive thin films 6a, an interlayer insulating film 9, and a protective insulating film 10 for protecting the entire circuit. This prevents the occurrence of hillocks.

【００３０】層間絶縁膜９と保護絶縁膜１０との間に形
成される２層目の配線層を図中には示していないが、半
導体装置１内の大容量コンデンサ以外の素子を形成した
領域には、トランジスタへの配線等の目的のために２層
目の配線層を形成している。大容量コンデンサ用電極６
全体としては、ノイズフィルタ２内の他の電子回路と配
線５ａによって、電気的に接続されている。Although the second wiring layer formed between the interlayer insulating film 9 and the protective insulating film 10 is not shown in the drawing, it is a region in which elements other than the large-capacity capacitor in the semiconductor device 1 are formed. A second wiring layer is formed for the purpose of wiring to the transistor. Electrode 6 for large capacity capacitors
As a whole, it is electrically connected to another electronic circuit in the noise filter 2 by the wiring 5a.

【００３１】図１においては、導電性薄膜６ａの矩形寸
法ｘ1、ｙ1をヒロック発生臨界寸法以下にし、かつ導電
性薄膜６ａと導通部６ｂとを組み合わせた矩形寸法
ｘ2、ｙ2についてもヒロック発生臨界寸法以上にならな
いように、複数の導通部６ｂをずらして配置している。
このことによって、大容量コンデンサ用電極６が設計仕
様を満たす容量（面積）を有し、かつヒロック発生を防
止できる構造とすることができる（ヒロック発生臨界寸
法の決定方法については後述する）。In FIG. 1, the rectangular dimensions x 1 and y 1 of the conductive thin film 6a are set to the hillock generation critical dimensions or less, and the rectangular dimensions x 2 and y 2 in which the conductive thin film 6a and the conducting portion 6b are combined are also set. The plurality of conducting portions 6b are arranged so as to be displaced so as not to exceed the hillock generation critical dimension.
This makes it possible to provide a structure in which the large-capacity capacitor electrode 6 has a capacity (area) that meets the design specifications and can prevent hillock generation (a method for determining the hillock generation critical dimension will be described later).

【００３２】この半導体装置１の製造方法を、半導体基
板７がシリコン基板の場合を例にとり、大容量コンデン
サ２の断面図を用いて図２にて説明する。◆先ず、シリ
コンの半導体基板７表面に熱酸化等を行うことによっ
て、酸化シリコンで形成した絶縁膜８を膜厚１．６μｍ
形成する（工程１００）。次に絶縁膜８上にＡｌで形成
した導電性薄膜６０をスパッタリング法等によって膜厚
０．５μｍ堆積する（工程１０１）。A method of manufacturing the semiconductor device 1 will be described with reference to FIG. 2 with reference to a sectional view of the large-capacity capacitor 2, taking the case where the semiconductor substrate 7 is a silicon substrate as an example. First, the surface of the silicon semiconductor substrate 7 is thermally oxidized or the like to form an insulating film 8 made of silicon oxide with a thickness of 1.6 μm.
Forming (step 100). Next, a conductive thin film 60 made of Al is deposited on the insulating film 8 by a sputtering method or the like to a thickness of 0.5 μm (step 101).

【００３３】導電性薄膜６０をドライエッチング等でパ
ターニングすることによって、大容量コンデンサ用電極
６となる導電性薄膜６ａと導通部６ｂを形成する（工程
１０２）。「課題を解決するための手段」の項にて説明
した３層構造の層間絶縁膜９を膜厚１．０μｍ形成す
る。大容量コンデンサ用電極６以外の素子を形成した領
域においては、各素子間を電気的に接続することが必要
となる。そのため、導電性薄膜６０をパターニングして
得た１層目の配線または回路と、後の工程で形成する２
層目配線との電気的接続をするためのコンタクトホール
（図示しない）を、層間絶縁膜９をエッチングすること
によって図２の領域外に形成する。The conductive thin film 60 is patterned by dry etching or the like to form the conductive thin film 6a and the conducting portion 6b which will be the electrodes 6 for the large capacity capacitor (step 102). The interlayer insulating film 9 having a three-layer structure described in the section “Means for solving the problem” is formed to a thickness of 1.0 μm. In the area where elements other than the large capacity capacitor electrode 6 are formed, it is necessary to electrically connect the elements. Therefore, the wiring or circuit of the first layer obtained by patterning the conductive thin film 60 and the wiring formed in a later step 2
A contact hole (not shown) for making electrical connection with the layer wiring is formed outside the region of FIG. 2 by etching the interlayer insulating film 9.

【００３４】層間絶縁膜９上にスパッタリング法等によ
ってＡｌ等の導電性薄膜を堆積し、パターニングするこ
とによって第２配線層（図示しない）を図２の領域外に
得る。最後に回路を湿気等から保護するため、酸化シリ
コンで形成した保護絶縁膜１０をプラズマＣＶＤ法等に
よって膜厚１．０μｍ堆積する。以上の製造工程を経
て、半導体装置１を得る。A second wiring layer (not shown) is obtained outside the region of FIG. 2 by depositing a conductive thin film of Al or the like on the interlayer insulating film 9 by a sputtering method or the like and patterning it. Finally, in order to protect the circuit from moisture and the like, a protective insulating film 10 made of silicon oxide is deposited to a thickness of 1.0 μm by plasma CVD or the like. The semiconductor device 1 is obtained through the above manufacturing steps.

【００３５】半導体装置１の製造に用いた薄膜形成方法
及び各電子素子の形成方法等は、上に記載した方法等に
限定するものではなく、他の方法によっても差し支えな
い。また、膜厚等の各種数値および材質等も特に限定す
るものではない。大容量コンデンサ用電極６の容量を増
加させるために、電極６とシリコン基板７の間に形成す
る絶縁膜８の膜厚のみを、例えば０．１μｍと薄くして
も差し支えない。The method of forming a thin film and the method of forming each electronic element used for manufacturing the semiconductor device 1 are not limited to the methods described above, and other methods may be used. Further, various numerical values such as film thickness and materials are not particularly limited. In order to increase the capacitance of the large-capacity capacitor electrode 6, only the film thickness of the insulating film 8 formed between the electrode 6 and the silicon substrate 7 may be thin, for example, 0.1 μm.

【００３６】導電性薄膜６ａ、各導通部６ｂ、及び配線
５ａは、例えば金属、或いは導電性がある金属シリサイ
ドや侵入型化合物、或いは不純物を注入した半導体で形
成されていることが望ましく、更には、アルミニウム、
アルミニウム合金、銅、銅合金、チタニウム、チタニウ
ム合金、タングステン、タングステン合金等の金属、或
いはチタニウム、バナジウム、クロム、マンガン、鉄、
コバルト、ニッケル、タンタル、タングステン、ジルコ
ニウム、ニオブ、モリブデン、パラジウム、ロジウム、
イリジウム、白金、ハフニウム、テルビウム、エルビウ
ム、イットリウムの中から選択される１つとシリコンと
から成る金属シリサイド、或いはチタンナイトライド等
の侵入型化合物で形成されていることが望ましい。侵入
型化合物とは、遷移金属と、水素、ホウ素、炭素、窒
素、酸素との化合物のことを指す。侵入型化合物は、合
金の特徴を示し、電気伝導性が良いため、本発明の導電
性を持たせる部位に適している。The conductive thin film 6a, each conductive portion 6b, and the wiring 5a are preferably formed of, for example, a metal, a conductive metal silicide or an interstitial compound, or a semiconductor in which an impurity is injected. ,aluminum,
Metals such as aluminum alloy, copper, copper alloy, titanium, titanium alloy, tungsten, and tungsten alloy, or titanium, vanadium, chromium, manganese, iron,
Cobalt, nickel, tantalum, tungsten, zirconium, niobium, molybdenum, palladium, rhodium,
It is desirable to be formed of an interstitial compound such as a metal silicide composed of silicon and one selected from iridium, platinum, hafnium, terbium, erbium, and yttrium, or titanium nitride. The interstitial compound refers to a compound of a transition metal and hydrogen, boron, carbon, nitrogen or oxygen. The interstitial compound exhibits the characteristics of an alloy and has good electric conductivity, and thus is suitable for the site having conductivity according to the present invention.

【００３７】また、導電性薄膜６ａ、及び各導通部６
ｂ、及び配線５ａは、各々を同一材料で形成しても、異
なる材料で形成しても構わない。また、同一工程で形成
しても、別々の工程で形成しても差し支えない。In addition, the conductive thin film 6a and each conducting portion 6
b and the wiring 5a may be formed of the same material or different materials. Further, they may be formed in the same process or in different processes.

【００３８】この実施例は配線等を２層形成した場合に
ついてであるが、単層であっても構わないし、２層より
多くても差し支えない。図１のＡ−Ａ’断面図中の層間
絶縁膜９と保護絶縁膜１０の間においては配線層等が形
成されていないが、大容量コンデンサ用電極６上に配線
層等を形成しても構わない。◆また、この実施例におい
ては、導電性薄膜６ａを碁盤目状に配列していたが、半
導体基盤上のスペースを有効に利用した他の配列方法を
用いても構わない。In this embodiment, the wiring or the like is formed in two layers, but it may be a single layer or more than two layers. Although a wiring layer or the like is not formed between the interlayer insulating film 9 and the protective insulating film 10 in the AA ′ cross-sectional view of FIG. 1, even if a wiring layer or the like is formed on the large capacity capacitor electrode 6. I do not care. In addition, although the conductive thin films 6a are arranged in a grid pattern in this embodiment, another arrangement method that effectively uses the space on the semiconductor substrate may be used.

【００３９】本実施例においては、シリコン基板７の露
出部と他の配線を接続するためのバリア層を、絶縁膜８
と導電性薄膜６ａとの間に形成することも有効である。
このバリア層の材料としては、タングステン、チタニウ
ム、コバルト等の金属やそれらを含む合金、或いはチタ
ンナイトライド等の侵入型化合物、或いはシリサイド化
合物等を用いることが望ましい。バリア層を堆積する場
合には、工程１０１の前にバリア層堆積工程を設ける必
要がある。◆次に、ヒロック発生臨界寸法を決定する方
法について説明する。In this embodiment, a barrier layer for connecting the exposed portion of the silicon substrate 7 to another wiring is formed by the insulating film 8.
It is also effective to form it between the conductive thin film 6a and the conductive thin film 6a.
As the material of the barrier layer, it is desirable to use a metal such as tungsten, titanium, or cobalt, an alloy containing them, an interstitial compound such as titanium nitride, or a silicide compound. When depositing a barrier layer, it is necessary to provide a barrier layer deposition step before Step 101. Next, a method for determining the hillock generation critical dimension will be described.

【００４０】ヒロックの発生し易さは、図４を用いて説
明したように、導電性薄膜６ａの短辺寸法、長辺寸法に
依存するが、それ以外に、導電性薄膜６ａの結晶粒径、
結晶方位、密度、内部応力等の膜質にも依存する。膜質
は、薄膜６ａの堆積条件、薄膜６ａ周囲に堆積した他の
薄膜の内部応力、薄膜６ａ周囲の積層構造、薄膜６ａを
堆積した後の熱処理の方法等、様々な製造条件によって
変化する。そのため、実験的手段によって、すなわち実
際の製造工程を用いて、ヒロック発生臨界寸法を決定す
ることが望ましい。以下、その決定方法の詳細を図３、
図４を用い、図２の工程に沿って半導体装置１を製造す
る場合を例にとり、説明する。As described above with reference to FIG. 4, the hillock easiness depends on the short-side dimension and the long-side dimension of the conductive thin film 6a. ,
It also depends on the film quality such as crystal orientation, density, and internal stress. The film quality changes depending on various manufacturing conditions such as the deposition conditions of the thin film 6a, the internal stress of other thin films deposited around the thin film 6a, the laminated structure around the thin film 6a, and the method of heat treatment after the thin film 6a is deposited. Therefore, it is desirable to determine the hillock generation critical dimension by empirical means, that is, by using the actual manufacturing process. The details of the determination method are shown below in FIG.
A case where the semiconductor device 1 is manufactured along the steps of FIG. 2 will be described as an example with reference to FIG.

【００４１】先ず、図２の（工程１００）（工程１０
１）に沿って、シリコンの半導体基板７表面への酸化シ
リコンの絶縁膜８の形成、Ａｌの導電性薄膜６０の堆積
を行う。これらの膜の形成、堆積は、図２で説明した工
程と同一条件にて行う。First, FIG. 2 (step 100) (step 10)
Along with 1), the insulating film 8 of silicon oxide is formed on the surface of the semiconductor substrate 7 of silicon, and the conductive thin film 60 of Al is deposited. The formation and deposition of these films are performed under the same conditions as the process described in FIG.

【００４２】次に、ヒロック発生臨界長さを決定するた
めの矩形テストパターン１６を導電性薄膜６０に形成す
る。テストパターン１６の各短辺寸法としては、設計仕
様中でよく使う加工寸法を中心に選択する。例えば、設
計仕様において最少加工短辺寸法が４μｍ、最大加工短
辺寸法が５００μｍであり、設計仕様中でよく使われる
寸法が４、６、２０、３０μｍである場合、テストパタ
ーン１６の各短辺寸法としては、４μｍ（最小加工寸
法）、６，２０，３０μｍ（最頻寸法）、５００，２５
０，１６７，１２５，１００，……，５０μｍ（最大加
工短辺寸法／ｋμｍ，ｋ＝１，２，……，１０）等の中
から選択する。Next, a rectangular test pattern 16 for determining the hillock generation critical length is formed on the conductive thin film 60. The dimensions of each short side of the test pattern 16 are selected centering on the machining dimensions often used in the design specifications. For example, if the minimum machining short side dimension is 4 μm, the maximum machining short side dimension is 500 μm in the design specifications, and the dimensions often used in the design specifications are 4, 6, 20, and 30 μm, each short side of the test pattern 16 The dimensions are 4 μm (minimum processing dimension), 6, 20, 30 μm (mode), 500, 25
0, 167, 125, 100, ..., 50 μm (maximum processing short side dimension / k μm, k = 1, 2, ..., 10).

【００４３】各テストパターン１６のアスペクト比ｒ
は、最大加工長辺寸法が２０００μｍである場合、長辺
の寸法が２０００μｍを越えない範囲で数種類選択す
る。例えば、短辺＝４μｍの場合には、ｒ＝５００，２
５０，１６７，１２５，１００（＝２０００／４／ｋ，
ｋ＝１，２，…，５）等を、短辺＝５０μｍの場合に
は、ｒ＝４０，２０，１０，５（＝２０００／５０／
ｋ，ｋ＝１，２，……，５）等を、短辺＝５００μｍの
場合には、ｒ＝４，３，２，１（＝２０００／５００／
ｋ，ｋ＝１，２，３，４）等を選択する。導電性薄膜６
０をエッチングすることによって、これらのテストパタ
ーン１６を形成する。Aspect ratio r of each test pattern 16
When the maximum processing long side dimension is 2000 μm, several types are selected within a range in which the long side dimension does not exceed 2000 μm. For example, when the short side = 4 μm, r = 500,2
50,167,125,100 (= 2000/4 / k,
k = 1, 2, ..., 5), etc., when the short side = 50 μm, r = 40, 20, 10, 5 (= 2000/50 /
k, k = 1, 2, ..., 5) and the like, when the short side is 500 μm, r = 4, 3, 2, 1 (= 2000/500 /
k, k = 1, 2, 3, 4) etc. are selected. Conductive thin film 6
These test patterns 16 are formed by etching 0.

【００４４】図３では、短辺＝４μｍ、長辺＝２０００
μｍのテストパターン１６ａ、短辺＝４μｍ、長辺＝１
０００μｍのテストパターン１６ｂ、短辺＝２０μｍ、
長辺＝２０００μｍのテストパターン１６ｃ、短辺＝２
０μｍ、長辺＝１０００μｍのテストパターン１６ｄを
絶縁膜８上に形成した例である。◆層間絶縁膜９、保護
絶縁膜１０をプラズマＣＶＤ法等によって半導体装置１
製造時と同一条件にて堆積する。In FIG. 3, short side = 4 μm, long side = 2000
μm test pattern 16a, short side = 4 μm, long side = 1
000 μm test pattern 16b, short side = 20 μm,
Test pattern 16c with long side = 2000 μm, short side = 2
This is an example in which the test pattern 16d having a length of 0 μm and a long side of 1000 μm is formed on the insulating film 8. ◆ The interlayer insulating film 9 and the protective insulating film 10 are formed on the semiconductor device 1 by plasma CVD or the like.
Deposit under the same conditions as during manufacturing.

【００４５】全工程後、各テストパターン上におけるヒ
ロック発生の有無を、顕微鏡等を用いてチェックする。
この結果に基づく、ヒロック発生密度のテストパターン
寸法依存性について図４に示す。図中、横軸がテストパ
ターン短辺寸法、縦軸がテストパターンアスペクト比ｒ
である。マーカ○はヒロック発生が認められなかったテ
ストパターンであることを、●はヒロック発生が認めら
れたテストパターンであることを表す。After the entire process, the presence or absence of hillock on each test pattern is checked using a microscope or the like.
FIG. 4 shows the dependence of the hillock generation density on the test pattern size based on this result. In the figure, the horizontal axis is the short side dimension of the test pattern, and the vertical axis is the test pattern aspect ratio r
Is. Marker ○ indicates a test pattern in which hillock generation was not recognized, and ● represents a test pattern in which hillock generation was recognized.

【００４６】この図から、テストパターンの短辺寸法が
臨界値約９０μｍ以上となると、すべてのアスペクト比
のテストパターンにおいてヒロックが発生することが分
かる。また、短辺寸法がある臨界値約９０μｍ以下のテ
ストパターンであっても、ある臨界アスペクト比以上と
なると、ヒロックが発生することが分かる。短辺＝６μ
ｍの場合、アスペクト比≦約８０のときはヒロックが認
められなかったが、アスペクト比＞約８０のときはヒロ
ックが認められた。この結果から、すべてのテストパタ
ーンの短辺寸法に対応するヒロック発生臨界アスペクト
比、すなわちヒロック発生臨界寸法が存在することが分
かる。ヒロックが発生する矩形寸法領域を灰色で示す。From this figure, it can be seen that hillocks are generated in the test patterns of all aspect ratios when the short side dimension of the test pattern becomes a critical value of about 90 μm or more. Also, it can be seen that hillocks are generated even when the short side dimension is a certain critical value of about 90 μm or less and a certain critical aspect ratio or more. Short side = 6μ
In the case of m, no hillocks were observed when the aspect ratio ≤ about 80, but hillocks were observed when the aspect ratio> about 80. From this result, it can be seen that there exists a hillock generation critical aspect ratio corresponding to the short side dimension of all test patterns, that is, a hillock generation critical dimension. The rectangular dimension area where hillocks occur is shown in gray.

【００４７】例えば、短辺寸法＝長辺寸法＝３００μｍ
の大容量コンデンサを製造する場合、図４では、アスペ
クト比＝１の場合、短辺寸法を約９０μｍ以上とした場
合にヒロックが発生したため、 分割したコンデンサ用
導電性薄膜６ａの短辺寸法ｓは、ｋが（３００／ｋμ
ｍ）＜９０μｍを満たす最小の整数値をとるように決定
する。この場合、ｋ＝４、すなわちｓ＝約７５μｍとな
る。For example, short side dimension = long side dimension = 300 μm
In the case of manufacturing the large-capacity capacitor of Fig. 4, hillocks are generated when the aspect ratio = 1 and the short side dimension is about 90 µm or more. Therefore, the short side dimension s of the divided conductive thin film 6a for capacitors is , K is (300 / kμ
m) Determine to take the smallest integer value that satisfies <90 μm. In this case, k = 4, that is, s = about 75 μm.

【００４８】図１では導通部６ｂを１５個用いており、
実際にはこの部分もコンデンサ面積に含まれる。導通部
６ｂの短辺をｄｓ、長辺をｄｌとし、導通部６ｂによる
コンデンサ用電極６の増加面積分も考慮して、１６ｓ2
＋１５ｄｓ・ｄｌ＝３００2を満たし、かつ導電性薄膜
６ａと導通部６ｂを組み合わせた矩形寸法ｘ2＝ｄｌ、
ｙ2＝２ｓ＋ｄｓがヒロック発生臨界寸法以上にならな
いようにｓ、ｄｓ、ｄｌを決定する（例えば、ｓ＝７
４．５μｍ、ｄｓ＝４μｍ、ｄｌ＝２０μｍ）。In FIG. 1, 15 conducting portions 6b are used,
Actually, this part is also included in the capacitor area. The short side of the conductive portion 6b is ds, the long side is dl, and considering the increased area of the capacitor electrode 6 by the conductive portion 6b, 16s 2
A rectangular dimension x 2 = dl in which +15 ds · dl = 300 2 is satisfied and the conductive thin film 6 a and the conducting portion 6 b are combined.
Determine s, ds, and dl so that y 2 = 2s + ds does not exceed the hillock generation critical dimension (for example, s = 7).
4.5 μm, ds = 4 μm, dl = 20 μm).

【００４９】また、大容量コンデンサ用電極６とシリコ
ン基板７の間に形成する絶縁膜８の膜厚が、例えば、
０．１μｍと薄い場合には、膜厚０．１μｍの絶縁膜８
も形成し、その領域にも同様のテストパターンを形成し
て、ヒロック発生臨界寸法を決定することになる。各膜
の寸法の決定方法は、膜厚を薄くした場合においても変
わらず、上で説明したように行えばよい。The film thickness of the insulating film 8 formed between the large capacity capacitor electrode 6 and the silicon substrate 7 is, for example,
When the thickness is as thin as 0.1 μm, the insulating film 8 having a thickness of 0.1 μm
Is also formed, and a similar test pattern is formed in that region as well to determine the hillock generation critical dimension. The method of determining the dimensions of each film does not change even when the film thickness is reduced, and may be performed as described above.

【００５０】このようにして決定した寸法のコンデンサ
用導電性薄膜６ａと導通部６ｂを組み合わせて大容量コ
ンデンサを形成することにより、設計仕様を満足する面
積のコンデンサを得ることが可能となる。By forming a large-capacity capacitor by combining the conductive thin film 6a for capacitors and the conducting portion 6b having the dimensions thus determined, it is possible to obtain a capacitor having an area satisfying design specifications.

【００５１】図５は本発明の実施例に基づく高周波数通
信に対応した半導体装置１を半導体装置を形成した側か
ら見た図である。この半導体装置１内部には図１で説明
した大容量コンデンサ用電極６を有する高周波数通信対
応のノイズフィルタ回路２、演算回路３、記憶回路４、
幅広配線５、幅広配線５よりも細い配線等で構成されて
いる。この半導体装置１内においては、大容量コンデン
サ用電極６は層間絶縁膜９の半導体基板側に形成され、
層間絶縁膜９は演算回路３や記憶回路４等の高集積化を
進める一手段として薄膜化を図っている。そのためノイ
ズフィルタ回路２内大容量コンデンサ用電極６や幅広配
線５等のような大面積が必要な導電性薄膜においてヒロ
ックが発生し易い条件になっている。このような半導体
装置に本発明を利用すると、非常に効果的にヒロック発
生を防止することが可能である。FIG. 5 is a view of the semiconductor device 1 compatible with high frequency communication according to the embodiment of the present invention as viewed from the side where the semiconductor device is formed. Inside the semiconductor device 1, a noise filter circuit 2, an arithmetic circuit 3, and a memory circuit 4, which have the high-capacity capacitor electrode 6 described in FIG.
It is composed of the wide wiring 5, a wiring thinner than the wide wiring 5, and the like. In the semiconductor device 1, the large-capacity capacitor electrode 6 is formed on the semiconductor substrate side of the interlayer insulating film 9,
The interlayer insulating film 9 is made thin as a means for promoting high integration of the arithmetic circuit 3 and the memory circuit 4. Therefore, the condition is such that hillocks are likely to occur in the conductive thin film that requires a large area, such as the large capacity capacitor electrode 6 in the noise filter circuit 2 and the wide wiring 5. When the present invention is applied to such a semiconductor device, it is possible to very effectively prevent the occurrence of hillocks.

【００５２】本発明に基づく半導体装置を配線に応用し
た第２の実施例について、図６を用いて説明する。上側
の図は配線１７を半導体装置表面側、すなわち半導体装
置形成面側から見た図であり、配線１７の上に堆積した
膜を除去した平面図である。下側の図は、上側の図の配
線１７上に堆積した膜を除去する前のＢ−Ｂ’断面図で
ある。A second embodiment in which the semiconductor device according to the present invention is applied to wiring will be described with reference to FIG. The upper drawing is a view of the wiring 17 as seen from the semiconductor device front surface side, that is, the semiconductor device formation surface side, and is a plan view in which the film deposited on the wiring 17 is removed. The lower diagram is a BB ′ cross-sectional view before removing the film deposited on the wiring 17 in the upper diagram.

【００５３】配線に大電流が負荷される場合には抵抗値
を下げるため、配線幅は広く設計される。しかし、図４
にて示したように配線の幅や長さによってはヒロックが
発生する場合がある。例えば、図４中では寸法５０×２
０００μｍの導電性薄膜（アスペクト比＝４０）はヒロ
ック発生寸法領域内の矩形パターンであり、この寸法の
矩形パターンは形成できないことが分かる。When a large current is applied to the wiring, the wiring width is designed to be wide in order to reduce the resistance value. However, FIG.
As shown in, hillocks may occur depending on the width and length of the wiring. For example, in FIG. 4, the size is 50 × 2.
It is understood that the conductive thin film of 000 μm (aspect ratio = 40) is a rectangular pattern in the hillock occurrence size region, and a rectangular pattern of this size cannot be formed.

【００５４】図１の大容量コンデンサと積層構造及び製
造方法が全く同一である場合の５０×２０００μｍの配
線を設計する場合について説明する。この場合において
も図４を用い、ヒロックが発生しない矩形パターンを決
定する。設計仕様を満たす矩形パターンの幅は５０μｍ
であるから、分割した後、実質的に電流が流れる矩形パ
ターンの合計幅も５０μｍ以上でなければならない。例
えば、短辺寸法を１７μｍ（＝５０μｍ／３）とする
と、ヒロックが発生しないアスペクト比は約２０以下で
あるから、長辺寸法を３４０μｍ以下としなければなら
ない。A case of designing a wiring of 50 × 2000 μm when the laminated structure and the manufacturing method are the same as those of the large capacity capacitor of FIG. 1 will be described. Also in this case, a rectangular pattern in which no hillock occurs is determined by using FIG. The width of the rectangular pattern that meets the design specifications is 50 μm
Therefore, after the division, the total width of the rectangular pattern through which the current substantially flows must also be 50 μm or more. For example, if the short side dimension is 17 μm (= 50 μm / 3), the aspect ratio at which hillocks do not occur is about 20 or less, so the long side dimension must be 340 μm or less.

【００５５】図６の配線パターン１７は、短辺寸法＝１
７μｍ、長辺寸法≦３００μｍの導電性薄膜１７ａを７
個長辺方向に４μｍ間隔で並べたものを一列として４μ
ｍ間隔で４列配列し、かつ各列が隣の列と長辺方向へ７
６μｍ（（長辺寸法３００μｍ＋長辺方向の導電性薄膜
間隔４μｍ）の１／４）ずつずらしたパターンとしてい
る。配線は、長辺寸法≦３００μｍであるため、配線長
２０００μｍ全長にわたって常に４列が導通している訳
ではなく、４列中常に３列以上が長辺方向へ導通したパ
ターンになっている。従って、４列並べなければ５０μ
ｍの配線幅を確保できない。The wiring pattern 17 of FIG. 6 has a short side dimension = 1.
Conductive thin film 17a having a length of 7 μm and a long side dimension of ≦ 300 μm
4μ in a row with 4μm intervals in the long side direction
4 columns are arranged at m intervals, and each column is 7 with the adjacent column in the long side direction.
The pattern is shifted by 6 μm (1/4 of (long side dimension 300 μm + long side direction conductive thin film interval 4 μm)). Since the wiring has a long side dimension of ≦ 300 μm, four rows are not always electrically connected over the entire length of the wiring of 2000 μm, and three or more rows of the four rows are always electrically connected in the long side direction. Therefore, if 4 columns are not arranged, 50μ
The wiring width of m cannot be secured.

【００５６】電気的に隣の列と接続するための導通部１
７ｂは、図６の断面図に示すように導電性薄膜１７ａと
同一平面上に形成され、長辺方向にずれて配置されてい
る。導通部１７ｂの寸法は、隣の列との導通のために少
なくとも導電性薄膜の幅１７μｍ以上を確保しなければ
ならないため、４×１７μｍとしている。この４列の配
線パターンによって、ヒロックが発生しない寸法５０×
２０００μｍ相当の配線を形成している。Conducting portion 1 for electrically connecting to the adjacent column
As shown in the cross-sectional view of FIG. 6, 7b is formed on the same plane as the conductive thin film 17a, and is displaced in the long side direction. The size of the conducting portion 17b is set to 4 × 17 μm because at least a width of the conducting thin film of 17 μm or more must be secured for conducting to the adjacent column. With these 4 rows of wiring patterns, hillocks will not generate 50x
Wiring corresponding to 2000 μm is formed.

【００５７】このように幅の広い配線についても、図４
中のヒロックが発生しにくい導電性薄膜１７ａと導通部
１７ｂを複数個組み合わせることによって、設計仕様を
満たす配線を得ることが可能となる。◆また、シリコン
基板７の露出部と配線を接続するためのバリア層を、絶
縁膜８と導電性薄膜１７ａとの間に形成することも有効
である。このバリア層の材料としては、タングステン、
チタニウム、コバルト等の金属やそれらを含む合金、或
いはチタンナイトライド等の侵入型化合物、或いはシリ
サイド化合物等を用いることが望ましい。Even for such a wide wiring, as shown in FIG.
By combining a plurality of conductive thin films 17a in which hillocks are unlikely to occur and conductive portions 17b, it is possible to obtain wiring that meets design specifications. It is also effective to form a barrier layer for connecting the exposed portion of the silicon substrate 7 and the wiring between the insulating film 8 and the conductive thin film 17a. The material of this barrier layer is tungsten,
It is desirable to use metals such as titanium and cobalt, alloys containing them, interstitial compounds such as titanium nitride, and silicide compounds.

【００５８】導電性薄膜１７ａや導通部１７ｂの材質と
しては、実施例５において導電性薄膜６ａと導通部６ｂ
に適した材料として挙げたものを用いればよい。この配
線１７の製造には図２にて説明したものと同様の製造方
法を用いれば良い。バリア層を堆積する場合には工程１
０１の前にバリア層堆積工程を設ける必要がある。As the material of the conductive thin film 17a and the conductive portion 17b, the conductive thin film 6a and the conductive portion 6b in the fifth embodiment are used.
Any of the materials listed as suitable materials may be used. The wiring 17 may be manufactured by using the same manufacturing method as that described with reference to FIG. Step 1 if depositing a barrier layer
It is necessary to provide a barrier layer deposition step before 01.

【００５９】本発明に基づく半導体装置に関する第３の
実施例について、図７〜図９を用いて説明する。A third embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.

【００６０】図７は、第３の半導体装置１の高周波数対
応ノイズフィルタ２内大容量コンデンサ用電極６を半導
体装置形成面側から見た図であり、コンデンサ用電極６
の上に堆積した膜を除去した平面図である。図８は図７
に示したコンデンサ用電極６上に堆積した膜を除去する
前のＣ−Ｃ’断面図、Ｄ−Ｄ’断面図である。大容量コ
ンデンサ用電極６は、半導体基板７上に絶縁膜８を介し
て碁盤目状に配列された１６個の導電性薄膜６ａと、各
導電性薄膜６ａを電気的に接続するための２４個の導通
部６ｃと、層間絶縁膜９と、回路全体を保護する保護絶
縁膜１０から構成され、大容量コンデンサ用電極６全体
としては、ノイズフィルタ回路内の他の回路要素と配線
５ａによって、電気的に接続されている。FIG. 7 is a view of the electrode 6 for a large-capacity capacitor in the high-frequency noise filter 2 of the third semiconductor device 1 as seen from the semiconductor device forming surface side.
It is a top view which removed the film deposited on top. FIG. 8 is FIG.
6 are cross-sectional views C-C 'and D-D' before removing the film deposited on the capacitor electrode 6 shown in FIG. The electrodes 6 for large-capacity capacitors are 16 conductive thin films 6a arranged in a grid pattern on the semiconductor substrate 7 with the insulating film 8 interposed therebetween, and 24 conductive thin films 6a are electrically connected to each other. Of the conductive film 6c, the interlayer insulating film 9, and the protective insulating film 10 that protects the entire circuit. The electrode 6 for the large-capacity capacitor is electrically connected to the other circuit elements in the noise filter circuit and the wiring 5a. Connected to each other.

【００６１】この実施例においては、実施例１と異な
り、各導電性薄膜６ａと各導通部６ｃとが同一平面上に
形成されていないことに特徴がある。Ｃ−Ｃ’断面図に
おいて導通部６ｃは他の回路と電気的に接続する２層配
線のように見えるが、Ｄ−Ｄ’断面図によって導通部６
ｃは導電性薄膜６ａとのみ接続されていることが明らか
であり、複数の導電性薄膜６ａと導通部６ｃを組み合わ
せた大容量コンデンサ用電極６の一部として導通部６ｃ
が機能していることが分かる。This embodiment is different from the first embodiment in that each conductive thin film 6a and each conductive portion 6c are not formed on the same plane. In the CC ′ sectional view, the conducting portion 6c looks like a two-layer wiring electrically connected to another circuit, but the conducting portion 6c can be seen in the DD ′ sectional view.
It is clear that c is connected only to the conductive thin film 6a, and the conductive portion 6c is formed as a part of the electrode 6 for a large capacity capacitor in which a plurality of conductive thin films 6a and the conductive portion 6c are combined.
You can see that is working.

【００６２】第１の実施例においては各導電性薄膜６ａ
と各導通部６ｂを同一平面上に形成していたため、導電
性薄膜６ａと導通部６ｂを組み合わせた矩形寸法をヒロ
ック発生臨界寸法以下とする必要があったが、この実施
例においては導電性薄膜６ａ単独の寸法のみをヒロック
発生臨界寸法以下にすることによって、大容量コンデン
サ用電極６が設計仕様を満たす容量（面積）を有し、か
つヒロック発生を防止できる構造にすることが可能であ
る。各導電性薄膜６ａの寸法決定には、第１の実施例に
て説明したヒロック発生臨界寸法の決定方法を用いれば
よい。In the first embodiment, each conductive thin film 6a
Since the conductive portions 6b and the conductive portions 6b were formed on the same plane, it was necessary to make the rectangular dimension of the combination of the conductive thin film 6a and the conductive portions 6b equal to or smaller than the hillock generation critical dimension. However, in this embodiment, the conductive thin film is formed. By setting only the dimension of 6a alone to the hillock generation critical dimension or less, it is possible to provide a structure in which the large-capacity capacitor electrode 6 has a capacity (area) satisfying design specifications and can prevent hillock generation. To determine the dimensions of each conductive thin film 6a, the method for determining the critical hillock generation dimension described in the first embodiment may be used.

【００６３】この半導体装置１の製造方法を、半導体基
板がシリコン基板の場合を例にとり、大容量コンデンサ
用電極６のＣ−Ｃ’断面図を用いて図９にて説明する。
◆先ず、シリコンの半導体基板７表面を熱酸化等を行う
ことによって、絶縁膜８を膜厚１．６μｍ形成する。次
に絶縁膜８上にＡｌ等の導電性薄膜６０をスパッタリン
グ法等によって膜厚０．５μｍ堆積する。導電性薄膜６
０上にレジスト２０を塗布してパターニングし、導電性
薄膜６０をパターニングするためのレジストパターン２
０ａを形成する。ドライエッチング等を行うことによっ
て、パターニングされた導電性薄膜６ａを形成する（工
程２００）。A method of manufacturing the semiconductor device 1 will be described with reference to FIG. 9 with reference to a sectional view taken along line CC ′ of the large capacity capacitor electrode 6, taking the case where the semiconductor substrate is a silicon substrate as an example.
First, the insulating film 8 is formed to a thickness of 1.6 μm by thermally oxidizing the surface of the semiconductor substrate 7 made of silicon. Next, a conductive thin film 60 of Al or the like is deposited on the insulating film 8 to a thickness of 0.5 μm by a sputtering method or the like. Conductive thin film 6
Resist pattern 2 for applying the resist 20 on the surface of the conductive thin film and patterning the conductive thin film 60.
0a is formed. By performing dry etching or the like, the patterned conductive thin film 6a is formed (step 200).

【００６４】レジストパターン２０ａを除去し、プラズ
マＣＶＤ法等によって「課題を解決するための手段」の
項にて説明した３層構造の層間絶縁膜９を膜厚１．０μ
ｍ形成する。導電性薄膜６０をパターニングして得た１
層目の導電性薄膜で形成された素子と、後の工程で形成
する２層目配線とを電気的接続をするためのコンタクト
ホール形成工程において、導通部６ｃを形成するため、
導電性薄膜６ａ上の層間絶縁膜９表面にもレジスト２０
を塗布してパターニングし、レジストパターン２０ｂを
形成する。層間絶縁膜９をエッチングすることによって
コンタクトホール２１を形成する（工程２０１）。The resist pattern 20a is removed, and the interlayer insulating film 9 having a three-layer structure described in the section "Means for solving the problem" is formed by plasma CVD or the like to a film thickness of 1.0 μm.
m. 1 obtained by patterning the conductive thin film 60
In order to form the conducting portion 6c in the contact hole forming step for electrically connecting the element formed of the conductive thin film of the second layer and the second layer wiring formed in a later step,
The resist 20 is also formed on the surface of the interlayer insulating film 9 on the conductive thin film 6a.
Is applied and patterned to form a resist pattern 20b. The contact hole 21 is formed by etching the interlayer insulating film 9 (step 201).

【００６５】レジストパターン２０ｂを除去し、層間絶
縁膜９上にスパッタリング法等によってＡｌ等の導電性
薄膜６１を堆積する（工程２０２）。２層目配線と導通
部６ｃを形成するために導電性薄膜６１へのレジスト塗
布、パターニングを行い、エッチングすることによって
第２配線層と導通部６ｃを得る（工程２０３）。最後に
回路、配線を湿気等から保護するため、酸化シリコンか
ら成る保護絶縁膜１０をプラズマＣＶＤ法等によって膜
厚１．０μｍ堆積する（工程２０４）。以上の製造工程
によって、ヒロックが発生しない大容量コンデンサ用電
極６を内蔵した半導体装置１を得る。The resist pattern 20b is removed, and a conductive thin film 61 of Al or the like is deposited on the interlayer insulating film 9 by a sputtering method or the like (step 202). The second wiring layer and the conducting portion 6c are obtained by applying resist to the conductive thin film 61, patterning the conductive thin film 61 to form the second layer wiring and the conducting portion 6c, and etching the same (step 203). Finally, in order to protect the circuit and wiring from moisture and the like, a protective insulating film 10 made of silicon oxide is deposited to a thickness of 1.0 μm by a plasma CVD method or the like (step 204). Through the above manufacturing process, the semiconductor device 1 having the large-capacity capacitor electrode 6 in which hillock does not occur is obtained.

【００６６】半導体基板７上への薄膜形成方法、各電子
素子の形成方法等は、上に記載した方法等に限定するも
のではなく、他の方法によっても差し支えない。また、
各種数値および材質等も特に限定するものではない。The method of forming a thin film on the semiconductor substrate 7, the method of forming each electronic element, etc. are not limited to those described above, and other methods may be used. Also,
Various numerical values and materials are not particularly limited.

【００６７】また、導電性薄膜６ａ及び通部６ｃもこの
材質に限るものではなく、例えば他の金属、或いは導電
性がある金属シリサイドや侵入型化合物、或いは不純物
を注入した半導体も有効であり、更には、アルミニウ
ム、アルミニウム合金、銅、銅合金、チタニウム、チタ
ニウム合金、タングステン、タングステン合金等の金
属、或いはチタニウム、バナジウム、クロム、マンガ
ン、鉄、コバルト、ニッケル、タンタル、タングステ
ン、ジルコニウム、ニオブ、モリブデン、パラジウム、
ロジウム、イリジウム、白金、ハフニウム、テルビウ
ム、エルビウム、イットリウムの中から選択される１つ
とシリコンとから成る金属シリサイド、或いはチタンナ
イトライド等の侵入型化合物であっても差し支えない。
導電性薄膜６ａと導通部６ｃは同一材質である必要はな
く、異なる導電性のある薄膜を用いても構わない。Further, the conductive thin film 6a and the through portion 6c are not limited to this material, and other metals, conductive metal silicides or interstitial compounds, or semiconductors into which impurities are implanted are also effective. Furthermore, metals such as aluminum, aluminum alloys, copper, copper alloys, titanium, titanium alloys, tungsten, and tungsten alloys, or titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tantalum, tungsten, zirconium, niobium, molybdenum. ,palladium,
It may be an interstitial compound such as a metal silicide composed of silicon and one selected from rhodium, iridium, platinum, hafnium, terbium, erbium, and yttrium, or titanium nitride.
The conductive thin film 6a and the conducting portion 6c do not have to be made of the same material, and different conductive thin films may be used.

【００６８】また、シリコン基板７の露出部と他の配線
を接続するためのバリア層を、絶縁膜８と導電性薄膜６
ａとの間に形成することも有効である。このバリア層の
材料としては、タングステン、チタニウム、コバルト等
の金属やそれらを含む合金、或いはチタンナイトライド
等の侵入型化合物、或いはシリサイド化合物等を用いる
ことが望ましい。バリア層を堆積する場合には、図９の
工程２００の導電性薄膜６０堆積工程前にバリア層堆積
工程を設ける必要がある。In addition, a barrier layer for connecting the exposed portion of the silicon substrate 7 to other wiring is formed by the insulating film 8 and the conductive thin film 6.
It is also effective to form it with a. As the material of the barrier layer, it is desirable to use a metal such as tungsten, titanium, or cobalt, an alloy containing them, an interstitial compound such as titanium nitride, or a silicide compound. When depositing a barrier layer, it is necessary to provide a barrier layer deposition step before the conductive thin film 60 deposition step of step 200 of FIG.

【００６９】この実施例は配線等を２層形成した場合に
ついてであるが、２層以上形成した場合に実施しても差
し支えない。また、導電性薄膜６ａを碁盤目状に配列し
ていたが、半導体基板上のスペースを有効に利用した他
の配列方法を用いても差し支えない。In this embodiment, the wiring or the like is formed in two layers, but it may be carried out in the case of forming two or more layers. Further, although the conductive thin films 6a are arranged in a grid pattern, other arrangement methods that effectively utilize the space on the semiconductor substrate may be used.

【００７０】第３の実施例と同様の方法を配線パターン
に応用した場合の第４の実施例について、図１０に示
す。図１０の上側の図は配線パターン１７を半導体装置
形成面側から見た図であり、配線パターン１７の上に堆
積した膜を除去した平面図である。Ｅ−Ｅ’ライン上の
上側に配置した導通部１７ｃは、導通部１７ｃの下には
導通部分が形成されていないことを示すために、右上半
分を取り除いている。下側の図は、配線パターン１７上
に堆積した膜を除去する前のＥ−Ｅ’断面図である。FIG. 10 shows a fourth embodiment in which a method similar to that of the third embodiment is applied to a wiring pattern. The upper part of FIG. 10 is a view of the wiring pattern 17 as seen from the semiconductor device formation surface side, and is a plan view in which the film deposited on the wiring pattern 17 is removed. The conducting portion 17c arranged on the upper side of the line EE 'has the upper right half removed to show that the conducting portion is not formed under the conducting portion 17c. The lower diagram is a sectional view taken along line EE ′ before removing the film deposited on the wiring pattern 17.

【００７１】図中に示した配線パターンは図６と同様、
５０×２０００μｍの配線に相当する配線パターン１７
を形成したものである。配線に用いたＡｌの導電性薄膜
寸法は、実施例２において説明した導電性薄膜１７ａと
同一寸法である。導通部１７ｃは導電性薄膜１７ａと同
一平面に形成されていないため、第２の実施例とは異な
り、導電性薄膜１７ａの長辺方向を直接接続することが
可能である。そのため、配線パターン１７全体の幅は、
導電性薄膜１７ａ三つの幅と各導電性薄膜１７ａの間の
幅４μｍ二つ分を合計した５９μｍであり、第２の実施
例（第２の実施例における配線全体の幅は８０μｍ）ほ
どには配線パターン１７全体の幅が増加しないことに特
徴がある。幅方向の接続は隣合う導電性薄膜１７ａ間で
電位差が生じないようにするためである。The wiring pattern shown in the figure is the same as in FIG.
Wiring pattern 17 corresponding to 50 × 2000 μm wiring
Is formed. The conductive thin film of Al used for the wiring has the same size as the conductive thin film 17a described in the second embodiment. Since the conductive portion 17c is not formed on the same plane as the conductive thin film 17a, it is possible to directly connect the conductive thin film 17a in the long side direction unlike the second embodiment. Therefore, the width of the entire wiring pattern 17 is
The width of the conductive thin film 17a is 59 μm, which is the sum of the three widths of the conductive thin film 17a and the width of 4 μm between the conductive thin films 17a, which is about 59 μm. It is characterized in that the width of the entire wiring pattern 17 does not increase. The connection in the width direction is for preventing a potential difference from occurring between the adjacent conductive thin films 17a.

【００７２】ヒロックが発生しにくい導電性薄膜１７ａ
と導通部１７ｃを複数個組み合わせたこの３列の配線パ
ターンによって設計仕様を満たし、かつヒロックが発生
しない寸法５０×２０００μｍ相当の配線を形成するこ
とが可能となる。この配線１７の製造には、図９にて説
明したものと同様の製造方法を用いれば良い。Conductive thin film 17a in which hillock is unlikely to occur
It is possible to form a wiring having a size of 50 × 2000 μm, which satisfies the design specifications and which does not cause hillocks, by the wiring pattern of these three rows in which a plurality of conductive portions 17c are combined. The wiring 17 may be manufactured by using the same manufacturing method as that described with reference to FIG.

【００７３】また、シリコン基板７の露出部と配線を接
続するためのバリア層を、絶縁膜８と導電性薄膜１７ａ
との間に形成することも有効である。このバリア層の材
料としては、タングステン、チタニウム、コバルト等の
金属やそれらを含む合金、或いはチタンナイトライド等
の侵入型化合物、或いはシリサイド化合物等を用いるこ
とが望ましい。Further, a barrier layer for connecting the exposed portion of the silicon substrate 7 to the wiring is formed by the insulating film 8 and the conductive thin film 17a.
It is also effective to form it between and. As the material of the barrier layer, it is desirable to use a metal such as tungsten, titanium, or cobalt, an alloy containing them, an interstitial compound such as titanium nitride, or a silicide compound.

【００７４】導電性薄膜１７ａや導通部１７ｃの材質と
しては、第３の実施例において導電性薄膜６ａと導通部
６ｃに適した材料として挙げたものを用いればよい。◆
この配線１７の製造には、図９にて説明したものと同様
の製造方法を用いれば良い。バリア層を堆積する場合に
は、図９の工程２００の導電性薄膜６０堆積工程前にバ
リア層堆積工程を設ける必要がある。◆本発明に基づく
半導体装置に関する第５の実施例について、図１１及び
図１２を用いて説明する。As the material for the conductive thin film 17a and the conducting portion 17c, the materials listed as the materials suitable for the conductive thin film 6a and the conducting portion 6c in the third embodiment may be used. ◆
The wiring 17 may be manufactured by using the same manufacturing method as that described with reference to FIG. When depositing a barrier layer, it is necessary to provide a barrier layer deposition step before the conductive thin film 60 deposition step of step 200 of FIG. A fifth embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.

【００７５】図１１の上側の図は、本発明に基づく別の
半導体装置１の高周波数対応ノイズフィルタ２内大容量
コンデンサ用電極６を半導体素子形成面側から見た図で
あり、コンデンサ用電極６の上に堆積した膜を除去した
平面図である。図中の曲線２７の右上の領域は、導電性
薄膜６ａを示すために導通膜６ｄを除去している。下側
の図は、上側の図のコンデンサ用電極６上に堆積した膜
を除去する前のＦ−Ｆ’断面図である。The upper part of FIG. 11 is a view of the electrode 6 for a large-capacity capacitor in the high-frequency noise filter 2 of another semiconductor device 1 according to the present invention as seen from the semiconductor element forming surface side. 6 is a plan view with the film deposited on top of FIG. In the upper right area of the curve 27 in the figure, the conductive film 6d is removed to show the conductive thin film 6a. The lower diagram is a cross-sectional view taken along line FF ′ before removing the film deposited on the capacitor electrode 6 in the upper diagram.

【００７６】大容量コンデンサ用電極６は、半導体基板
７上に絶縁膜８を介して碁盤目状に配列された複数の導
電性薄膜６ａと、各導電性薄膜６ａを電気的に接続する
ための導通膜６ｄから構成され、層間絶縁膜９と回路全
体を保護する保護絶縁膜１０が導通膜６ｄ上に堆積され
ている。大容量コンデンサ用電極６全体としては、配線
５ａによって、ノイズフィルタ回路２内の他の回路要素
と電気的に接続されている。The large-capacity capacitor electrode 6 is for electrically connecting the conductive thin films 6a to a plurality of conductive thin films 6a arranged in a grid pattern on the semiconductor substrate 7 with the insulating film 8 interposed therebetween. A protective insulating film 10 composed of a conductive film 6d and protecting the interlayer insulating film 9 and the entire circuit is deposited on the conductive film 6d. The large-capacity capacitor electrode 6 as a whole is electrically connected to other circuit elements in the noise filter circuit 2 by the wiring 5a.

【００７７】この実施例においては、第１の実施例、第
３の実施例と異なり、導電性薄膜６ａ上に、大容量コン
デンサ用電極６と同一面積で、かつ導電性薄膜６ａより
も膜厚が薄い導通膜６ｄを堆積していることに特徴があ
る。導通膜６ｄには導電性があるため各導電性薄膜６ａ
は電気的に接続されて一つの大きな容量のコンデンサと
なるとともに、各導電性薄膜６ａ間に絶縁膜９のリブ２
６を形成しているため、絶縁膜９の曲げ変形に対する剛
性が向上する。このことによって、ヒロック発生現象の
ような導電性薄膜６ａの変形を強制的に防止することが
可能となる。In this embodiment, unlike the first and third embodiments, the conductive thin film 6a has the same area as the large-capacity capacitor electrode 6 and a film thickness larger than that of the conductive thin film 6a. Is characterized in that a thin conductive film 6d is deposited. Since the conductive film 6d has conductivity, each conductive thin film 6a
Are electrically connected to form one large-capacity capacitor, and the ribs 2 of the insulating film 9 are provided between the conductive thin films 6a.
Since 6 is formed, the rigidity of the insulating film 9 against bending deformation is improved. As a result, it is possible to forcibly prevent the conductive thin film 6a from being deformed, such as the phenomenon of hillocks.

【００７８】また、本発明を用いることによって、第１
実施例、第３実施例のように、大容量コンデンサ用電極
６の内に、絶縁膜で埋められた、コンデンサとして機能
しないスペースが生じることがなく、大容量コンデンサ
用電極６を最もコンパクトに形成することができる。こ
の実施例においては、導電性薄膜６ａの寸法をヒロック
発生臨界寸法以下にすることによって、大容量コンデン
サ用電極６が設計仕様を満たす容量を有し、かつヒロッ
ク発生を防止できる構造にすることが可能である。各導
電性薄膜６ａの寸法決定には、第１の実施例にて説明し
たヒロック発生臨界寸法の決定方法を用いればよい。Further, by using the present invention, the first
As in the embodiments and the third embodiment, the large-capacity capacitor electrode 6 does not have a space filled with an insulating film and does not function as a capacitor, and the large-capacity capacitor electrode 6 is formed most compactly. can do. In this embodiment, by setting the size of the conductive thin film 6a to be equal to or less than the hillock generation critical dimension, it is possible to form a structure in which the large-capacity capacitor electrode 6 has a capacity satisfying design specifications and can prevent hillock generation. It is possible. To determine the dimensions of each conductive thin film 6a, the method for determining the critical hillock generation dimension described in the first embodiment may be used.

【００７９】尚、導通膜６ｄに導電性薄膜６ａよりも変
形しにくい材質を用いると、導電性薄膜６ａにおけるヒ
ロック抑制には更に効果がある。第１の実施例の図３に
て説明したテストパターン上に導通膜６ｄと同一材料で
かつ同一膜厚の膜を堆積した積層構造を用いることによ
って、ヒロック発生臨界寸法を決定することができる。
本発明に係る半導体装置１の製造方法を、半導体基板
がシリコン基板の場合を例にとり、図１２にて大容量コ
ンデンサ用電極６のＦ−Ｆ’断面図を用いて説明する。If the conductive film 6d is made of a material that is less likely to be deformed than the conductive thin film 6a, it is more effective in suppressing hillocks in the conductive thin film 6a. The hillock generation critical dimension can be determined by using a laminated structure in which a film having the same material and the same film thickness as the conductive film 6d is deposited on the test pattern described in FIG. 3 of the first embodiment.
A method of manufacturing the semiconductor device 1 according to the present invention will be described with reference to a sectional view taken along the line FF ′ of the electrode 6 for a large capacity capacitor in FIG. 12, taking a case where the semiconductor substrate is a silicon substrate as an example.

【００８０】先ず、シリコンの半導体基板７表面を熱酸
化等によって酸化シリコンの絶縁膜８を膜厚１．６μｍ
形成する。次に絶縁膜８上にＡｌの導電性薄膜６０をス
パッタリング法等によって膜厚０．５μｍ堆積する。導
電性薄膜６０をエッチングすることによってパターニン
グし、ヒロック発生臨界寸法より小さくパターニングさ
れた導電性薄膜６ａを形成する（工程３００）。導電性
薄膜６ａ上にスパッタリング法等によってＡｌの別の導
電性薄膜６２を膜厚０．１μｍ堆積し、導電性薄膜６ａ
を形成した大容量コンデンサ形成領域以外をエッチング
することによって、Ａｌの導通膜６ｄを形成する（工程
３０１）。プラズマＣＶＤ法等によって前記３層構造の
層間絶縁膜９を膜厚１．０μｍ形成する（工程３０
２）。層間絶縁膜９は各導電性薄膜６ａ間に形成されて
いる凹部にも埋め込まれるので、層間絶縁膜９にリブ２
６が形成される。First, the surface of the silicon semiconductor substrate 7 is thermally oxidized or the like to form an insulating film 8 of silicon oxide having a thickness of 1.6 μm.
Form. Then, a conductive thin film 60 of Al is deposited on the insulating film 8 to a thickness of 0.5 μm by a sputtering method or the like. The conductive thin film 60 is patterned by etching to form a patterned conductive thin film 6a smaller than the hillock generation critical dimension (step 300). Another conductive thin film 62 of Al is deposited to a thickness of 0.1 μm on the conductive thin film 6a by a sputtering method or the like to form the conductive thin film 6a.
The conductive film 6d of Al is formed by etching the area other than the large-capacity capacitor forming area in which is formed (step 301). The interlayer insulating film 9 having the three-layer structure is formed to a thickness of 1.0 μm by the plasma CVD method or the like (step 30).
2). Since the interlayer insulating film 9 is also embedded in the concave portion formed between the conductive thin films 6a, the rib 2 is formed on the interlayer insulating film 9.
6 are formed.

【００８１】リブ２６は、回路形成面側から見ると図１
１の上側の図に現われているように各導電性薄膜６ａ間
に格子状に形成される。そのため、層間絶縁膜９は曲げ
変形に対する剛性が向上し、導電性薄膜６ａ及び導通膜
６ｄに生じるヒロック発生等の変形を強制的に抑えるこ
とが可能になる。The rib 26 is shown in FIG. 1 when viewed from the circuit forming surface side.
As shown in the upper drawing of FIG. 1, the conductive thin films 6a are formed in a grid pattern. Therefore, the rigidity of the interlayer insulating film 9 against bending deformation is improved, and it becomes possible to forcibly suppress deformation such as hillock generation that occurs in the conductive thin film 6a and the conductive film 6d.

【００８２】層間絶縁膜９へのコンタクトホールや２層
目配線（図中には描写しない）を図示の領域外に形成し
た後、回路、配線を湿気等から保護するための酸化シリ
コンの保護絶縁膜１０をプラズマＣＶＤ法等によって膜
厚１．０μｍ堆積する。以上の製造工程によって、ヒロ
ックが発生しない大容量コンデンサ用電極６を内蔵した
半導体装置１を得る。◆尚、導電性薄膜６ａと導通膜６
ｄの材料が同一である場合には、別の製造方法によって
も大容量コンデンサ用電極６を内蔵した半導体装置１は
製造可能である。After forming a contact hole to the interlayer insulating film 9 and a second layer wiring (not shown in the drawing) outside the illustrated area, protective insulation of silicon oxide for protecting the circuit and wiring from moisture etc. The film 10 is deposited to a thickness of 1.0 μm by the plasma CVD method or the like. Through the above manufacturing process, the semiconductor device 1 having the large-capacity capacitor electrode 6 in which hillock does not occur is obtained. ◆ Incidentally, the conductive thin film 6a and the conductive film 6
When the material of d is the same, the semiconductor device 1 having the large-capacity capacitor electrode 6 built therein can be manufactured by another manufacturing method.

【００８３】次に、図１１及び図１２の導電性薄膜６ａ
と導通膜６ｄが同一Ａｌである場合の別の製造方法につ
いて説明する。図１２の工程３００の導電性薄膜６０の
エッチング工程において、まず導電性薄膜６０を、コン
デンサ電極６を形成する領域を除いてエッチングし、次
にコンデンサ電極６をヒロック発生臨界寸法以下に分割
するためのエッチングを行う。このコンデンサ電極６を
分割する工程において、絶縁膜８が露出するまで導電性
薄膜６０をエッチングせず、膜厚０．１μｍ程度残留し
ているときにエッチングを終了する。この工程によっ
て、碁盤目状に形成される膜厚が厚い部分と、格子状に
形成される膜厚が薄い部分とを持つ、工程３０１におい
て形成されるような導電性薄膜６ａと導通膜６ｄを合わ
せた形状の導電性薄膜が形成される。Next, the conductive thin film 6a of FIG. 11 and FIG.
Another manufacturing method when the conductive film 6d and the conductive film 6d are the same Al will be described. In the step of etching the conductive thin film 60 in step 300 of FIG. 12, first, the conductive thin film 60 is etched except for the region where the capacitor electrode 6 is formed, and then the capacitor electrode 6 is divided into the hillock generation critical dimension or less. Etching is performed. In the step of dividing the capacitor electrode 6, the conductive thin film 60 is not etched until the insulating film 8 is exposed, and the etching is finished when the film thickness of about 0.1 μm remains. By this step, the conductive thin film 6a and the conductive film 6d, which are formed in step 301, having a thick grid-like portion and a grid-like thin portion are formed. A conductive thin film having a combined shape is formed.

【００８４】この製造方法を用いる場合には、エッチン
グ用材料の管理やエッチング時間の管理等を厳密に行わ
なければならないことに注意しなければならない。◆本
実施例においては、シリコン基板７の露出部と他の配線
を接続するためのバリア層を、絶縁膜８と導電性薄膜６
ａとの間に形成することも有効である。このバリア層の
材料としては、タングステン、チタニウム、コバルト等
の金属やそれらを含む合金、或いはチタンナイトライド
等の侵入型化合物、或いはシリサイド化合物等を用いる
ことが望ましい。It should be noted that when this manufacturing method is used, the control of the etching material, the control of the etching time, and the like must be strictly performed. In this embodiment, a barrier layer for connecting the exposed portion of the silicon substrate 7 and other wiring is formed by the insulating film 8 and the conductive thin film 6.
It is also effective to form it with a. As the material of the barrier layer, it is desirable to use a metal such as tungsten, titanium, or cobalt, an alloy containing them, an interstitial compound such as titanium nitride, or a silicide compound.

【００８５】製造工程中に用いられる薄膜堆積方法、各
回路の形成方法等は、上に記載した方法等に限定するも
のではなく、他の方法によっても構わない。各種数値及
び材質等も特に限定するものではない。また、リブ２６
は格子状に形成されていたが、特にこの形状に限るもの
ではなく、層間絶縁膜９の曲げ剛性が向上する形状であ
れば良い。The thin film deposition method, the method of forming each circuit, etc. used during the manufacturing process are not limited to the methods described above, and other methods may be used. Various numerical values and materials are not particularly limited. Also, the rib 26
Is formed in a lattice shape, but the shape is not limited to this, and any shape that improves the bending rigidity of the interlayer insulating film 9 may be used.

【００８６】また、導電性薄膜６ａも説明に用いた材質
に限るものではなく、例えば他の金属、或いは導電性が
ある金属シリサイドや侵入型化合物、或いは不純物を注
入した半導体も有効であり、更には、アルミニウム、ア
ルミニウム合金、銅、銅合金、チタニウム、チタニウム
合金、タングステン、タングステン合金等の金属、或い
はチタニウム、バナジウム、クロム、マンガン、鉄、コ
バルト、ニッケル、タンタル、タングステン、ジルコニ
ウム、ニオブ、モリブデン、パラジウム、ロジウム、イ
リジウム、白金、ハフニウム、テルビウム、エルビウ
ム、イットリウムの中から選択される１つとシリコンと
から成る金属シリサイド、或いはチタンナイトライド等
の侵入型化合物であっても差し支えない。前述したよう
にコンデンサ用導電性薄膜６ａと導通膜６ｄは同一材質
である必要はなく、導通膜６ｄの材質を導電性薄膜６ａ
よりも変形しにくい材料の薄膜を用いると、より効果的
にヒロック発生等の導電性薄膜６ａの変形を防止するこ
とが可能である。Further, the conductive thin film 6a is not limited to the material used in the description, but other metals, conductive metal silicides or interstitial compounds, or semiconductors into which impurities are implanted are also effective. Is a metal such as aluminum, aluminum alloy, copper, copper alloy, titanium, titanium alloy, tungsten, or tungsten alloy, or titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tantalum, tungsten, zirconium, niobium, molybdenum, A metal silicide composed of silicon and one selected from palladium, rhodium, iridium, platinum, hafnium, terbium, erbium, and yttrium, or an interstitial compound such as titanium nitride may be used. As described above, the conductive thin film 6a for capacitors and the conductive film 6d do not need to be made of the same material.
By using a thin film made of a material that is less likely to be deformed, it is possible to more effectively prevent deformation of the conductive thin film 6a such as hillock generation.

【００８７】この実施例は配線等を２層形成した場合に
ついてであるが、２層以上形成した場合に実施しても構
わない。In this embodiment, the wiring and the like are formed in two layers. However, the wiring may be formed in two or more layers.

【００８８】第５の実施例と同様の方法を、配線パター
ンに応用した場合の第６の実施例について、図１３に示
す。図１３の上側の図は、配線パターン１７を半導体装
置形成面側から見た図であり、配線パターン１７の上に
堆積した膜を除去した平面図である。図中の曲線２７の
内側の領域は、導電性薄膜１７ａを示すために導通膜１
７ｄを除去している。下側の図は、配線パターン１７上
に堆積した膜を除去する前のＧ−Ｇ’断面図である。FIG. 13 shows a sixth embodiment in which a method similar to that of the fifth embodiment is applied to a wiring pattern. The upper part of FIG. 13 is a view of the wiring pattern 17 viewed from the semiconductor device formation surface side, and is a plan view in which the film deposited on the wiring pattern 17 is removed. The area inside the curve 27 in the figure shows the conductive film 1 for showing the conductive thin film 17a.
7d is removed. The lower diagram is a GG ′ cross-sectional view before removing the film deposited on the wiring pattern 17.

【００８９】図中に示した配線パターンは、図６と同
様、５０×２０００μｍの配線に相当する配線パターン
１７を形成したものである。配線に用いたＡｌの導電性
薄膜寸法は、第２の実施例及び実施例４において説明し
た導電性薄膜１７ａと同一寸法である。導通膜１７ｄ
は、導電性薄膜１７ａと同一平面に形成されていないた
め、第２の実施例とは異なり、導電性薄膜１７ａの長辺
方向を直接接続することが可能である。そのため、配線
パターン１７全体の幅は、導電性薄膜１７ａ三つの幅と
各導電性薄膜１７ａの間の幅４μｍ二つ分を合計した５
９μｍであり、第２の実施例（第２の実施例では配線幅
は８０μｍ）ほどには配線パターン１７全体の幅が増加
しないことに特徴がある。また、配線パターン１７全体
を導通膜１７ｄで覆っているため、配線幅方向にはほと
んど電位差を生じないというメリットも有している。The wiring pattern shown in the figure has the wiring pattern 17 corresponding to the wiring of 50 × 2000 μm formed, as in FIG. The conductive thin film of Al used for the wiring has the same size as the conductive thin film 17a described in the second and fourth embodiments. Conductive film 17d
Is not formed in the same plane as the conductive thin film 17a, it is possible to directly connect the long side direction of the conductive thin film 17a, unlike the second embodiment. Therefore, the total width of the wiring pattern 17 is 5 which is the sum of three widths of the conductive thin films 17a and two widths of 4 μm between the conductive thin films 17a.
It is 9 μm, and is characterized in that the width of the entire wiring pattern 17 does not increase as much as in the second embodiment (the wiring width in the second embodiment is 80 μm). Further, since the entire wiring pattern 17 is covered with the conductive film 17d, there is an advantage that there is almost no potential difference in the wiring width direction.

【００９０】ヒロックが発生しにくい導電性薄膜１７ａ
と導通膜１７ｄを組み合わせたこの３列の配線パターン
によって、設計仕様を満たし、かつヒロックが発生しな
い寸法５０×２０００μｍ相当の配線を形成することが
可能となる。この配線１７の製造には、図１２にて説明
したものと同様の製造方法を用いれば良い。Conductive thin film 17a in which hillock is unlikely to occur
With these three rows of wiring patterns in which the conductive film 17d and the conductive film 17d are combined, it is possible to form a wiring having a size of 50 × 2000 μm that satisfies the design specifications and does not cause hillocks. The wiring 17 may be manufactured by using the same manufacturing method as that described with reference to FIG.

【００９１】また、シリコン基板７の露出部と他の配線
を接続するためのバリア層を、絶縁膜８と導電性薄膜１
７ａとの間に形成することも有効である。このバリア層
の材料としては、タングステン、チタニウム、コバルト
等の金属やそれらを含む合金、或いはチタンナイトライ
ド等の侵入型化合物、或いはシリサイド化合物等を用い
ることが望ましい。In addition, a barrier layer for connecting the exposed portion of the silicon substrate 7 and other wiring is formed by the insulating film 8 and the conductive thin film 1.
Forming with 7a is also effective. As the material of the barrier layer, it is desirable to use a metal such as tungsten, titanium, or cobalt, an alloy containing them, an interstitial compound such as titanium nitride, or a silicide compound.

【００９２】導電性薄膜１７ａや導通部１７ｄの材質と
しては、実施例５において導電性薄膜６ａや導通膜６ｄ
に適した材料として挙げたものを用いればよい。As the material of the conductive thin film 17a and the conductive portion 17d, the conductive thin film 6a and the conductive film 6d in the fifth embodiment are used.
Any of the materials listed as suitable materials may be used.

【００９３】[0093]

【発明の効果】以上説明したように、本発明に基づく半
導体装置の製造方法を用いることによって、あらゆる設
計仕様を満たすような面積を有し、かつヒロックが発生
しない導電性薄膜を有する半導体装置を得ることが可能
となる。As described above, by using the method for manufacturing a semiconductor device according to the present invention, a semiconductor device having an electrically conductive thin film which has an area satisfying all design specifications and which does not cause hillocks is provided. It becomes possible to obtain.

【００９４】このことによって、半導体装置製造時に発
生する配線間の短絡、配線の断線、絶縁膜の破壊、剥離
等の様々なヒロックに起因した不良を防止することがで
き、高い製品信頼性を有し、かつ高い歩留りの半導体装
置を製造することが可能となる。As a result, it is possible to prevent defects caused by various hillocks, such as short circuits between wirings, disconnection of wirings, breakage of the insulating film, and peeling, which occur during the manufacture of a semiconductor device, and high product reliability is obtained. Moreover, it is possible to manufacture a semiconductor device having a high yield.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１は本発明に基づく実施例１に係る半導体装
置を半導体基板の電子素子形成面側から見た図である。FIG. 1 is a diagram of a semiconductor device according to a first embodiment of the present invention as viewed from a side of an electronic element formation surface of a semiconductor substrate.

【図２】図２は本発明に基づく実施例１に係る半導体装
置内に形成した大容量コンデンサ用電極の製造工程断面
図である。FIG. 2 is a sectional view of a manufacturing process of an electrode for a large capacity capacitor formed in the semiconductor device according to the first embodiment of the present invention.

【図３】図３は本発明に基づく実施例１に係る半導体装
置内に形成した大容量コンデンサ用電極の、ヒロックが
発生しない導電性薄膜分割寸法を決定するために用い
る、導電性薄膜テストパターンを半導体基板の電子素子
形成面側から見た図である。FIG. 3 is a conductive thin film test pattern used for determining a conductive thin film division size of a large-capacity capacitor electrode formed in a semiconductor device according to a first embodiment of the present invention in which no hillock occurs. FIG. 3 is a view of the semiconductor substrate viewed from the electronic element formation surface side.

【図４】図４は本発明に基づく実施例１に係る半導体装
置内に形成した大容量コンデンサ用電極の、ヒロックが
発生しない導電性薄膜分割寸法を決定するために用い
る、ヒロック発生現象の導電性薄膜矩形寸法依存性を表
した図である。FIG. 4 is a view showing a hillock-conducting phenomenon used for determining a conductive thin film division size in which a hillock does not occur in an electrode for a large-capacity capacitor formed in a semiconductor device according to Example 1 of the present invention. It is a figure showing the rectangular dimension dependence of a conductive thin film.

【図５】図５は本発明に基づく実施例１に係る半導体装
置１を半導体基板の電子素子形成面側から見た図であ
る。FIG. 5 is a diagram of the semiconductor device 1 according to the first embodiment of the present invention as viewed from the electronic element formation surface side of the semiconductor substrate.

【図６】図６は本発明に基づく第２の実施例に係る半導
体装置内に形成した幅広配線を半導体基板の電子素子形
成面側から見た図および断面図である。6A and 6B are a view and a cross-sectional view of a wide wiring formed in a semiconductor device according to a second embodiment of the present invention, as viewed from the electronic element formation surface side of a semiconductor substrate.

【図７】図７は本発明に基づく第３の実施例に係る半導
体装置内に形成した大容量コンデンサ用電極を半導体基
板の電子素子形成面側から見た図である。FIG. 7 is a view of a large-capacity capacitor electrode formed in a semiconductor device according to a third embodiment of the present invention as viewed from the side of an electronic element formation surface of a semiconductor substrate.

【図８】図８は本発明に基づく第３の実施例に係る半導
体装置内に形成した大容量コンデンサ用電極を断面から
見た図である。FIG. 8 is a cross-sectional view of a large capacity capacitor electrode formed in a semiconductor device according to a third embodiment of the present invention.

【図９】図９は本発明に基づく第３の実施例に係る半導
体装置内に形成した大容量コンデンサ用電極の製造工程
断面図である。FIG. 9 is a sectional view of a manufacturing process of an electrode for a large capacity capacitor formed in a semiconductor device according to a third embodiment of the present invention.

【図１０】図１０は本発明に基づく実施例４に係る半導
体装置内に形成した幅広配線を半導体基板の電子素子形
成面側から見た図および断面図である。FIG. 10 is a view and a cross-sectional view of a wide wiring formed in a semiconductor device according to a fourth embodiment of the present invention as viewed from the side of an electronic element forming surface of a semiconductor substrate.

【図１１】図１１は本発明に基づく実施例５に係る半導
体装置内に形成した大容量コンデンサ用電極を半導体基
板の電子素子形成面側から見た図および断面図である。FIG. 11 is a view and a cross-sectional view of an electrode for a large-capacity capacitor formed in a semiconductor device according to a fifth embodiment of the present invention as seen from the electronic element formation surface side of a semiconductor substrate.

【図１２】図１２は本発明に基づく実施例５に係る半導
体装置内に形成した大容量コンデンサ用電極の製造工程
断面図である。FIG. 12 is a sectional view of a manufacturing process of an electrode for a large capacity capacitor formed in a semiconductor device according to a fifth embodiment of the present invention.

【図１３】図１３は本発明に基づく実施例６に係る半導
体装置内に形成した幅広配線を半導体基板の電子素子形
成面側から見た図および断面図である。13A and 13B are a view and a cross-sectional view of a wide wiring formed in a semiconductor device according to a sixth embodiment of the present invention as viewed from the side of an electronic element formation surface of a semiconductor substrate.

【符号の説明】[Explanation of symbols]

１…半導体装置、２…ノイズフィルタ回路、３…演算回
路、４…記憶回路、５…幅広配線、５ａ…配線、６…大
容量コンデンサ用電極、６ａ…導電性薄膜、６ｂ、６ｃ
…導通部、６ｄ…導通膜、７…半導体基板、８…絶縁
膜、９…層間絶縁膜、１０…保護絶縁膜、１６、１６
ａ、１６ｂ、１６ｃ、１６ｄ…Ａｌ膜テストパターン、
１７…配線パターン、１７ａ…配線用導電性薄膜、１７
ｂ、１７ｃ…配線用導通部、１７ｄ…配線用導通膜、２
０…レジスト、２０ａ、２０ｂ…レジストパターン、２
１…コンタクトホール、２６…リブ、２７…図の説明の
ための曲線、６０…パターニング前の第１層目の導電性
薄膜、６１…パターニング前の第２層目の導電性薄膜、
６２…パターニング前の導通膜６ｄ形成用導電性薄膜。DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Noise filter circuit, 3 ... Arithmetic circuit, 4 ... Storage circuit, 5 ... Wide wiring, 5a ... Wiring, 6 ... Large capacity capacitor electrode, 6a ... Conductive thin film, 6b, 6c
... Conducting part, 6d ... Conducting film, 7 ... Semiconductor substrate, 8 ... Insulating film, 9 ... Interlayer insulating film, 10 ... Protective insulating film, 16, 16
a, 16b, 16c, 16d ... Al film test pattern,
17 ... Wiring pattern, 17a ... Wiring conductive thin film, 17
b, 17c ... Wiring conducting portion, 17d ... Wiring conducting film, 2
0 ... resist, 20a, 20b ... resist pattern, 2
DESCRIPTION OF SYMBOLS 1 ... Contact hole, 26 ... Rib, 27 ... Curve for illustration of a figure, 60 ... Conductive thin film of the 1st layer before patterning, 61 ... Conductive thin film of the 2nd layer before patterning,
62 ... A conductive thin film for forming the conductive film 6d before patterning.

フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｚ (72)発明者 太田 裕之 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 西村 朝雄 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI Technical indication location H01L 21/88 Z (72) Inventor Hiroyuki Ota 502 Kandachi-cho, Tsuchiura-shi, Ibaraki Hiritsu Seisakusho Co., Ltd. (72) Asahi Nishimura Asahi Nishimura 502 Jinrachi-cho, Tsuchiura-shi, Ibaraki Machinery Research Center, Hiritsu Manufacturing Co., Ltd.

Claims (21)

【特許請求の範囲】[Claims] 【請求項１】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の異なる二方向両方に関して、該導電性
薄膜を少なくとも二つずつに分割した第一の導電性薄膜
と、該第一の導電性薄膜と同一面内に設けられ、かつす
べての第一の導電性薄膜が電気的に接続されるように隣
接する該第一の導電性薄膜同士を電気的に接続する複数
の第二の導電性薄膜とを有することを特徴とする半導体
装置。1. A semiconductor device having a conductive thin film formed on the surface of a semiconductor substrate via an insulating film, wherein at least two conductive thin films are provided in two different directions in the same plane as the conductive thin film. A first conductive thin film divided into, and the first conductive thin film provided in the same plane as the first conductive thin film and adjacent to each other so that all the first conductive thin films are electrically connected. A semiconductor device comprising: a plurality of second conductive thin films that electrically connect the conductive thin films to each other. 【請求項２】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の異なる二方向両方に関して、該導電性
薄膜を等間隔ごとに少なくとも二つずつに分割した第一
の導電性薄膜と、該第一の導電性薄膜と同一面内に設け
られ、かつすべての第一の導電性薄膜が電気的に接続さ
れるように隣接する該第一の導電性薄膜同士を電気的に
接続する複数の第二の導電性薄膜とを有することを特徴
とする半導体装置。2. A semiconductor device having a conductive thin film formed on the surface of a semiconductor substrate via an insulating film, wherein the conductive thin film is provided at equal intervals in two different directions in the same plane as the conductive thin film. A first conductive thin film divided into at least two and provided in the same plane as the first conductive thin film and adjacent to each other so that all the first conductive thin films are electrically connected. A semiconductor device comprising: a plurality of second conductive thin films for electrically connecting the first conductive thin films to each other. 【請求項３】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の第一の方向に関して、該導電性薄膜を
等間隔ごとに少なくとも二つに分割し、かつ該導電性薄
膜と同一面内の該第一の方向とは異なる第二の方向に関
して、該第一の方向で分割した間隔とは異なる等間隔ご
とに該導電性薄膜を少なくとも二つに分割した第一の導
電性薄膜と、該第一の導電性薄膜と同一面内に設けら
れ、かつすべての第一の導電性薄膜が電気的に接続され
るように隣接する該第一の導電性薄膜同士を電気的に接
続する複数の第二の導電性薄膜とを有することを特徴と
する半導体装置。3. A semiconductor device having a conductive thin film formed on the surface of a semiconductor substrate via an insulating film, wherein the conductive thin films are arranged at equal intervals in a first direction in the same plane as the conductive thin film. The electroconductivity is divided into at least two parts, and in the second direction different from the first direction in the same plane as the electroconductive thin film, the electroconductivity is set at equal intervals different from the interval divided in the first direction. A first conductive thin film in which the thin film is divided into at least two, and the first conductive thin film are provided in the same plane and adjacent to each other so that all the first conductive thin films are electrically connected. And a plurality of second conductive thin films that electrically connect the first conductive thin films to each other. 【請求項４】請求項１乃至３のいずれかにおいて、前記
絶縁膜と第一の導電性薄膜との間に第三の導電性薄膜を
設けたことを特徴とする半導体装置。4. A semiconductor device according to any one of claims 1 to 3, wherein a third conductive thin film is provided between the insulating film and the first conductive thin film. 【請求項５】請求項１乃至４のいずれかにおいて、前記
第二の導電性薄膜は前記第一の導電性薄膜以外の素子と
電気的に接続されていないことを特徴とする半導体装
置。5. The semiconductor device according to claim 1, wherein the second conductive thin film is not electrically connected to any element other than the first conductive thin film. 【請求項６】第一の絶縁膜を介して半導体基板表面に形
成された導電性薄膜と、該導電性薄膜を覆う第二の絶縁
膜とを有する半導体装置において、前記導電性薄膜と同
一面内の異なる二方向両方に関して、該導電性薄膜を少
なくとも二つずつに分割した第一の導電性薄膜と、すべ
ての該第一の導電性薄膜が電気的に接続されるように隣
接する該第一の導電性薄膜同士を第二の絶縁膜表面を経
由して電気的に接続する複数の第二の導電性薄膜とを有
し、かつ該第二の導電性薄膜は該第一の導電性薄膜以外
の素子と電気的に接続されていないことを特徴とする半
導体装置。6. A semiconductor device having a conductive thin film formed on a surface of a semiconductor substrate via a first insulating film and a second insulating film covering the conductive thin film, the same surface as the conductive thin film. In both of two different directions, the conductive thin film is divided into at least two conductive thin films, and all the first conductive thin films are adjacent to each other so that all the first conductive thin films are electrically connected. A plurality of second conductive thin films that electrically connect one conductive thin film to each other via the surface of the second insulating film, and the second conductive thin film is the first conductive film. A semiconductor device characterized in that it is not electrically connected to any element other than the thin film. 【請求項７】第一の絶縁膜を介して半導体基板表面に形
成された導電性薄膜と、該導電性薄膜を覆う第二の絶縁
膜とを有する半導体装置において、前記導電性薄膜と同
一面内の異なる二方向両方に関して、該導電性薄膜を等
間隔ごとに少なくとも二つずつに分割した第一の導電性
薄膜と、すべての該第一の導電性薄膜が電気的に接続さ
れるように隣接する該第一の導電性薄膜同士を第二の絶
縁膜表面を経由して電気的に接続する複数の第二の導電
性薄膜とを有し、かつ該第二の導電性薄膜は該第一の導
電性薄膜以外の素子と電気的に接続されていないことを
特徴とする半導体装置。7. A semiconductor device having a conductive thin film formed on a surface of a semiconductor substrate via a first insulating film and a second insulating film covering the conductive thin film, the same surface as the conductive thin film. So as to electrically connect all of the first conductive thin films to the first conductive thin film obtained by dividing the conductive thin film into at least two at regular intervals in both two different directions. A plurality of second conductive thin films electrically connecting adjacent first conductive thin films to each other via a second insulating film surface, and the second conductive thin film is the first conductive thin film. A semiconductor device, which is not electrically connected to any element other than the conductive thin film. 【請求項８】第一の絶縁膜を介して半導体基板表面に形
成された導電性薄膜と、該導電性薄膜を覆う第二の絶縁
膜とを有する半導体装置において、前記導電性薄膜と同
一面内の第一の方向に関して、該導電性薄膜を等間隔ご
とに少なくとも二つに分割し、かつ該導電性薄膜と同一
面内の該第一の方向とは異なる第二の方向に関して、該
第一の方向で分割した間隔とは異なる等間隔ごとに該導
電性薄膜を少なくとも二つに分割した第一の導電性薄膜
と、すべての該第一の導電性薄膜が電気的に接続される
ように隣接する該第一の導電性薄膜同士を第二の絶縁膜
表面を経由して電気的に接続する複数の第二の導電性薄
膜とを有し、かつ該第二の導電性薄膜は該第一の導電性
薄膜以外の素子と電気的に接続されていないことを特徴
とする半導体装置。8. A semiconductor device having a conductive thin film formed on the surface of a semiconductor substrate via a first insulating film and a second insulating film covering the conductive thin film, the same surface as the conductive thin film. With respect to the first direction, the conductive thin film is divided into at least two at equal intervals, and the second direction different from the first direction in the same plane as the conductive thin film is divided into the first direction. A first conductive thin film obtained by dividing the conductive thin film into at least two parts at equal intervals different from the interval divided in one direction and all the first conductive thin films are electrically connected. And a plurality of second conductive thin films electrically connecting the first conductive thin films adjacent to each other via a second insulating film surface, and the second conductive thin film is A semiconductor device characterized in that it is not electrically connected to any element other than the first conductive thin film 【請求項９】絶縁膜を介して半導体基板表面に形成され
た導電性薄膜を有する半導体装置において、前記導電性
薄膜と同一面内の異なる二方向両方に関して、該導電性
薄膜を少なくとも二つずつに分割した第一の導電性薄膜
と、該第一の導電性薄膜を堆積した全領域及び該第一の
導電性薄膜の間の全領域の上に形成された第二の導電性
薄膜とを有することを特徴とする半導体装置。9. A semiconductor device having a conductive thin film formed on a surface of a semiconductor substrate via an insulating film, wherein at least two conductive thin films are provided in two different directions in the same plane as the conductive thin film. Divided into a first conductive thin film, and a second conductive thin film formed on the entire region where the first conductive thin film is deposited and the entire region between the first conductive thin film. A semiconductor device having. 【請求項１０】絶縁膜を介して半導体基板表面に形成さ
れた導電性薄膜を有する半導体装置において、前記導電
性薄膜と同一面内の異なる二方向両方に関して、該導電
性薄膜を等間隔ごとに少なくとも二つずつに分割した第
一の導電性薄膜と、該第一の導電性薄膜を堆積した全領
域及び該第一の導電性薄膜の間の全領域の上に形成され
た第二の導電性薄膜とを有することを特徴とする半導体
装置。10. A semiconductor device having a conductive thin film formed on the surface of a semiconductor substrate via an insulating film, wherein the conductive thin film is provided at equal intervals in two different directions in the same plane as the conductive thin film. A first conductive thin film divided into at least two, and a second conductive film formed on the entire region where the first conductive thin film is deposited and the entire region between the first conductive thin films. A semiconductor device having a conductive thin film. 【請求項１１】絶縁膜を介して半導体基板表面に形成さ
れた導電性薄膜を有する半導体装置において、前記導電
性薄膜と同一面内の第一の方向に関して、該導電性薄膜
を等間隔ごとに少なくとも二つに分割し、かつ該導電性
薄膜と同一面内の該第一の方向とは異なる第二の方向に
関して、該第一の方向で分割した間隔とは異なる等間隔
ごとに該導電性薄膜を少なくとも二つに分割した第一の
導電性薄膜と、該第一の導電性薄膜を堆積した全領域及
び該第一の導電性薄膜の間の全領域の上に形成された第
二の導電性薄膜とを有することを特徴とする半導体装
置。11. A semiconductor device having a conductive thin film formed on the surface of a semiconductor substrate via an insulating film, wherein the conductive thin films are arranged at equal intervals in a first direction in the same plane as the conductive thin film. The electroconductivity is divided into at least two parts, and in the second direction different from the first direction in the same plane as the electroconductive thin film, the electroconductivity is set at equal intervals different from the interval divided in the first direction. A first conductive thin film obtained by dividing the thin film into at least two, and a second region formed on the entire region where the first conductive thin film is deposited and the entire region between the first conductive thin film. A semiconductor device having a conductive thin film. 【請求項１２】請求項９乃至１１のいずれかにおいて、
前記絶縁膜と第一の導電性薄膜との間に第三の導電性薄
膜を設けることを特徴とする半導体装置。12. The method according to any one of claims 9 to 11,
A semiconductor device comprising a third conductive thin film provided between the insulating film and the first conductive thin film. 【請求項１３】請求項９乃至１２のいずれかにおいて、
前記第一の導電性薄膜同士の間で前記第二の導電性薄膜
の表面に接するようなリブを持ち、かつ前記第二の導電
性薄膜を覆う第二の絶縁膜を有することを特徴とする半
導体装置。13. The method according to any one of claims 9 to 12,
It is characterized by having a rib between the first conductive thin films which is in contact with the surface of the second conductive thin film, and having a second insulating film which covers the second conductive thin film. Semiconductor device. 【請求項１４】第一の絶縁膜を介して半導体基板表面に
形成された導電性薄膜と、該導電性薄膜を覆う第二の絶
縁膜を有する半導体装置において、膜厚が薄い部分及び
複数の膜厚が厚い部分が存在する第一の導電性薄膜と、
第一の導電性薄膜の膜厚が薄い部分の表面に接するよう
なリブを持つ第二の絶縁膜とを有することを特徴とする
半導体装置。14. A semiconductor device having a conductive thin film formed on a surface of a semiconductor substrate via a first insulating film and a second insulating film covering the conductive thin film, wherein a thin film portion and a plurality of thin film portions are provided. A first conductive thin film having a thick portion,
A semiconductor device comprising: a second insulating film having a rib that is in contact with the surface of the thin portion of the first conductive thin film. 【請求項１５】第一の絶縁膜を介して半導体基板表面に
形成された導電性薄膜と、該導電性薄膜を覆う第二の絶
縁膜を有する半導体装置において、膜厚が薄い部分及び
複数の膜厚が厚い部分が存在する第一の導電性薄膜と、
該第一の導電性薄膜を堆積したすべての領域上に形成さ
れた第二の導電性薄膜と、第一の導電性薄膜の膜厚が薄
い部分の表面に形成された第二の導電性薄膜に接するよ
うなリブを持つ第二の絶縁膜とを有することを特徴とす
る半導体装置。15. A semiconductor device having a conductive thin film formed on a surface of a semiconductor substrate via a first insulating film and a second insulating film covering the conductive thin film, wherein a thin film portion and a plurality of thin film portions are provided. A first conductive thin film having a thick portion,
A second conductive thin film formed on all regions where the first conductive thin film is deposited, and a second conductive thin film formed on the surface of the thin portion of the first conductive thin film And a second insulating film having a rib that is in contact with the semiconductor device. 【請求項１６】請求項１４または１５において、前記第
一の絶縁膜と第一の導電性薄膜との間に第三の導電性薄
膜を設けることを特徴とする半導体装置。16. A semiconductor device according to claim 14, wherein a third conductive thin film is provided between the first insulating film and the first conductive thin film. 【請求項１７】請求項９乃至１６のいずれかにおいて、
第二の導電性薄膜が同一形状の第一の導電性薄膜よりも
曲げ剛性が高いことを特徴とする半導体装置。17. The method according to any one of claims 9 to 16,
A semiconductor device, wherein the second conductive thin film has higher bending rigidity than the first conductive thin film having the same shape. 【請求項１８】請求項１乃至１６のいずれかにおいて、
前記第一の導電性薄膜の材料が金属、金属シリサイド、
侵入型化合物から選択される一つであることを特徴とす
る半導体装置。18. The method according to any one of claims 1 to 16,
The material of the first conductive thin film is metal, metal silicide,
A semiconductor device characterized by being one selected from interstitial compounds. 【請求項１９】請求項１乃至１６のいずれかにおいて、
前記第一の導電性薄膜の材料がアルミニウム、アルミニ
ウム合金、銅、銅合金、チタニウム、チタニウム合金、
タングステン、タングステン合金、チタンナイトライド
から選択される一つであり、またはチタニウム、バナジ
ウム、クロム、マンガン、鉄、コバルト、ニッケル、タ
ンタル、タングステン、ジルコニウム、ニオブ、モリブ
デン、パラジウム、ロジウム、イリジウム、白金、ハフ
ニウム、テルビウム、エルビウム、イットリウムの中か
ら選択される１つとシリコンとから成る金属シリサイド
であることを特徴とする半導体装置。19. The method according to any one of claims 1 to 16,
The material of the first conductive thin film is aluminum, aluminum alloy, copper, copper alloy, titanium, titanium alloy,
One selected from tungsten, tungsten alloys, titanium nitride, or titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tantalum, tungsten, zirconium, niobium, molybdenum, palladium, rhodium, iridium, platinum, A semiconductor device comprising a metal silicide composed of silicon and one selected from hafnium, terbium, erbium, and yttrium. 【請求項２０】請求項１乃至１６のいずれかにおいて、
前記第二の導電性薄膜の材料が金属、金属シリサイド、
侵入型化合物から選択される一つであることを特徴とす
る半導体装置。20. In any one of claims 1 to 16,
The material of the second conductive thin film is metal, metal silicide,
A semiconductor device characterized by being one selected from interstitial compounds. 【請求項２１】請求項１乃至１６のいずれかにおいて、
前記第二の導電性薄膜の材料がアルミニウム、アルミニ
ウム合金、銅、銅合金、チタニウム、チタニウム合金、
タングステン、タングステン合金、チタンナイトライド
から選択される一つであリ、またはチタニウム、バナジ
ウム、クロム、マンガン、鉄、コバルト、ニッケル、タ
ンタル、タングステン、ジルコニウム、ニオブ、モリブ
デン、パラジウム、ロジウム、イリジウム、白金、ハフ
ニウム、テルビウム、エルビウム、イットリウムの中か
ら選択される１つとシリコンとから成る金属シリサイド
であることを特徴とする半導体装置。21. In any one of claims 1 to 16,
The material of the second conductive thin film is aluminum, aluminum alloy, copper, copper alloy, titanium, titanium alloy,
One selected from tungsten, tungsten alloys, titanium nitride, or titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tantalum, tungsten, zirconium, niobium, molybdenum, palladium, rhodium, iridium, platinum. A semiconductor device, which is a metal silicide composed of one of silicon, hafnium, terbium, erbium, and yttrium.
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