JPS63132532A - 拡張ガロア体上の多項式除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 光ディスクによる記録再生装置あるいは信号伝送などに
用いられる、誤り訂正符号での演算あるいはリード・ソ
ロモン符号の復号の多項式演算などにおける拡張ガロア
体ＧＦ　（２’　）上での多項式除算回路に関する。

〔従来技術〕

従来巡回符号の符号化などに用いられている多項式の割
算回路は、その多項式の係数および変数がすべて“１”
または“０”のガロア体ＣＦ　（２）上で行なわれてお
り、従来の多項式割算回路を第１０図に示す。

この第１０図の除算回路は、一方の入力端子から入力信
号が、他方の入力端子には係数器Ｆからの信号がそれぞ
れ印加されるＥＯＲ回路ＥＸ′と、このＥＯＲ回路の出
力を１ビット時間ラッチする遅延回路Ｒｅ′とからなる
単位処理回路を除数となる多項式の次数だけ縦続接続し
て構成されており、上記係数器の他端はこの除算回路の
出力に接続されるとともにこの係数器の伝達関数は除数
となる多項式ｇ　（Ｘ）の各項の値が１か０かに応じて
１または０に設定される。

この除算回路に図示のように被除算多項式ｆ　（ｘ）を
高次の項から順次入力することによりその出力側から商
多項式Ｑ　（Ｘ）が高次の項から逐次出力され、各遅延
回路からは剰余の多項式Ｒ（ｘ）の各項の値が得られる
が、これらの多項式ｆ　（ｘ）、　ｇ（ｘ）、　Ｑ（ｘ
）およびＲ（Ｘ）の各項の値はすべて“０”または“１
”である。

このような従来の多項式除算回路においては、拡張ガロ
ア体ＣＦ　（２’″）についての除算ができなかったの
で、その除算はマイクロプロセッサによる処理によって
いたが、この拡張ガロア体上での演算における加算はベ
クトルパターンの排他的論理和で、また乗除算は原始光
αのべき表現の指数の加減算で行なうものであるため、
ベクトル表現とべき表現との変換をしばしば行なわなけ
ればならないため、ソフトウェアによる処理では処理速
度が極めて遅くなるという欠点があった。

さらに、上記のような多項式除算回路は、多項式ｇ　（
ｘ）の各項の係数が１または０に設定されているため汎
用性に欠けるという問題があった。

〔目　的〕

本発明は、拡張ガロア体上の除算をハードウェアにより
実行し得るようにして速度の向上とソフトウェアに依存
しない安定した処理を行ない、更に除多項式を可変にし
得るようにするものである。

〔構　成〕

本発明の構成を実施例に基づいて説明する。

ここで、被除算多項式ｆ　（ｘ）、除多項式ｇ　（Ｘ）
、商多項弐〇　（ｘ）、剰余多項式Ｒ（ｘ）を夫々ｆ（
Ｘ）＝　ｆ、　十ｆ、　ｘ＋　ｆ２ｘ”　＋＝−・・−
・＋ｆ、−，ｘ″−’　十ｆｈｘ”　　、　　−・−・
（１）ｇ（Ｘ）＝ｇｏ　十ｇ＋　　ｘ＋ｇｍ　　ｘ２　
ｉ・＋・＋＋＋・＋＋　ｇａ−＋　Ｘ＠−’　十ｇ、　
ｚ＠　　　　・・・・・・（２）Ｑ（”）＝　Ｑｏ　＋
　Ｑ　ｔ　　Ｘ　＋　ｑ２　Ｘ２＋　””・＋ｑｌ、−
＠−，ｘｌｌ−＠−’　　＋ｑｈ−ａ　　Ｘ’−＠・（
ａ）Ｒ（ｘ）＝　ｒｏ　　＋　ｒ、ｘ　＋　ｒ２　ｘ’
　　＋−−−−−＝・−＋ｒｓ−１ｘ＠−１・・・・・
・（４）とすると、各項の係数ｆ　ｏ　””　ｆイ＋　
ｇｏ　−ｇ＠　）Ｑ　Ｏ””ｑｈ−＠　＋　ｒ＠〜ｒ、
−１はいずれもα１で示されるｍビットの数であり、こ
のαは拡張ガロア体ＧＦ　（２ｍ　）の原始光である。

以下、上記ｍビットの数を１ワードという。

なお、拡張ガロア体ＧＦ　（２ｍ　）の例として、ｍ＝
４、すなわち、ＣＦ　（２’　）の元を、ソノ最小多項
式１＋ｘ＋ｘ’の根であるαによるべき表現とベクトル
表現を対応付けて示すと下８己の表のようになる。

被除算多項式の各項の係数は上表のような拡張ガロア体
上の元であり、ベクトル表現のデータワードとして多項
式除算回路に入力される。

第１図は、ベクトル表現で演算を行い、除多項式の係数
を可変にした多項式除算回路の実施例を示す図であり、
レジスタＲｏ　、Ｒｅ・・・・・・Ｒｍ＝１　　＋Ｒｅ
は図示しないマイクロプロセッサ等から出力される除多
項式の各項の係数が書き込まれ、その除多項式の最高次
の項の係数はレジスタＲ０に保持されて後述の除算係数
器Ｋｖに設定され、また、最高次以外の項の係数は次数
の高い項の係数から順にレジスタＲ＠−Ｉ・・・・・・
Ｒｅ、Ｒｅにそれぞれ保持されて後述の各乗算係数器Ｋ
Ａに設定される。

乗算処理ユニッ）ＵＯ〜Ｕ、−１は除多項式ｇ　（Ｘ）
の項数より１段歩ない段数が縦続接続されており、それ
ぞれの乗算処理ユニッ）Ｕ。−Ｕ、−１は、入力される
被除算多項式ｆ　（ｘ）の各係数を構成するベクトル表
現のｍビット（以後、ベクトルという。）の入力に対応
してＥＯＲ回路回路１ワードの伝送期間に相当する１単
位時間τの遅延を行なう遅延ラッチＲｅとをｍ組備えて
いる。

更にこれら乗算処理ユニットは、後述する除算係数器Ｋ
ｖから出力された商多項弐〇　（Ｘ）の係数のベクトル
に上記レジスタＲｅ　、Ｒｔ・・・・・・Ｒ１−１によ
って設定された上記除多項式ｇ　（ｘ）の対応する項の
係数ｇのベクトルの乗算を行う乗算係数器Ｋａを備えて
おり、この乗算係数器ＫＡが出力するベクトルを上記Ｅ
ＯＲ回路Ｅに供給してベクトルのビット毎にモデニロ２
の加算を行・う。

上記除算係数器に、は、上記乗算処理ユニットＵ、−１
の出力するベクトルを、レジスタＲ０によって設定され
た除多項式ｇ　（ｘ）の最高次の項の係数のベクトルで
除算をして出力する。

第２図は上記乗算係数器ＫＡおよび除算係数器に、の構
成をさらに詳細に説明する図であり、乗算係数器ＫＡは
同図（ａ）に示すように、ベクトル−指数変換テーブル
Ｔにそれぞれ接続されたベクトル−指数変換回路１およ
び指数−ベクトル変換回路２が指数加算回路３を介して
接続されており、前記レジスタＲｅ−Ｒｅ，から設定さ
れる除多項式の係数の指数が上記指数加算回路３の１方
の入力端に入力され、この乗算係数器ＫＡに入力される
ベクトルが上記ベクトル−指数変換回路１で対応する指
数に変換されて上記指数加算回路３の他方に入力される
。この指数加算回路３は入力される２つの指数のモデニ
ロ（２ｍ−１）の加算を行って、その結果得られた指数
を指数−ベクトル変換回路２に出力し、この乗算係数器
ＫＡに入力されたベクトルに除多項式の係数を乗じた結
果のベクトルが上記指数−ベクトル変換回路２から出力
される。

除算係数器Ｋｖは同図ら）に示すように、上記乗算係数
器ＫＡの指数加算回路３をモデュロ（２ｍ−１）の減算
を行う指数減算回路４で置き換えたものとして構成され
ており、入力されるベクトルの指数から除多項式の係数
の指数をモデュロ（２ｍ−１）で減算し、その結果得ら
れた指数をベクトルに変換して出力することにより、入
力ベクトルを除多項式の係数で除算した結果をベクトル
として得るようにしたものである。

第１図において、レジスタＲｏ　、Ｒｅ・・・・・・Ｒ
ｅ−１およびレジスタＲ０に除多項式ｇ　（ｘ）の各項
の係数ｇ。−ｇ６が書き込まれると、各乗算係数器に、
および除算係数器Ｋｖに上記除多項式ｇ　（ｘ）の係数
ｇｏ＝ｇ−がそれぞれ設定され、入力端ａから被除算多
項式ｆ　（ｘ）の係数のベクトルが高次の項からｆ０〜
ｆ０の順に入力される。

初期状態として、各遅延ラッチＲｅはリセットされてい
るので、最初に乗算処理ユニッ）Ｕ＝＋から出力され除
算係数器に、によって除算されて出力されるベクトルは
０”であり、この“０”が入力され各乗算係数器ＫＡで
乗算が行われて各ＥＯＲ回路Ｅｘの一方に入力される各
ビット値は“０”である。したがって、入力端ａから順
次入力されるベクトルは、乗算処理ユニッ）Ｌｌ、−、
の遅延ラッチに係数ｆ。のベクトルがラッチされるまで
は、そのままの順で各遅延ラッチにラッチされる。

上記のように乗算処理ユニッ）Ｕ、−、の遅延ラッチに
ｆ。のベクトルがラッチされ、次の動作でこの遅延ラッ
チからｆ、のベクトルが出力されると、除算係数器Ｋｖ
によってｇ、のベクトルで除算され、商多項式〇　（Ｘ
）の最高次の項の係数ｑｈ−ｅのベクトルが出力される
。

この出力されたｑ。−０のベクトルは、例えば乗算処理
ユニットＵ０の乗算係数器に入力され、この乗算係数器
からｇｏとＱｌ’ｌ−＠の乗算結果のベクトルがＥＯＲ
ＯＲ回路一方の入力端子に出力される。同様に、各乗算
処理ユニットの乗算係数器から除多項式の各項の係数と
上記ｑ、、−６の乗算結果のベクトルが各ＥＯＲ回路の
一方の入力端子に出力される。

このとき各乗算処理ユニットの遅延ラッチからは上記乗
算処理ユニットＵ−１の遅延ラッチと同様に各遅延ラッ
チが保持していたベクトルを出力しており、後続の各乗
算処理ユニットのＥＯＲ回路で上記のように乗算係数器
から出力されるベクトルとビット毎の排他的論理和がと
られ、その結果出力されるベクトルが各遅延ラッチにラ
ッチされる。

すなわち、以上の一回の動作により各乗算処理ユニット
の遅延ラッチには、商多項式の最高次の項の係数を算出
したときの余りの係数がベクトルで保持され、一方、除
算係数器Ｋｖからは商多項式の最高次の項の係数がベク
トルで出力されることになる。

被除算多項式と除多項式の次数は既知であるので、商多
項式の次数も既知である。したがって商多項式の項数に
相当するだけ上記の動作を繰り返して行えば、除算係数
器に、からは商多項式の各項の係数が最高次から順にベ
クトルで出力され、演算終了後には、各遅延ラッチに剰
余多項式の各項の係数がベクトルで得られる。

第３図は、べき表現の指数で演算を行ない、除多項式の
係数を可変にした多項式除算回路の実施例を示す図であ
る。

乗算処理ユニッ）Ｕ。′〜Ｕｓ−１′は、前記第１図に
ついて説明したものと同様に除多項式ｇ　（ｘ）の項数
より１段歩ない段数が縦続接続されているが、この各乗
算処理ユニットは、入力される２つの係数の指数のモデ
ュロ（２ｍ−１）の加算を行う加算器Ｅ′と１ワードの
伝送期間に相当する１単位時間Ｔの遅延を行うレジスタ
Ｄとを備え、更に除算係数器Ｋ　ｖ　’から出力される
商多項式Ｑ　（Ｘ）の各項の係数の指数と後述するよう
に設定された除多項式の係数の指数とのモデコロ（２ｍ
−１）の加算を行って上記加算器Ｅ′に出力する乗算係
数器ＫＡ／を備えている。

レジスタＲＯ’ｒＲ１′・・・・・・Ｒｅ−１’ｒＲ＠
′は図示しないマイクロプロセッサ等から出力される除
多項式の各項の係数の指数が書き込まれ、除多項式の最
高次の項の係数の指数はレジスタＲ％に保持されて除算
係数器Ｋｖ　’に設定され、また、最高次以外の項の係
数の指数は次数の高い項の係数の指数から順にレジスタ
Ｒ”−１’　＊　Ｒ１’　Ｉ　Ｒ０′にそれぞれ保持さ
れて各乗算係数器ＫＡ　’に設定される。

上記除算係数器Ｋｖ’は、上記乗算処理ユニットＵ＝＋
’の出力する指数から上記のように設定された除多項式
ｇ　（ｘ）の最高次の項の係数の指数をモデュロ（２ｍ
−１）で減算し、その結果得られた指数を出力する。

また、この多項式除算回路の入力側には入力されるベク
トルを対応するべき表現の指数に変換するベクトル−指
数変換器Ｃｖを備えており、さらに、この多項式除算回
路の出力側にはべき表現の指数を対応するベクトルに変
換して出力する指数−ベクトル変換器Ｃｓ　と、各乗算
処理ユニットの各レジスタＤの出力及び除算係数器Ｋｖ
の出力を上記指数−ベクトル変換器Ｃ５に選択的に入力
するセレクタＳを備えている。

第４図は、上記除算係数器Ｋｖ　’　、乗算係数器ＫＡ
′および加算器Ｅ′の構成を詳細に示すもので、同図（
ａ）の除算係数器Ｋｖ′は被除算係数のべき表現の指数
と除算係数のべき表現の指数のモデュロ（２’−１）の
減算を行う減算回路１０によって得られる減算値を除算
結果のべき表現の指数として出力するものであり、同図
ω）の乗算係数器ＫＡは乗算する２つの係数のべき表現
の指数のモデニロ（２’−１）の加算を行う加算回路２
０によって得られる加算値を乗算結果のべき表現の指数
として出力するものである。また、同図（Ｃ）の加算器
Ｅ′は、加算する２つの各指数を対応するベクトル表現
のｍビットに変換する指数−ベクトル変換回路３０３．
３０２を備え、この２つの指数−ベクトル変換回路が出
力するベクトルの各ビット毎の排他的論理和をＥＯＲ回
路ＥＸＩ〜Ｅｘ、から出力し、この出力されるｍビット
のベクトルをベクトル−指数変換回路４０によって対応
する指数に変換して出力するようにしたものである。な
お、これらの変換を行なうためにはＲＯＭあるいは布線
論理などによって構成する変換テーブルを設けるように
すればよい。

第３図の多項式除算回路は各乗算処理ユニットおよび除
算係数器において、前記第１図について説明したベクト
ルの演算を指数の演算で行うようにしたものである。

したがって、ベクトル−指数変換器Ｃ７に被除算多項式
ｆ（３）の最高次の項の係数ｆユから順次低次の項の係
数ｆｈ−１＊ｆＲ−２・・・・・・がベクトルで入力さ
れると、このベクトル−指数変換器Ｃｖから各ベクトル
に対応する指数が出力されて初段の乗算ユニツ）ＵＯ’
に順次入力され、前記第１ｒＩ！Ｊの多項式除算回路で
行うベクトルについての演算に対応する係数の演算が、
対応する指数についての演算を行うことにより実行され
る。

すなわち、高多項式〇　（ｘ）の各項の係数の指数が演
算過程でセレクタＳに高次の項のものから順次出力され
、演算終了後には、剰余多項式Ｒ（ｘ）の各項の係数の
指数が各レジスタＤに保持される。

したがって、演算過程ではセレクタＳによって除算係数
器Ｋ　ｖ　’の出力を指数−ベクトル変換器Ｃ３に入力
し、演算終了後にセレクタＳを切り換えて各レジスタＤ
の出力を指数−ベクトル変換器Ｃ８に順次入力するよう
にして、この指数−ベクトル変換器Ｃ３の出力端から商
多項式Ｑ　（Ｘ）あるいは剰余多項式Ｒ（Ｘ）の各項の
係数がベクトルで出力される。

第５図は、上記第３図について説明した多項式除算回路
を、時分割で使用される１つの加算器Ｅ′と１つの乗算
係数器ＫＡ　’とによって構成したものであり、ベクト
ル−指数変換器Ｃｖの出力と各レジスタＯＳ−＋〜Ｄｏ
の出力を選択的に加算器Ｅ′に出力するセレクタＳ′と
、加算器Ｅ′の出力を上記各レジスタＤ、−１〜Ｄ０に
選択的に出力するデマルチプレクサＤＭを備え、除算係
数器Ｋｖ　’の出力に除多項式の係数の指数を加算する
上記乗算係数器ＫＡ　’には、前記乗算処理ユニットと
して対応する各レジスタＤ、−１〜Ｄ０がデマルチプレ
クサＤＭによって選択されるときに、対応する除多項式
の係数の指数がランダムアクセスメモリＭから出力され
て設定されるように構成したものである。

このランダムアクセスメモリＭおよび除算係数器Ｋｖ′
に接続されたレジスタＲｅ／には、図示しないマイクロ
プロセッサ等から出力される除多項式の各項の係数の指
数が書き込まれ、ランダムアクセスメモリＭに書き込ま
れた除多項式の最高次以外の項の係数の指数は、前記の
ように時分割に読み出されて乗算係数器ＫＡ’に出力さ
れ、レジスタＲ１′に書き込まれた除多項式の最高次の
項の係数の指数は除算係数器に、／に出力されて設定さ
れる。

この回路では、例えば、第１図について説明した商多項
式Ｑ　（Ｘ）の最高次の項の係数ｑ。−８を出力する場
合、レジスタＤ、−３から被除算多項式ｆ　（ｘ）の最
高次の項の係数ｆ、の指数を除算係数器Ｋｖ　’に出力
し、この除算係数器Ｋｖ′からの出力を乗算係数器ＫＡ
　’に入力する。このときセレクタＳ′およびデマルチ
プレクサＤＭによりレジスタＤ、−２の出力端とレジス
タＤ、−１の入力端とを加算器Ｅ′を介して導通すると
同時に乗算係数器ＫＡ　’にランダムアクセスメモリＭ
から除多項式の最高次の次の項の係数ｇ、−１の指数を
出力し、この乗算係数器ＫＡ′によって除算係数器Ｋｖ
　’が出力する指数と係数ｇ、−９の指数の加算を行い
、この加算値とレジスタＤ、−２の出力する指数の加算
値を加算器Ｅ′から出力してレジスタＤ、−１に保持す
る。

この動作を各レジスタＤ、−８〜Ｄｏ間についてレジス
タＤｏに向かって行うようにすれば、商多項式の最高次
の係数ｑ。−１の指数は除算係数器に、′からセレクタ
Ｓ′を介して指数−ベクトル変換器Ｃ３に入力されてこ
の指数−ベクトル変換器Ｃ５から商多項式Ｑ　（Ｘ）の
最高次の係数Ｑｈ−ｓが出力されるとともにさらにレジ
スタＤ０〜Ｄ、−１にはそのときの余りの多項式の係数
が指数として保持される。

以上の動作を必要なだけ繰り返し、演算終了後に各レジ
スタＤ、−１〜Ｄ０をセレクタＳ′によって順次選択し
てレジスタの内容を指数−ベクトル変換器Ｃ８に供給す
るようにすれば、商多項式Ｑ（Ｘ）および剰余多項式Ｒ
（Ｘ）の各項の係数がベクトルで出力される。

第６図と第７図は、前記第１図および第３図について説
明したそれぞれの多項式除算回路と同様の機能を備え、
スイッチ回路Ｓｖによって必要なだけの乗算処理ユニッ
トを縦続接続すると共に被除算多項式を入力する位置を
選択できるようにして除多項式ｇ　（ｘ）の次数を可変
にできるようにした多項式除算回路をそれぞれ示す図で
ある。

すなわち、本発明の多項式除算回路は、乗算処理ユニッ
トを除多項式の項数より１だけ少ない数、すなわち除多
項式の次数で縦続接続するようにし、さらに除多項式の
係数を可変にするようにしたので上記のようにスイッチ
回路Ｓｗによって所望の次数の除多項式についての多項
式除算回路を構成できる。

例えば、第６図において、を次（ｔ＜ｅ）の除多項式に
よって除算を行う場合は、スイッチ回路Ｓｖに次数ｔを
入力し、乗算処理ユニッ）Ｕ、−。

からの入力線ｌ。と除算係数器Ｋｖへの出力線０゜、乗
算処理ユニットＬｌ−２からの入力線！、−１と乗算処
理ユニッ）Ｕ−＋への出力線０．−２等を順次接続して
乗算処理ユニッ）Ｕ、−ｔからの入力線１ｅ−ｔ。１と
乗算処理ユニッ）　ＬＬ−ｔ＋＋への出力線０゜−２，
１とを接続し、被除算多項式ｆ　（ｘ）をスイッチ回路
Ｓｗの出力線０１−５から乗算処理ユニットＵ、、に入
力するようにして除算を行う。なお、このとき除多項式
の係数は除算係数器Ｋｖから各乗算係数器ＫＡの順に設
定するようにする。

第７図の回路は第６図の回路の除算を指数によって行う
ようにしたものであり、入力側と出力側にベクトル−指
数変換器Ｃｖおよび指数−ベクトル変換器Ｃ３をそれぞ
れ備えるようにしたもので、この回路の動作は第６図お
よび第３図についての説明かられかるように格別の説明
を要しないであろう。

前記第５図について説明した回路は、指数によって演算
を行ない、加算器および乗算係数器をそれぞれ１つにし
て時分割で動作するようにしたものであるが、このよう
な回路に上記第６図あるいは第７図について説明したよ
うな除多項式ｇ　（ｘ）の次数を可変にできる機能をさ
らに付加した多項式除算回路を第８図に示す。

第８図において、第１のセレクタＳＩとデマルチプレク
サＤＭは共に同期してそれぞれの人出力線の接続を行い
、前記第３図の各乗算処理ユニットに対応して隣接する
レジスタ０間を後述第２のセレクタＳ２および加算器Ｅ
′を介して時分割に順次接続するものである。また、こ
の第１のセレクタＳＩおよびデマルチプレクサＤＭに印
加される第１のセレクト信号によって、時分割に縦続接
続するレジスタの個数、すなわち、除多項式の次数が設
定され、同時にランダムアクセスメモリＭから予め書き
込まれた除多項式の係数が読み出されて乗算器ＫＡ　’
に出力される。

第２のセレクタＳ２は、第２のセレクト信号が印加され
て第１のセレクタＳ、の出力と、ベクトル−指数変換器
Ｃ７から出力される被除算多項式の係数の指数とを選択
的に加算器Ｅ′に出力し、上記時分割に縦続接続される
レジスタＤの初段のレジスタの入力端がデマルチプレク
サＤＭで選択されたときに被除算多項式の係数の指数が
加算器Ｅ′に出力され、それ以外のときは、第１のセレ
クタＳＩと加算器Ｅ′とを接続して演算が行われるよう
にする。

なお、この多項式除算回路は上記のように構成すること
により、前記第５図〜第６図について説明したと同様に
除算が行われることは明らかであろう。

以上説明した実施例で、第３図、第５図、第７図および
第８図に示した指数の演算による多項式除算回路におけ
る加算器Ｅ′は、前記第４図（Ｃ）について説明したよ
うに、２つの指数−ベクトル変換回路３０．　、３０２
と１つのベクトル−指数変換回路４０およびｍ個のＥＯ
Ｒ回路ＥＸＩ〜Ｅ　Ｘ　＠とによって構成したものであ
るが、第９図に示すように１つの減算回路５０．１つの
り一ドオンリメモリ６０および１つの加算回路７０によ
って構成することができる。

減算回路５０は入力される２つの指数のモデュロ（２ｍ
−１）の減算をおこなって減算値をリードオンリメモリ
６０に出力し、このリードオンリメモリ６０は入力され
る値にのＺｅｃｈ関数の値Ｚ（９）＝ｔを出力する。こ
のリードオンリメモリ６０の出力値と上記減算回路５０
で行った減算の減数とを加算回路７０でモデュロ（２ｍ
−１）の加算を行うと、その加算値は、減算回路５０に
入力した２つの指数に対応する２つの係数のＣＦ　（２
１）上の加算による加算値のべき表現の指数となる。

すなわち、上記Ｚｅｃｈ関数Ｚ（資）は、αｚ（ｋ）＝
αｋ　＋　１ によって定義される関数であり、たとえば、２つの係数
α１とαｊのＧＦ（２，”）上の加算を行い、その加算
値αｐの指数ｐを求める場合を以下の式で説明すると、 α２＝α１＋α」＝（αｌ−Ｊ＋ｌ）α」＝αＺ（１−
Ｊ）す 、°、　　ｐ＝Ｚ（ｉ−ｊ）＋ｊ となり、２つの係数の加算値の指数は、２つの係数の各
指数の減算値に対応する上記Ｚｅｃｈ関数の値と、上記
各指数の減算値を得るための減数とを加算することによ
って求めることができる。

したがって、第４図（Ｃ）に示した加算器では変換テー
ブルが３つ必要であるが、この第９図に示した加算器は
リードオンリメモリ６０すなわち変換テーブルを１つ備
えるだけで実現できる。

〔効　果〕

本発明によれば、拡張ガロア体ＧＦ（２’″〉上の数を
係数および変数とする多項式ｆ　（ｘ）およびｇ（Ｘ）
において、ｆ　（Ｘ）　／　ｇ　（Ｘ）の演算を行って
商多項式Ｑ　（Ｘ）および剰余多項式Ｒ（Ｘ）を高速で
求めることができると共に除多項式ｇ　（ｘ）の係数を
可変にした多項式除算回路を得ることができる。

また、上記のように除多項式ｇ　（ｘ）の係数を可変に
するようにしたので、実施例に示したように、除多項式
の次数をも可変にした多項式除算回路を得ることができ
る。

【図面の簡単な説明】

第１図はベクトルで演算を行なう本発明の実施例を示す
図、第２図はベクトルで演算を行なう回路の乗算係数器
および除算係数器の一例を示す図、第３図は指数で演算
を行なう本発明の実施例を示す図、第４図は指数で演算
を行なう回路の除算係数器、乗算係数器および加算器を
示す図、第５図は指数による演算をレジスタを時分割に
選択して行う本発明の実施例を示す図、第６図はベクト
ルによる演算を行ない除多項式の次数を可変にした本発
明の実施例を示す図、第７図は指数で演算を行ない除多
項式の次数を可変にした本発明の実施例を示す図、第８
図は指数による演算をレジスタを時分割に選択して行な
い除多項式の次数を可変にした本発明の実施例を示す図
、第９図は指数で演算を行なう回路の加算器の他の実施
例を示す図、第１０図は従来の除算回路を示す図である
。 ｕ、ｕ’は乗算処理ユニット、Ｋｖ　Ｉ　Ｋｖ　’は除
算係数器、Ｒはレジスタ、Ｃｖはベクトル−指数変換器
、Ｃｓは指数−ベクトル変換器である。

Claims (6)

【特許請求の範囲】
1. （１）元の数が２＾ｍ個である拡張ガロア体の元のベク
   トル表現の並列ビット数の入力に対応する排他的論理和
   回路（Ｅ）と遅延ラッチ（Ｒ＿ａ）とからなる組と設定
   された係数を商多項式の係数に乗じて上記排他的論理和
   回路にそれぞれ供給する乗算係数器（Ｋ＿Ａ）とからな
   る複数の乗算処理ユニット（Ｕ＿０、Ｕ＿１・・・・・
   ・Ｕ＿ｅ＿−＿１）を除多項式の項数より１少ない数だ
   け縦続接続するとともに、設定された係数で最終段の乗
   算処理ユニットの出力を除算して商多項式の係数として
   順次出力する除算係数器（Ｋ＿Ｖ）を備え、この除算係
   数器に除多項式の最高次の項の係数を出力するレジスタ
   （Ｒ＿ｅ）と上記各乗算係数器に除多項式の最高次より
   低次の対応する各項の係数を出力するレジスタ（Ｒ＿０
   、Ｒ＿１、・・・・・・Ｒ＿ｅ＿−＿１）とを備えるこ
   とを特徴とする拡張ガロア体上の多項式除算回路。
2. （２）被除算多項式の係数を入力する初段の乗算処理ユ
   ニットを切換選択して除算を行うことを特徴とする特許
   請求の範囲第１項記載の拡張ガロア体上の多項式除算回
   路。
3. （３）元の数が２＾ｍ個である拡張ガロア体の元のベク
   トル表現の並列ビット数の入力により、そのベクトル表
   現に対応するべき表現の指数を出力するベクトル−指数
   変換器（Ｃ＿ｖ）を有し、入力される２つの指数をモデ
   ュロ（２＾ｍ−１）で加算する加算器（Ｅ′）とレジス
   タ（Ｄ）とからなる組と入力される指数に対応する係数
   に、設定された指数に対応する係数を乗じて得られる係
   数の指数を上記加算器に供給する乗算係数器（Ｋ＿Ａ′
   ）とからなる複数の乗算処理ユニット（Ｕ０′、Ｕ＿１
   ′・・・・・・Ｕ＿ｅ＿−＿１′）を除多項式の項数よ
   り１つ少ない数だけ縦続接続するとともに、上記ベクト
   ル−指数変換器の出力を初段の乗算処理ユニットに入力
   し、前段の乗算処理ユニットのレジスタから入力される
   指数に対応する係を、設定された指数に対応する係数で
   除算をして得られる係数の指数を上記各乗算係数器に出
   力する除算係数器（Ｋ＿ｖ′）とを備え、この除算係数
   器が出力する指数を対応するベクトル表現に変換して出
   力する指数−ベクトル変換器（Ｃ＿ｓ）を有し、上記除
   算係数器に設定する除多項式の最高次の項の係数の指数
   を出力するレジスタ（Ｒｅ′）と上記各乗算係数器に設
   定する除多項式の最高次より低次の対応する各項の係数
   の指数を出力するレジスタ（Ｒ＿０′、Ｒ＿１′・・・
   ・・・Ｒ＿ｅ＿−＿１′）とを備えることを特徴とする
   拡張ガロア体上の多項式除算回路。
4. （４）上記乗算処理ユニットの各レジスタの出力を時分
   割に選択して１つの加算器（Ｅ′）に入力し、この加算
   器の出力を上記乗算処理ユニットの各レジスタに時分割
   に選択して出力し、１つの乗算係数器（Ｋ＿Ａ′）によ
   って、除算係数器から出力される指数に対応する係数に
   、設定される指数に対応する係数を乗じて得られる指数
   を上記加算器に出力し、書込み読出しの可能なメモリに
   書き込まれた指数を時分割に上記乗算係数器に出力する
   ことにより、時分割処理で多項式の除算を行うことを特
   徴とする特許請求の範囲第３項記載の拡張ガロア体上の
   多項式除算回路。
5. （５）加算器が、入力される２つの数のモデュロ（２＾
   ｍ−１）の減算値を出力する減算回路（５０）と、この
   減算回路の出力する減算値に対応するＺｅｃｈ関数の値
   を出力する不揮発性メモリ（６０）と、この不揮発性メ
   モリの出力する値と上記減算回路で行う減算の減数との
   モデュロ（２＾ｍ−１）の加算値を出力する加算回路（
   ７０）によって構成されたものであることを特徴とする
   特許請求の範囲第３項ないし第４項記載の拡張ガロア体
   上の多項式除算回路。
6. （６）被除算多項式の係数の指数を入力する初段の乗算
   処理ユニットを切換選択して除算を行うことを特徴とす
   る特許請求の範囲第３項ないし第５項記載の拡張ガロア
   体上の多項式除算回路。