KR930001654B1

KR930001654B1 - 반도체 메모리 집적회로

Info

Publication number: KR930001654B1
Application number: KR1019890019413A
Authority: KR
Inventors: 마코토 요시자와; 다다시 마루야마
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치; 도시바 마이크로일렉트로닉스 가부시키가이샤; 다케다이 마사다카
Priority date: 1988-12-24
Filing date: 1989-12-23
Publication date: 1993-03-08
Also published as: JPH0793022B2; DE68915136D1; EP0376065A3; KR900011012A; EP0376065B1; EP0376065A2; US5065361A; JPH02172099A; DE68915136T2

Abstract

내용 없음.

Description

반도체 메모리 집적회로

제1도는 본 발명의 제1실시예에 따른 구성의 회로도.

제2도는 본 발명의 제2실시예에 따른 구성의 회로도.

제3도는 본 발명의 제3실시예에 따른 구성의 회로도.

제4도는 본 발명의 제4실시예에 따른 구성의 회로도.

제5도는 EEPROM의 요부 구성을 나타낸 회로도.

제6도는 제4도에서 도시된 회로중 일부의 구체적인 구성을 나타낸 회로도.

제7도는 종래의 EEPROM의 요부 구성을 나타낸 회로도.

제8도는 제7도에서 도시된 회로중 일부의 구체적인 구성을 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

11, 21, 25 : P챈널 MOS트랜지스터 12, 22 : N챈널 MOS트랜지스터

13, 23 : 인버터회로

14, 16, 24, 26 : 디플리션형 N챈널 MOS트랜지스터

15, 27 : 전원단자

[산업상의 이용분야]

본 발명은 각기 다른 전원전압이 선택적으로 공급되는 반도체메모리 집적회로에 관한 것이다.

[종래의 기술 및 그 문제점]

불휘발성 메모리등에서는 데이터의 기록시에 소정의 기억(記憶 Cell)의 게이트나 드레인이 접속되는 디코드라인(Decode line)에 고전압이 공급된다고 알려져 있는 바, 제7도는 불휘발성 메모리로 알려진 종래의 EEPROM(Electrically Erasable Programmable ROM)의 주요구성을 나타낸 회로도로서, 상기한 고전압 공급동작을 설명하면 다음과 같다.

제어회로(51)에 공급되는 칩이네이블신호(CE)에 의해 제7도의 회로는 동작모우드로 되고, 이런 동작모우드의 가간중에 상기 제어회로(51)에 공급되는 기록신호(WR)에 의해 기록동작이 실행된다. 우선, 입력된 어드레스신호(Adr)는 디코더부(52; Decoder 部)에 의해 디코드되어 1개의 디코드라인(53)이 선택되고, 이로써 메모리 셀 매트릭스(54)중 1개의 셀행(55; Cell行)을 매개하여 1개의 챠지펌프회로(56; Charge Pump 回路)가 동작한다. 그 결과, 고전압발생회로(57)로 부터의 고전압이 상기 챠지펌프회로(56)를 통해 선택된 디코드라인(53)에 공급된다. 이러한 챠지펌프회로(56) 및 고전압발생회로(57)는 예컨대 제어회로(51)로 부터의 클록신호(CK1, CK2)에 의해 동작하도록 되어 있다.

제8도는 상기 제7도에 도시된 구성요소중 챠지펌프회로(56)의구체적인 구성을 나타낸 회로도로서, 이 챠지펌프회로(56)는 디코드라인(53)에 N챈널 MOS트랜지스터(61)의 게이트가 접속된 구성으로 되어 있다. 그리고 N챈널 MOS트랜지스터(61)의 드레인에는 고전압발생회로(57)로 부터의 고전압 Vpp가 공급되도록 되어 있고, N챈널 MOS트랜지스터(61)의 게이트·소오스간에는 N챈널 MOS트랜지스터(62)의 소오스 및 드레인과 단락되어 콘덴서(63)를 매개로 클록신호(CK1)를 공급받도록 되어 있는 바, 상기 클록신호(CK1)는 칩이네이블신호(CE)가 발생되고 있는 동작모우드의 기간에 항상 일정한 타이밍으로 공급되는 것이다.

상기한 구성의 챠지펌프회로(56)를 이용하면, 우선, 선택 상태인 디코드라인에 있어서 디코드부(52)에 의해 1개의 디코드라인(53)에 예컨대 5V가 공급되고, 이 전압은 셀행(55)을 통해 챠지펌프회로(56)에 있는 트랜지스터(61)의 게이트에 입력된다. 그러면 트랜지스터(61)은 턴온되고, 드레인에 공급되고 있는 고전압 Vpp가 그 소오소에 전달되어 트랜지스터(61)의 게이트입력전압과 거의 동등한 전압인 5V가 트랜지스터(62)의 게이트와 드레인 및 콘덴서(63)에 공급된다. 이렇게 공급된 전압을 0∼5V의 진폭으로 부여되는 클록신호(CK1)에 의한 펌핑 동작으로 상승시킨다. 이렇게 승압된 전압은 트랜지스터(62)를 매개해서 트랜지스터(61)의 게이트라인으로 공급된다. 이리 하여 트랜지스터(61)의 게이트전압의 상승분이 다시 트랜지스터(62)의 게이트와 드레인 및 콘덴서(63)에 공급된다. 이러한 일련의 동작을 통하여, 최종적으로 트랜지스터(61)의 게이트, 즉 선택된 디코드라인(53)에는 고전압발생회로(57)에서 얻어지는 전압 Vpp와 클록(CK1)의 펌핑에 의한 증가전압 α의 합전압(合電壓)이 공급된다. 이로써, 선택된 디코드라인(53)에 대응되는 셀행(55)에 충분한 전압을 공급하게 된다.

한편, 비선택상태인 디코드라인에 있어서는 디코더부(52)가 디코드라인(53)에 OV를 공급하므로 챠지펌프회로(56)의 트랜지스터(61)는 턴오프되지만, 상술한 클록(CK1)은 선택·비선택에 관계없이 항상 일정한 타이밍으로 챠지펌프회로(56)에 공급되기 때문에 그 클록변화에 의해 콘덴서(63)를 매개로 펌핑동작이 실행되어 트랜지스터(62)의 게이트와 드레인에 미소전압이 공급되고, 이로 인하여 트랜지스터(62)를 매개해서 트랜지스터(61)의 게이트에 미소전압이 공급되므로 트랜지스터(61)는 턴온되는 방향으로 동작해버린다. 그러면, 고전압발생회로(57)로 부터의 고전압 Vpp는 트랜지스터(61)의 게이트전압에 따라 트랜지스터(62)의 게이트와 드레인 및 콘덴서(63)에 공급되고, 더욱이 콘덴서(63)는 클록(CK1)으로 펌핑됨으로써 트랜지스터(61)의 게이트전압을 상승시킨다. 따라서 비선택상태임에도 불구하고 트랜지스터(61, 62)를 통해 고전압발생회로(57)와 디코드라인(53)간에 전류경로가 생성된다. 그 결과, 고전압 발생회로(57)에서 발생되는 고전압이 강하되어 선택상태에 놓여있는 디코드라인(53)에 대한 고전압 Vpp의 공급이 불충분해질 우려가 있다. 또한, 상기 고전압발생회로(57)는 집적회로상에 형성되어 있으므로 그 전류용량이 작다. 따라서, 상기한 전류경로가 생기면 고전압을 발생시킬 수 없게 된다.

그런데, 제8도에 나타낸 챠지펌프회로(56)는 N챈널 MOS트랜지스터로 구성되어 있으므로, 통상의 동작에서는 게이트·소오스간 전압 Vgs가 그 드레숄드전압 Vth를 넘으면 턴온된다. 그러나 소오스의 전압원이 Vpp로서 높으므로 실제로 트랜지스터(61)의 드레숄드전압 Vth는 백게이트효과(Back gate 效果)때문에 상승하여, 턴온되는 조건은 다음식으로 주어진다.

(단, β는 백게이트효과에 의한 Vth의 증가분임)

그결과, 트랜지스터(61)는 고전압을 소오스측에 인가하려고 하면 할수록 턴온되기 어렵게 된다. 이때문에 저전압으로 동작시키려 한다면, 펌핑(클록)동작도 저전압으로 동작하게 되고, 따라서 클록(CK1)에 의한 콘덴서(63)로의 충전전압이 저하되므로, 트랜지스터(62)의 게이트·소오스간 전압 Vgs의 증가분이 작아진다. 그결과, 트랜지스터(62)를 턴온시키지 못하게 되고 선택된 디코드라인(53)은 어떤 전압으로 포화되어 버려서 선택된 디코드라인(53)으로 고전압을 충분하게 공급할 수 없게 된다.

상기한 것처럼, 종래에는 각 챠지펌프회로의 펌핑동작이 비선택 라인상에 있어서 정상적인 전류손실을 초래한다. 또한, 선택라인의 전압이 저전압으로 챠지펌프회로에 공급된 경우, 챠지펌프회로에서의 펌핑동작은 저전압임으로 인하여 그 동작이 불충분하게 된다. 이때문에 고전압발생회로로 부터의 고전압이 선택된 라인에 충분히 공급되지 않게 되어 동작특성이 나빠진다는 문제점이 있다.

[발명의 목적]

본 발명은 상기한 사정을 고려하여 발명된 것으로서, 그 목적은 정상적인 전류를 방지하여 저전압에서도 동작할 수 있도록 신뢰성이 높아진 반도체메모리 집적회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 반도체메모리 집적회로는, 디코더부(Decoder 部) 및 메모리 셀 매트릭스와, 상기 디코더부와 메모리 셀 매트릭스간에 설치되어 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼를 구비하고, 상기 디코드출력버퍼는 상기 디코더부의 출력을 반전시키는 인버터회로와 이 인버터회로의 출력단에 일단이 접속되고 게이트에 제어신호가 공급되는 디플리션형 제1MOS트랜지스터, 일단이 상기 제1 혹은 제2전원전압이 공급되는 노오드에 접속되고 게이트가 상기 제1트랜지스터의 타단에 접속된 디플리션형 제2MOS트랜지스터, 일단이 상기 제2MOS트랜지스터의 타단에 접속되고 타단이 상기 제1MOS트랜지스터의 타단에 각각 접속되며 게이트에 상기 디코더부의 출력이 공급되는 제3MOS트랜지스터로 구성되어 있다.

[작용]

상기한 구성에 의하면, 챠지펌프회로를 이용하지 않고 그 대신에 디코더부와 메모리 셀 매트릭스간에 인버터회로구성의 디코드출력버퍼를 설치하게 된다. 이러한 디코드출력버퍼의 전원으로서는 필요에 따라 통상의 독출용 전압이나 기록용 전압이 인가되도록 되어 있다. 그리고 비선택상태인 디코드라인에는 전원전압이 인가되어 디코드출력버퍼내의 인버터회로에 의해 반전출력되는 한편, 디플리션형 MOS트랜지스터에 의해 전원 전압노오드가 그 드레숄드전압만큼 충전된다. 한편, 선택상태인 디코드라인에는 기준전압이 인가되고, 디코드출력버퍼내의 인버터회로는 디플리션형 MOS트랜지스터에 의해 전원전압 공급노오드의 충전전압분으로 반전출력하며 더욱이 소망하는 공급전압까지 출력을 상승시킨다. 이로써 비선택상태인 디코드라인과 선택상태인 디코드라인간에는 정상적인 전류가 없어진다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.

제1도∼제4도는 각각 본 발명에 따른 반도체메모리 집적회로의 제1, 제2, 제3, 제4실시예를 나타낸 것으로서, 이들 회로는 제5도와 같은 구성의 EEPROM에 조립되는 디코드출력버퍼의 구체적인 회로에 해당한다.

우선, 제5도의 EEPROM 회로에 대해 설명한다.

제어회로(35)에 공급되는 칩이네이블신호(CE)에 의해 이 회로는 동작모우드로 되는 바, 이러한 동작모우드기간에는 제어회로(35)에 공급되는 기록신호(WR)에 의해 기록동작이 실행된다. 우선, 입력된 어드레스신호(Adr)는 디코더부(31)에 의해 디코드되어 디코드출력버퍼(32)에 입력되도록 되어 있다. 이러한 디코드 출력버퍼(32)에는 절환제어회로(33)에 의해 고전압발생회로(34)로 부터의 고전압, Vpp, 또는 외부로 부터 제어회로(35)를 거쳐 공급되는 통상의 전원전압 Vcc중 어느것인가가 전원전압으로서 공급되도록 되어 있다. 그리고 각 디코드출력버퍼(32)로 부터의 출력전압은 디코드라인(36; Decode line)을 거쳐 메모리 셀 매트릭스(37)의 셀행(38; Cell行)에 공급된다.

또한, 고전압발생회로(34)는 제6도에 도시한 것처럼 게이트·드레인간이 단락된 복수의 N챈널 MOS트랜지스터(41)가 직렬로 접속된 구성으로 되어 있다. 이 직렬접속구성에서 한쪽단의 트랜지스터에서는 그 드레인이 전원단자로 되어 Vcc를 공급받고 있다. 또한, 다음단의 트랜지스터(41)로 부터는, 게이트에 각각 콘덴서(45)를 통해 클록신호(CK)와 상보적인 클록신호

가 공급되는 트랜지스터(41)가 교대로 배열되어 있다. 이러한 클록신호(CK,

)에 의해 콘덴서(45)가 반복해서 충방전되고, 트랜지스터(41)가 차례차례로 출력측인 직렬접속구성의 다른쪽단 방향으로 전위를 높이면서 턴온되어 감으로써 전원전압 Vcc가 상승되며, 최종적으로 트랜지스터(41)의 출력측 직렬접속단으로 부터 고전압 Vpp가 출력되게 된다. 한편, 상기 클록신호(CK)는 EEPROM의 칩이네이블신호(CE)가 발생되고 있는 동작모우드의 기간중에 항상 일정한 타이밍으로 공급되는 것이다.

제1도는 본 발명의 제1실시예에 따른 구성을 나타낸 회로도로서, 이 실시예에서 디코드출력버퍼는 P챈널 MOS트랜지스터 및 N챈널 MOS트랜지스터(11, 12)의 공통게이트를 입력단(In)으로 하고 공통드레인을 출력단(Out)으로 한 CMOS인버터회로(13)와, 게이트가 CMOS인버터회로(13)의 출력단에 접속되고 소오스가 CMOS인버터회로(13)의 트랜지스터(11)의 소오스에 접속된 디플리션형(Depletion 型) N챈널 MOS트랜지스터(14)로 구성되어 있다. 이 트랜지스터(14)의 드레인이 접속된 전원단자(15)에는 제5도에 도시한 절환제어회로(33)로 부터의 출력, 즉 전압 Vcc 혹은 Vpp가 인가된다. 또한, 트랜지스터(12)의 소오스는 기준전압 Vss에 접속되어 있다.

다음에는 상기 제1도에 도시된 실시예회로의 동작을 제5도에 도시된 회로를 참조해서 설명한다.

지금, 전원단자(15)에 전원전압 Vcc, 예컨대 5V가 인가된다고 하자. 우선, 디코더부(31)에 대응되는 출력이 비선택상태로 되어 있는 경우, 디코드출력은 5V로 되어 입력단(In)에는 5V가 공급된다. 이로써 트랜지스터(12)가 턴온되어 출력단(Out)에는 0V가 출력된다. 또한, 트랜지스터(14)의 드레인에는 단자(15)에 인가되고 있는 5V의 전압이 인가되고 있기 때문에, 이 트랜지스터(14)의 드레숄드전압의 절대치가 5V 이하인 경우에 트랜지스터(11)와의 접속노오드(A)를 그 드레숄드전압의 절대치분까지 충전시키면 트랜지스터(14)는 컷 오프된다. 그리고 게이트에 5V가 인가되고 있는 트랜지스터(11)도 노오드(A)가 트랜지스터(14)의 절대치분으로 되어 있으므로 턴오프상태로 된다. 그 결과, 제5도에 있어서 비선택상태인 디코드라인(36)에 접속되어 있는 셀행(38)에는 0V가 공급된다.

한편, 디코더부(31)의 대응출력이 선택상태로 된 경우, 디코드출력은 0V로 되어 입력단(In)에는 0V가 공급된다. 이로써 트랜지스터(12)는 턴오프된다. 또한 노오드(A)에는 트랜지스터(14)의 드레숄드전압의 절대치분에 해당하는 전압이 충전되어 있으므로, 트랜지스터(11)는 미리 턴온되어 있다. 이로써 출력단(Out)에는 트랜지스터(14)의 드레숄드전압의 절대치분에 해당하는 전압이 출력된다. 이 전압은 트랜지스터(14)의 게이트로 궤환되어 노오드(A)의 전위는 트랜지스터(14)의 게이트전압분만큼 더 상승된다. 그리고, 최종적으로는 전원단자(15)에 인가된 5V가 출력단(Out)으로 출력된다. 그 결과, 제5도에 있어서 선택된 디코드라인(36)에 접속되어 있는 셀행(38)에는 5V가 출력된다.

상기한 것과 달리, 전원단자(15)에 고전압 Vpp, 예컨대 20V가 인가된다고 하자, 우선, 디코드출력이 5V의 비선택상태인때, 트랜지스터(12)가 턴온되어 출력단(Out)에는 0V가 출력된다. 그리고 게이트에 0V가 인가된 트랜지스터(14)는 상기 노오드(A)를 그 드레숄드전압의 절대치분까지 충전시키면 컷 오프된다. 또한, 게이트에 5V가 인가되고 있는 트랜지스터(11)도 그 노오드(A)의 전위가 트랜지스터(14)의 드레숄드전압의 절대치분으로 되어 있으므로 턴오프된다. 그 결과, 제5도에 있어서 비선택상태인 디코드라인(36)에 접속되어 있는 셀행(38)에는 0V가 공급된다.

한편, 디코드출력이 0V로서, 비선택상태인 때에는 트랜지스터(12)가 턴오프된다. 또한, 노오드(A)에는 트랜지스터(14)의 드레숄드전압의 절대치에 해당하는 전압이 충전되어 있으므로, 트랜지스터(11)는 턴온된다. 이로써 출력단(Out)에는 트랜지스터(14)의 드레숄드전압의 절대치분의 전압이 출력된다. 이 전압은 트랜지스터(14)의 게이트로 궤환되어 노오드(A)의 전압은 트랜지스터(14)의 게이트전압분만큼 상승된다. 그리고 최종적으로는 단자(15)에 인가된 20V의 전압이 출력단(Out)으로 출력된다. 그 결과, 선택된 디코드라인(36)에 접속되어 있는 셀행(38)에는 20V가 공급된다.

이상에서 설명한 것처럼, 상기한 구성의 회로에서는 디코더부(31)의 선택라인은 0V로, 비선택라인은 5V로 고정되어 있고, 종래의 챠지펌프회로를 이용하는 경우처럼 펌핑동작에 의해 전압이 순차적으로 상승하는 일은 없기 때문에, 전원단자(15)에 인가되는 전압에 관계없이 비선택상태인 디코드라인에서는 노오드(A)를 단자(15)에 인가된 전압으로 충전시키는 전류와 출력단(Out)을 트랜지스터(12)로 방전시키는 전류밖에 흐르지 않는다. 또한, 선택상태인 디코드라인에서는 트랜지스터(12)가 턴오프되어 있으므로 트랜지스터(14, 11)를 통해 출력단(Out)을 충전시키는 전류만이 흐른다. 따라서 전원단자(15)에 인가된 전압에는 정상적인 전류손실이 없고 소망하는 셀행으로 안정된 전압을 공급할 수 있게 된다.

제2도는 본 발명의 제2실시예에 따른 구성을 나타낸 회로도로서, 상기 제1의 회로에서는 입력단(In)에 0V가 공급되어 트랜지스터(11)가 턴온되어 미리 노오드(A)에 충전되어 있는 트랜지스터(14)의 드레숄드전압으로 출력단(Out)을 충전시키도록 하고 있다. 그후, 이 전압을 궤환시킴으로써 출력단(Out)을 단자(15)에 인가된 전압으로 충전시키고 있기 때문에 궤환에 의한 신호의 지연이 생긴다. 이에 본 제2실시예에서는 그러한 초기상태에서의 궤환시간에 의한 출력단(Out)의 신호지연을 최소한으로 하기 위해, 전원전압 Vcc의 5V와 노오드(A)의 사이에 디플리션형 N챈널 MOS트랜지스터(16)을 접속시켰다. 이 디플리션형 N챈널 MOS트랜지스터(16)의 게이트에는 비선택시에, 결국 입력단(In)에 5V가 공급되고 있는 때에 턴온되도록 하는 제어신호가 입력되어 노오드(A)가 5V로 충전된다. 이로써, 상기 제1도에 도시된 회로보다도 출력단(Out)의 전위를 고속으로 설정할 수 있게 된다.

제3도는 본 발명의 제3실시예에 따른 구성의 회로도로서, 상기한 것과 마찬가지로 제5도에 도시된 회로중 디코드출력버퍼(32)의 구성을 나타낸 회로도이다. 이 실시예에서 입력단(In)은 P챈널 MOS트랜지스터 및 N챈널 MOS트랜지스터(21, 22)로 이루어진 인버터회로(23)의 공통게이트에 접속되어 있다. 또한, 상기 인버터회로(23)내의 트랜지스터(21)의 소오스는 전원 전압 Vcc에 접속되어 있고, 트랜지스터(22)의 소오스는 기준전압 Vss에 접속되어 있다. 그리고 상기 인버터회로(23)의 공통드레인은 제어신호(S)가 게이트에 입력되는 디플리션형 N챈널 MOS트랜지스터(24)의 소오스·드레인간을 매개해서 출력단(Out)에 접속되어 있다.

상기 제어신호(S)는 제5도의 절환제어회로(33)에도 공급되고 있는 바, 이 신호(S)에 기초하여 디코드출력버퍼(32)에 대한 공급전압의 절환제어가 실행되도록 되어 있다. 또한, 인버터회로(23)의 공통게이트에는 드레인이 출력단(Out)에 접속된 P챈널 MOS트랜지스터(25)의 게이트가 접속되어 있다. 그리고 출력단(Out)에는 N챈널 MOS트랜지스터(26)의 게이트가 접속되어 있다. 이 트랜지스터(26)의 소오스는 트랜지스터(25)의 소오스에, 드레인은 전원단자(27)에 각각 접속되어 있고, 상기 전원단자(27)에는 제5도에 나타낸 절환제어회로(33)로부터의 출력, 즉 전압 Vcc 혹은 Vpp가 인가된다.

다음에는 상기 실시예의 동작을 설명하겠는 바, 이하에서는 인버터회로(23)에 전원전압 Vcc로서 예컨대 2V를 공급하는 것으로 한다. 또한, 제어신호(S)가 예컨대 "1"레벨(2V)인 때에는 통상동작시의 전원전압 Vcc(2V)가, "0"레벨(0V)인 때에는 기록전압 Vpp(20V)가 단자(27)에 공급되는 것으로 한다.

지금, 상기 제어신호(S)가 2V인때, 제3도에 도시된 절환 제어회로(33)로부터는 2V의 전원전압 Vcc가 출력되어 디코드 출력버퍼(32)의 전원단자(27)에 인가된다. 그러면, 우선 디코더부(31)의 대응출력이 비선택상태로 된 경우, 디코드출력은 2V로 된다. 이로써, 트랜지스터(21)가 턴오프되고 트랜지스터(22)가 턴온된다. 따라서 인버터회로(23)의 출력은 0V로 된다. 그리고 트랜지스터(24)도 턴온상태로 되어 있기 때문에 출력단(Out)도 0V로 된다. 이로써 게이트에 0V가 공급된 트랜지스터(26)가 턴온상태로 된다. 그리고 트랜지스터(26)의 드레숄드전압이 2V이하이기 때문에, 트랜지스터(25)와의 접속노오드(A)를 그 드레숄드전압의 절대치분까지 충전시킨 후 트랜지스터(26)는 컷 오프된다. 그 결과, 비선택시에는 출력단(Out)을 0V로 방전시키기 위한 전류가 트랜지스터(24, 22)를 통해서 기준전압 Vss로 흐를 뿐이기 때문에 단자(27)로부터 트랜지스터(26, 25)를 통해서 흐르는 정상적인 전류는 존재하지 않는다.

한편, 디코더부(31)의 대응출력이 선택상태로 된 경우, 디코드출력은 0V로 된다. 이로써 트랜지스터(22)가 턴오프되고 트랜지스터(21)는 턴온된다. 따라서 인버터회로(23)의 출력은 Vcc전압인 2V로 된다. 그리고 트랜지스터(24)도 턴온상태로 되어 있기 때문에 출력단(Out)도 2V로 된다. 그리고, 게이트에 2V가 공급되어 트랜지스터(26)가 턴온상태로 되고, 트랜지스터(25)도 입력단(In)에 0V가 공급되고 있음으로 인해 턴온상태로 되므로, 전원단자(27)에 인가된 2V가 출력단(Out)으로 출력된다. 이때, 트랜지스터(22)는 턴오프되어 있으므로, 트랜지스터(21)를 통해 Vss로 흐르는 정상전류는 존재하지 않고 출력단(Out)을 충전시키기 위한 전류만이 흐른다.

상기한 경우와 달리, 전원단자(27)에 고전압 Vpp, 예컨대 20V가 인가된다고 하자. 그러면, 우선 비선택상태인 때는 입력단(In)에 2V가 공급된다. 이로써, 트랜지스터(21)가 턴오프되고 트랜지스터(22)가 턴온된다. 따라서 인버터회로(23)의 출력은 0V로 된다. 그리고 게이트에 제어신호(S)의 "0"레벨(0V)이 공급되는 트랜지스터(24)도 턴온상태로 되어 있기 때문에 출력단(Out)도 0V로 되고, 또한 게이트에 0V가 공급된 트랜지스터(26)가 턴온상태로 된다. 이때, 게이트에 입력단(In)으로부터 2V가 공급되고 있는 트랜지스터(25)는 턴오프상태이다. 따라서 노오드(A)를 트랜지스터(26)의 드레숄드전압분만큼 충전시키면 트랜지스터(26)는 컷 오프된다. 그 결과, 전술한 것처럼 비선택시에는 출력단(Out)을 0V로 방전시키기 위한 전류가 트랜지스터(24, 22)를 통해서 기준전압 Vss로 흐르기만 할 뿐이므로, 전원단자(27)로부터 트랜지스터(26, 25)를 거쳐서 흐르는 정상적인 전류는 존재하지 않는다.

한편, 선택상태인 때에는 0V가 입력단(In)에 공급된다. 이로써 트랜지스터(22)가 턴오프되고 트랜지스터(21)는 턴온되므로, 인버터(23)의 출력은 2V로 된다. 그리고 게이트에 제어 신호(S)의 "0"레벨(0V)이 공급된 트랜지스터(24)는 출력단(Out)이 트랜지스터(24)의 드레숄드전압의 절대치분으로 충전되면 컷 오프된다. 또한, 게이트에 출력단(Out)의 전압이 인가되는 트랜지스터(26)는 턴온되어, 그 게이트전압과 트랜지스터(26)의 드레숄드전압의 절대치분을 더한 값을 노오드(A)로 출력한다. 이때, 게이트에 입력단(In)으로부터의 0V가 공급되고 있는 트랜지스터(25)는 턴온상태에 있으므로 노오드(A)의 전압이 출력단(Out)에 출력되고 트랜지스터(26)의 게이트를 통해 궤환된다. 따라서 최종적으로는 전원단자(27)의 고전압 Vpp가 출력된다. 이 경우도 트랜지스터(22, 24)가 컷 오프되어 있으므로 전원단자(27)에 인가된 고전압(Vpp)으로부터의 정상적인 전류는 존재하지 않는다.

제4도는 본 발명의 제4실시예에 따른 구성을 나타낸 회로도인 바, 제3도에 도시된 회로에서는 입력단(In)에 0V가 공급되어 트랜지스터(25)가 턴온되고, 이미 노오드(A)에 충전되어 있는 트랜지스터(26)의 드레숄드전압분으로 출력단(Out)을 충전시키고 있었다. 그후, 이 전압을 궤환시킴으로써 출력단(Out)을 전원단자(27)에 인가된 전압으로 충전시키고 있기 때문에, 궤환에 의한 신호의 지연이 생긴다. 그러나 제4도의 회로에서는 이와 같은 초기상태에 있어서의 궤환시간에 의한 지연을 최소한으로 하기 위해 제3도의 회로에 있어서 전원전압 Vcc와 노오드(A)의 사이에 P챈널 MOS트랜지스터(28)와 LE(low emitter)디플리션형 N챈널 MOS트랜지스터(29)를 직렬로 삽입시킨 구성으로 되어 있다. 상기 트랜지스터(28)의 게이트에는 인버터회로(23)의 출력이 공급되고 트랜지스터(29)의 게이트에는 입력단(In)의 신호가 공급되도록 되어 있다. 이들 트랜지스터(29, 28)는 비선택시에 턴온되어 노오드(A)를 2V로 충전시키도록 작용하는 것이다. 이로써, 상기 제3도에 도시된 회로보다도 출력단(Out)의 전위를 고속으로 설정할 수 있게 된다.

이상에서 설명한 것처럼, 상기 각 실시예에 의하면 전류 손실이 극히 적은 상태에서 독출동작과 기록동작이 이루어지게 된다. 상기 각 실시예에서는 디코드출력버퍼(32)로서 CMOS인버터로 구성된 것을 예로들어 설명했지만, 본 발명은 이에 한정되지 않고,

신호를 반전시키는 구성이라면 어떠한 회로를 사용해도 무방하다. 또한, 어느 실시예에서는 전원전압을 5V로 하고 어느 실시예에서는 2V로 설명했지만, 전원전압은 상기 특정전압에 한정되는 것은 아니다.

[발명의 효과]

이상에서 설명한 바와 같이 본 발명에 의하면, 정상적인 전류를 방지하여 낮은 전압에서의 동작을 가능하게 하고 소비 전력을 절감할 수 있는 반도체메모리 집적회로를 구현할 수 있다.

Claims

디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트릭스 간에 설치되어 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을 반전시키는 인버터회로(13)와, 이 인버터회로(13)의 출력을 반전시키는 인버터회로(13)와, 이 인버터회로(13)의 출력단에 게이트가 접속되고 일단이 상기 제1 혹은 제2전원전압의 공급노오드에 접속됨과 더불어 타단이 상기 인버터회로(13)의 전원전압 공급노오드에 각각 접속된 디플리션형 MOS트랜지스터(14)로 구성된 것을 특징으로 하는 반도체메모리 집적회로.
디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트릭스(37)간에 설치되어 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을 반전시키는 인버터회로(13)와, 이 인버터회로(13)의 출력단에 게이트가 접속되고 일단이 상기 제1 혹은 제2전원전압의 공급노오드에 접속됨과 더불어 타단이 상기 인버터회로(13)의 전원전압 공급노오드에 각각 접속된 디플리션형 제1MOS트랜지스터(14) 및, 일단이 제3전원전압의 공급노오드에 접속되고 타단이 상기 인버터회로(13)의 전원전압 공급노오드에 접속되어 상기 디코더부(31)의 출력에 따라 도통제어되는 디플리션형 제2MOS트랜지스터(16)로 구성된 것을 특징으로 하는 반도체메모리 집적회로.
디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트리스(37)간에 설치되어, 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을 반전시키는 인버터회로(23)와, 이 인버터회로(23)의 출력단에 일단이 접속되고 게이트에 제어신호가 공급되는 디플리션형 제1MOS트랜지스터(24), 일단이 상기 제1 혹은 제2전원전압이 공급되는 노오드에 접속되고 게이트가 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속된 디플리션형 제2MOS트랜지스터(26), 일단이 상기 디플리션형 제2MOS트랜지스터(26)의 타단에 접속되고 타단이 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속되며 게이트에 상기 디코더부(31)의 출력이 공급되는 제3MOS트랜지스터(25)로 구성된 것을 특징으로 하는 반도체메모리 집적회로.
디코더부(31) 및 메모리셀 매트릭스(37)와, 상기 디코더부(31)와 메모리셀 매트릭스(37)간에 설치되어 제1, 제2전원전압을 선택적으로 공급받는 디코드출력버퍼(32)를 구비하고, 그중 상기 디코드출력버퍼(32)는 상기 디코더부(31)의 출력을 반전시키는 인버터회로(23)와, 이 인버터회로(23)의 출력단에 일단이 접속되고 게이트에 제어신호가 공급되는 디플리션형 제1MOS트랜지스터(24), 일단이 상기 제1 혹은 제2전원 전압이 공급되는 노오드에 접속되고 게이트가 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속된 디플리션형 제2MOS트랜지스터(26), 일단이 상기 디플리션형 제2MOS트랜지스터(26)의 타단에 접속되고 타단이 상기 디플리션형 제1MOS트랜지스터(24)의 타단에 접속되며 게이트에 상기 디코더부(31)의 출력이 공급되는 제3MOS트랜지스터(25), 일단이 제3전원전압의 공급노오드에 접속되고 게이트에 상기 인버터회로(23)의 출력이 공급되는 제4MOS트랜지스터(28), 일단이 상기 제4MOS트랜지스터(28)의 타단에 접속되고 타단이 상기 제3MOS트랜지스터(25)의 일단에 접속되며 게이트에 상기 디코더부(31)의 출력이 공급되는 제5MOS트랜지스터(29)로 구성된 것을 특징으로 하는 반도체메모리 집적회로.