JPH08255491A

JPH08255491A - 正または負の高電圧のリセット回路

Info

Publication number: JPH08255491A
Application number: JP30786095A
Authority: JP
Inventors: Hiroaki Nakai; 宏明中井; Shinichi Kobayashi; 真一小林; Masaaki Mihara; 雅章三原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-11-29
Filing date: 1995-11-27
Publication date: 1996-10-01
Anticipated expiration: 2015-11-27
Also published as: JP3836898B2

Abstract

(57)【要約】【課題】少ない工程数で製造可能な信頼性の高い高電
圧リセット回路を提供する。【解決手段】出力端１０６に第３の電源電位を出力し
ている状態を、第２の電源電位を出力する状態に切換え
る際に、第２の電源電位の供給源と出力端との接続を第
１のＰチャネルＭＯＳＦＥＴｔｐ１を介して行なってい
る。しかも、第１のＰチャネルＭＯＳＦＥＴｔｐ１がオ
フされる場合、すなわち、出力端に第３の電源電位が出
力される場合には、第１のＰチャネルＭＯＳＦＥＴｔｐ
１のゲートにも、第３の電源電位が印加されている。し
たがって、出力端の電位が第３の電源電位まで上昇して
も、このトランジスタがオンしてしまうことがない。つ
まり第２の電源電位Ｖ_ccと出力端１０６とが電気的に良
好に分離されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に外部から供給される電源電圧またはその電源電
圧から発生された内部電圧を出力する内部回路の出力電
圧を切換えるリセット回路に関するものである。

【０００２】

【従来の技術】フラッシュメモリ等のように、電気的に
データの書込、読出、消去等を行なう半導体装置では、
外部から供給される電源電圧以外に複数の電圧を内部で
発生させ、それらの電圧を用いて上記動作を行なってい
る。

【０００３】たとえば、フラッシュメモリでは、メモリ
セルは、１トランジスタで構成されており、ドレインが
ビット線に、コントロールゲートがワード線に接続され
ている。消去動作は、メモリセルとなるトランジスタの
コントロールゲートに正の高電圧を印加し、ソースおよ
びＰウェルに負の高電圧を印加することにより、トンネ
ル現象を利用してフローティングゲートに電子を注入す
ることにより行なう。また、書込動作は、コントロール
ゲートに負の高電圧を印加し、ドレインに正の高電圧を
印加することにより、トンネル現象を利用してフローテ
ィングゲートから電子を引抜くことにより行なう。

【０００４】以下、従来のフラッシュメモリの各動作時
に使用される内部電圧について説明する。図１９は、フ
ラッシュメモリの各動作状態における選択および非選択
セクタのメモリセルに供給される各電圧を説明するため
の図である。

【０００５】図１９に示すように、たとえば、選択セク
タの消去動作では、ソース電圧Ｖ_sは−８Ｖ、コントロ
ールゲート電圧Ｖ_cgは１０Ｖ、Ｐウェル電圧ＢＧは−８
Ｖ、ドレイン電圧Ｖ_dはフローティング（Ｚ）となる。
以下図１８に示すように各動作モードにおいて、選択セ
クタおよび非選択セクタのメモリセルにはソース電圧Ｖ
_s、コントロールゲート電圧Ｖ_cg、ドレイン電圧Ｖ_d、
Ｐウェル電圧ＢＧとして、それぞれ所定の電圧が印加さ
れ各動作が実行される。

【０００６】このため、外部から供給される電源電圧が
３Ｖのみである場合、この電源電圧を用いて６Ｖ、１０
Ｖ、４Ｖ、−８Ｖ、および−４Ｖの電圧をそれぞれ発生
させるため、フラッシュメモリは、内部にチャージポン
プ回路を含む正電圧発生回路および負電圧発生回路を具
備しているのが通常である。

【０００７】次に上述の正電圧発生回路および負電圧発
生回路を用いた、メモリセルへの消去および書込動作に
ついて、さらに詳しく説明する。

【０００８】上述したように、メモリセルの消去状態
は、フローティングゲート中に電子が注入された状態で
ある。このため、ソースを接地し、ドレインに正電圧
（＜１Ｖ）を印加した状態で、コントロールゲートの電
圧を変化させて、ソース・ドレイン間に電流が流れ始め
るときのソース・ゲート間電圧、すなわち、しきい値
は、電子が注入されていないときに比べて正にシフトし
ている。

【０００９】フラッシュメモリのメモリセルからの記憶
情報の読出動作では、上述のソース接地の動作モード
で、コントロールゲートに一定電圧を印加し、ソース・
ドレイン間に電流が流れるか否かを検出する。つまり、
消去動作でしきい値が正にシフトしたトランジスタに
は、読出時電流が流れない。

【００１０】以下、それまでの記憶情報を消去して、フ
ラッシュメモリに新しく記憶情報を書込む動作について
説明する。

【００１１】図１９は、横軸にメモリセル中のトランジ
スタのしきい値、縦軸にチップ内のそのしきい値に相当
するトランジスタ数、すなわちビット数をとったグラフ
である。

【００１２】後に理由を述べるように、新しく記憶情報
を書込む際は、一般に、一旦チップ内の全ビット、また
は所定のブロック単位内の全ビットの記憶情報を消去し
てから行なう。

【００１３】そこで、チップ内の全ビットすなわち全メ
モリセル内のトランジスタに対して、上記消去動作を行
なった場合を始状態として、書込動作を行なう場合を説
明する。

【００１４】つまり、始状態では図２０中のａのように
チップ内のメモリセル中のトランジスタのしきい値は、
中心値が正にシフトした位置に分布していることにな
る。

【００１５】この状態で、全ビットのトランジスタに対
して書込動作すなわち、プログラム動作を行なうとす
る。この場合、ドレインに対してゲートが、負電位（−
１４Ｖ）となっているので、電子がフローティングゲー
トからドレインに引抜かれていく。これに伴って、書込
が行なわれたビットに対応するトランジスタのしきい値
の分布は、図２０中で、ａからｂ、ｃ、さらにｄへと変
化していく。

【００１６】ただし、この状態をそのまま維持すると、
フローティングゲート中の電子がすべて引抜かれた上
に、しきい値は負までシフトしていく（図２０中のｅの
状態に対応）。

【００１７】つまり、メモリセル中のトランジスタには
ゲートへの印加電圧が０ボルトでも、ソース・ドレイン
間に電流が流れることになる。

【００１８】このことは、図１９中の下段のように、そ
のメモリセルを非選択とするために、ゲートを０ボルト
としても、ソース・ドレイン間は高インピーダンス状態
（図１９中、記号Ｚ）とならず、このセルを介してリー
ク電流が発生することを意味する。したがって、選択さ
れているメモリセルの情報を正確に読出すことが困難と
なる。この状態をオーバープログラミング状態と呼ぶ。

【００１９】実際のプログラム動作では、上記オーバー
プログラミングの発生を防止するために、書込のための
ゲート・ドレイン間への電圧印加は、パルスとして行な
われる。

【００２０】以下、その手順を図２１および図２０を用
いて説明する。既に、プログラムされているビットに書
込動作が行なわれると、オーバープログラミングとなっ
てしまうので、初期状態として書込が行なわれるブロッ
ク内のビットの消去動作を行なうことが必要である。

【００２１】その後、書込むべきデータが書込系回路に
入力され（データロード）、プログラム書込のパルスが
印加され、プログラム状態の確認（ベリファイ）が行な
われる。

【００２２】たとえば、図２０中のａのようにしきい値
が分布しているトランジスタのうち、書込が行なわれた
ビットに対応するトランジスタのしきい値は、ｂのよう
な分布になる。

【００２３】しきい値の変化が不十分であれば、再度パ
ルスの印加が行なわれる。この手続を図２１中のプログ
ラムパルス印加およびプログラムベリファイのステップ
に対応して、プログラムされたビットのしきい値が適正
値となるまで繰り返す。

【００２４】以上の手続により、プログラムされたビッ
トに対応するトランジスタのしきい値の分布は、図２０
中のｂの状態から、ｃの状態を経てｄの状態まで変化す
る。この時点で、プログラムの書込が終了する。

【００２５】以下、従来のフラッシュメモリについて図
面を参照しながらその動作を簡単に説明する。

【００２６】図１８は、従来のフラッシュメモリの構成
を示すブロック図である。図１８では、説明を簡単にす
るため、１つのセクタ内のメモリセルアレイは２×２の
構成に簡略化して示している。

【００２７】書込／消去制御回路１は、書込動作および
消去動作のタイミングや各動作時の電圧の制御を行な
う。データ入出力バッファ２は、センスアンプ３から出
力されるデータを外部に出力し、または、外部から入力
された書込データを書込回路４へ出力する。センスアン
プ３は、ＹゲートトランジスタＱ１、Ｑ２を介して入力
されたメモリセルアレイ１１内のメモリセルのデータを
増幅しデータ入出力バッファ２へ出力する。

【００２８】書込回路４は、データ入出力バッファ２か
ら入力されたデータをカラムラッチ１７および１８へ与
える。カラムデコーダ５はアドレスバッファ１３からの
出力を受けてＹゲートトランジスタＱ１、Ｑ２を選択す
る。６Ｖ発生回路６は、カラムラッチ１７、１８へ６Ｖ
の電圧を供給し、それらは、データ“０”に応じてビッ
トラインへ６Ｖを供給する。

【００２９】−４Ｖ発生回路７は、消去動作時非選択メ
モリセルのソースに−４Ｖの電圧を供給する。−８Ｖ発
生回路８は、書込動作時、ワード線、ロウデコーダ１２
へ、また、消去動作時、Ｐウェルおよび選択メモリセル
のソースへ−８Ｖの電圧を供給する。

【００３０】セレクトゲートデコーダ９は、アドレスバ
ッファ１３からの出力を受けてメモリセルアレイ１１内
のセレクトゲートＱ７〜Ｑ１０を選択する。ソース線ド
ライバ１０は、ＮチャネルＭＯＳＦＥＴＱ３〜Ｑ６を含
む。ソース線ドライバ１０は、読出動作時にメモリセル
のソース線に接地レベルの電圧を印加し、消去動作時に
負電圧を印加する。

【００３１】メモリセルアレイ１１は、メモリセルＱ１
１〜Ｑ１８、セレクトゲートＱ７〜Ｑ１０を含む。メモ
リセルアレイ１１では、ロウデコーダ１２およびカラム
デコーダ５により選択されたメモリセルにデータが書込
まれたり、消去されたりする。ロウデコーダ１２は、ア
ドレスバッファ１３からの出力を受けて所定のワード線
を選択する。アドレスバッファ１３は、外部からメモリ
セルアレイ１１内の所定のメモリセルを選択するアドレ
ス信号を受け、カラムアドレス信号をカラムデコーダ５
へ、ロウアドレス信号をロウデコーダ１２へ出力する。

【００３２】基準電圧発生回路１４は、書込ベリファイ
時のワード線電圧を与え、また、６Ｖ、１０Ｖ／４Ｖ、
−８Ｖ、および−４Ｖ発生回路６、１９、８、７に対す
る基準電圧を与える。ウェル電位切換回路１５は、メモ
リセルの消去時にＰウェルに負の高電圧を印加し、その
他の動作モード時にＰウェルを接地する。

【００３３】トランスファーゲート１６は、カラムラッ
チ１７、１８とビット線との接続を制御する。カラムラ
ッチ１７、１８は、書込動作をラッチする。１０Ｖ／４
Ｖ発生回路１９は、書込動作時にセレクトゲートデコー
ダ９へ１０Ｖの電圧を、消去動作時にワード線、ロウデ
コーダ１２へ１０Ｖの電圧を、消去ベリファイ時にワー
ド線、ロウデコーダ１２へ１０Ｖからボルテージダウン
した４Ｖの電圧をそれぞれ供給する。ベリファイ制御回
路２０は、ベリファイ動作時の各回路の動作を制御す
る。

【００３４】

【発明が解決しようとする課題】以上のようにして、フ
ラッシュメモリではプログラミングが行なわれるため、
プログラム時に使用される、電源電圧よりも高い正電圧
を得るための高圧発生回路、および負電圧高圧発生回路
には、プログラム書込および消去時のパルス印加中に一
定電圧を保持することだけでなく、以下の３点を考慮す
ることが必要とされる。

【００３５】第１には、パルスの立下がり時に、出力ラ
インの電位は、トランジスタに過剰なストレスを与えな
い範囲で速やかに初期値にまで回復することである。一
般に、この回復に要する時間の短縮は、プログラムに要
する時間や消去動作に要する時間の短縮をもたらす。

【００３６】仮に、出力線の電位をリセットする回路が
ないとすると、高電圧発生回路が動作を停止した後も、
出力線の電位はそのまま保持されるか、あるいは、微小
リークにより極めてゆっくりと降下するかのいずれかで
ある。この状態から、次の動作ステップへとメモリセル
トランジスタの状態が変化すると、トランジスタに異常
なストレスがかかり、メモリセルの記憶情報がディスタ
ーブされてしまう。つまり、出力線の電位のリセットが
行なわれないと、メモリセルトランジスタの動作状態を
変化させることができない。

【００３７】第２には、リセット回路が、出力線の高電
圧をリセットする動作において、高電圧リセット回路を
構成するトランジスタに高電圧が印加されないようにす
ることが必要である。さらに、リセット回路の信頼性を
一層高めるためには、上記トランジスタがオン状態にお
いても、オフ状態においても、上記トランジスタに高電
圧が印加されない構成が望ましい。

【００３８】第３には、なるべく簡単な回路構成である
ことが必要である。これは、単純にトランジスタ数が少
ないことを意味するわけではない。たとえば、チップ上
の他の回路中で使用されるトランジスタとしきい値等が
異なるトランジスタが必要となると、製造工程数が増加
することになるからである。

【００３９】以下、従来例により上記課題について説明
する。図１６は、従来の正の高圧発生回路を示す概略ブ
ロック図であり、図１８中の６Ｖ発生回路６や１０Ｖ／
４Ｖ発生回路１９に相当する。

【００４０】図１６において、昇圧回路１０３は、発振
器１０４および正電圧チャージポンプ１０５からなる。
発振器１０４から、パルス波φおよびその反転波形の／
φが出力され、これに応じて正電圧チャージポンプ回路
１０５からは、電源電圧Ｖ_ccから昇圧された電圧Ｖ_ppが
出力端１０６に出力される。

【００４１】リセット動作時には、リセット信号ＲＳが
ＬレベルからＨレベルとなり、発振器１０４の動作は停
止する。

【００４２】同時に、出力端１０６と電源との間に接続
されたＮチャネルＭＯＳＦＥＴｔｎ３が、リセット信号
ＲＳによりオンとなり、出力端電位を電圧Ｖ_ccにリセッ
トする。

【００４３】ここで、上記ＮチャネルＭＯＳＦＥＴｔｎ
３が、チップ上の他の回路中のトランジスタと同様にエ
ンハンスメント型である場合は、そのしきい値をＶ_thn
とすると、出力端１０６に出力される電位Ｖ_outは、以
下のようなる。

【００４４】Ｖ_out＝Ｖ_cc−Ｖ_thn したがって、しきい値分電圧が降下してしまい、出力に
十分な電圧が得られない。

【００４５】また、上記ＮチャネルＭＯＳＦＥＴｔｎ３
がデプレッション型である場合は、電圧の降下はなくな
るものの、デプレッション型トランジスタの製造工程が
増えた分、工程の増大やチップコストの増大といった問
題が生じる。

【００４６】同様に、図１７は従来の負の高圧発生回路
を示す概略ブロック図であり、図１８中の−４Ｖ発生回
路７や−８Ｖ発生回路８に相当する。

【００４７】図１７において、負の昇圧回路２０３は、
発振器２０４および負電圧チャージポンプ２０５からな
る。正の高圧発生回路と異なる点は、出力端２０６と接
地との間にＰチャネルＭＯＳＦＴｔｐ３が接続されてい
ることと、このトランジスタおよび発振器２０４が、リ
セット信号ＲＳの反転信号／ＲＳで制御されることであ
る。

【００４８】この場合も、ＰチャネルＭＯＳＦＥＴｔｐ
３がエンハンスメント型では、十分な接地電位が出力さ
れず、デプレッション型では工程数の増加を招く。

【００４９】本発明は、上記課題を解決するためのもの
であって、その目的は、正または負の高電圧となってい
る出力ラインを外部電源電位に十分にリセットする回路
であって、工程数を増加させることなく製造できる回路
を提供することである。

【００５０】本発明の他の目的は、リセット回路中のト
ランジスタにかかる電界を緩和し、信頼性の高いリセッ
ト回路を提供することである。

【００５１】

【課題を解決するための手段】請求項１記載のリセット
回路は、第１の電源電位、第１の電源電位よりも高い第
２の電源電位および第２の電源電位よりもさらに高い第
３の電源電位が外部から供給され、第１および第２の信
号レベルの電位間で切換わる制御信号により、出力端に
第３の電源電位を出力している状態を第２の電源電位を
出力する状態に切換えるリセット回路であって、第１の
電源電位が供給される第１の入力端と、第２の電源電位
が供給される第２の入力端と、制御信号により第３の電
源電位の供給を停止または開始する供給源の出力が供給
される第３の入力端と、制御信号の電位レベルに応じ
て、第１の電源電位または第３の電源電位を出力する制
御回路と、制御回路の出力がゲートに入力され、ドレイ
ンが第２の入力端に接続する第１のＰチャネルＭＯＳＦ
ＥＴと、第３の入力端ならびに第１のＰチャネルＭＯＳ
ＦＥＴのソースおよびバックゲートと接続する出力端と
を備える。

【００５２】請求項２記載のリセット回路においては、
請求項１記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続し、ドレインが第１のＰチャネルＭ
ＯＳＦＥＴのゲートに接続する第２のＰチャネルＭＯＳ
ＦＥＴと、ゲートに制御信号が入力し、ソースおよびバ
ックゲートが第１の入力端に接続し、ドレインが第２の
ＰチャネルＭＯＳＦＥＴのドレインに接続するＮチャネ
ルＭＯＳＦＥＴとを含む。

【００５３】請求項３記載のリセット回路においては、
請求項１記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続し、ドレインが第１のＰチャネルＭ
ＯＳＦＥＴのゲートに接続する第２のＰチャネルＭＯＳ
ＦＥＴと、第２のＰチャネルＭＯＳＦＥＴのドレインに
一端が接続する抵抗と、ゲートに制御信号が入力し、ソ
ースおよびバックゲートが第１の入力端に接続し、ドレ
インが抵抗の他端に接続するＮチャネルＭＯＳＦＥＴと
を含む。

【００５４】請求項４記載のリセット回路においては、
請求項１記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続する第２のＰチャネルＭＯＳＦＥＴ
と、第２のＰチャネルＭＯＳＦＥＴのドレインに一端が
接続し、他端が第１のＰチャネルＭＯＳＦＥＴのゲート
に接続する抵抗と、ゲートに制御信号が入力し、ソース
およびバックゲートが第１の入力端に接続し、ドレイン
が抵抗の他端に接続するＮチャネルＭＯＳＦＥＴとを含
む。

【００５５】請求項５記載のリセット回路は、第１の電
源電位および第１の電源電位より低く負値である第２の
電源電位が外部から供給され、第１および第２の信号レ
ベルの電位間で切換わる制御信号により、出力端に第２
の電源電位を出力している状態を第１の電源電位を出力
する状態に切換えるリセット回路であって、第１の電源
電位が供給される第１の入力端と、制御信号により隊２
の電源電位の供給を停止または開始する供給源の出力が
供給される第２の入力端と、制御信号の電位レベルに応
じて、第１の電源電位または第２の電源電位を出力する
制御回路と、制御回路の出力がゲートに入力され、ソー
スが第１の入力端に接続する第１のＮチャネルＭＯＳＦ
ＥＴと、第２の入力端ならびに第１のＮチャネルＭＯＳ
ＦＥＴのドレインおよびバックゲートとを接続する出力
端とを備える。

【００５６】請求項６記載のリセット回路においては、
請求項５記載のリセット回路の構成において、制御回路
は、ゲートに前記制御信号が入力し、ソースおよびバッ
クゲートが出力端に接続し、ドレインが第１のＮチャネ
ルＭＯＳＦＥＴのゲートに接続する第２のＮチャネルＭ
ＯＳＦＥＴと、ゲートが、第１の入力端に接続し、ドレ
インが第２のＮチャネルＭＯＳＦＥＴのドレインと接続
するＰチャネルＭＯＳＦＥＴと、上記制御信号が入力
し、出力がＰチャネルＭＯＳＦＥＴのソースおよびバッ
クゲートに接続する反転回路とを含む。

【００５７】請求項７記載のリセット回路においては、
請求項５記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続し、ドレインが第１のＮチャネルＭ
ＯＳＦＥＴのゲートに接続する第２のＮチャネルＭＯＳ
ＦＥＴと、第２のＮチャネルＭＯＳＦＥＴのドレインに
一端が接続する抵抗と、ゲートが第１の入力端に接続
し、ドレインが抵抗の他端と接続するＰチャネルＭＯＳ
ＦＥＴと、上記制御信号が入力し、出力がＰチャネルＭ
ＯＳＦＥＴのソースおよびバックゲートに接続する反転
回路とを含む。

【００５８】請求項８記載のリセット回路においては、
請求項５記載のリセット回路の構成に加えて、制御回路
は、内部制御信号発生手段を備え、上記内部制御信号発
生手段は、制御信号を反転して出力する第１の出力端
と、リセット回路の出力端の電位が一定値以上では制御
信号の反転信号を、一定値以下では制御信号にかかわり
なく、第１の電源電位を出力する第２の出力端とを含
み、ゲートが内部制御信号発生手段の第２の出力端に接
続し、ソースおよびバックゲートがリセット回路の出力
端に接続し、ドレインが第１のＮチャネルＭＯＳＦＥＴ
のゲートに接続する第２のＮチャネルＭＯＳＦＥＴと、
第２のＮチャネルＭＯＳＦＥＴのドレインに一端が接続
する抵抗と、ゲートがリセット回路の第１の入力端に接
続し、ドレインが抵抗の他端と接続し、ソースおよびバ
ックゲートが内部制御信号発生手段の第１の出力端に接
続するＰチャネルＭＯＳＦＥＴとをさらに備える。

【００５９】請求項９記載のリセット回路においては、
請求項５記載のリセット回路の構成において、制御回路
は、ゲートに制御信号が入力し、ソースおよびバックゲ
ートが出力端に接続する第２のＮチャネルＭＯＳＦＥＴ
と、第２のＮチャネルＭＯＳＦＥＴのドレインに一端が
接続し、他端が第１のＮチャネルＭＯＳＦＥＴのゲート
に接続する抵抗と、ゲートが第１の入力端に接続し、ド
レインが抵抗の他端と接続するＰチャネルＭＯＳＦＥＴ
と、上記制御信号が入力し、出力がＰチャネルＭＯＳＦ
ＥＴのソースおよびバックゲートに接続する反転回路と
を含む。

【００６０】請求項１０記載のリセット回路において
は、請求項５記載のリセット回路の構成に加えて、制御
回路は、内部制御信号発生手段を備え、上記内部制御信
号発生手段は、制御信号を反転して出力する第１の出力
端と、リセット回路の出力端の電位が一定値以上では制
御信号の反転信号を、一定値以下では制御信号に関わり
なく、第１の電源電位を出力する第２の出力端とを含
み、ゲートが内部制御信号発生手段の第２の出力端に接
続し、ソースおよびバックゲートがリセット回路の出力
ノードに接続する第２のＮチャネルＭＯＳＦＥＴと、第
２のＮチャネルＭＯＳＦＥＴのドレインに一端が接続す
る抵抗と、ゲートがリセット回路の第１の入力端に接続
し、ドレインが抵抗の他端および第１のＮチャネルＭＯ
ＳＦＥＴのゲートと接続し、ソースおよびバックゲート
が内部制御信号発生手段の第１の出力端に接続するＰチ
ャネルＭＯＳＦＥＴとをさらに備える。

【００６１】請求項１記載のリセット回路は、出力端に
第３の電源電位を出力している状態を、第２の電源電位
を出力する状態に切換える際に、第２の電源電位の供給
源と出力端との接続を第１のＰチャネルＭＯＳＦＥＴを
介して行なっている。

【００６２】しかも、上記第１のＰチャネルＭＯＳＦＥ
Ｔがオフされる場合、すなわち、出力端に第３の電源電
位が出力される場合には、第１のＰチャネルＭＯＳＦＥ
Ｔのゲートにも第３の電源電位が印加されている。

【００６３】それに加えて、上記第１のＰチャネルＭＯ
ＳＦＥＴはエンハンスメント型トランジスタとすること
が可能である。

【００６４】請求項２記載のリセット回路においては、
請求項１記載のリセット回路の構成中の制御回路は、ド
レイン同士を直列接続した第２のＰチャネルＭＯＳＦＥ
ＴとＮチャネルＭＯＳＦＥＴを、出力端と第１の電源電
位の間に、出力端側には第２のＰチャネルＭＯＳＦＥＴ
のソース、第１の電源電位側にはＮチャネルＭＯＳＦＥ
Ｔのソースという配置で接続したものである。

【００６５】両トランジスタのゲートに共通に制御信号
が入力し、両トランジスタの接続点から第１のＰチャネ
ルＭＯＳＦＥＴのゲートに駆動信号が出力される。

【００６６】第１のＰチャネルＭＯＳＦＥＴがオフされ
る場合、すなわち、出力端に第３の電源電位が出力され
る場合は、制御信号は第１の電源電位となっている。し
たがって、ＮチャネルＭＯＳＦＥＴはオフとなり、第２
のＰチャネルＭＯＳＦＥＴはオンしているので、第１の
ＰチャネルＭＯＳＦＥＴのゲートには出力端の電位、す
なわち、第３の電源電位が供給される。このとき、ドレ
インの電圧が第３の電源電位となっても、ＮチャネルＭ
ＯＳＦＥＴはオフしたままである。

【００６７】第１のＰチャネルＭＯＳＦＥＴがオンされ
る場合、すなわち出力端の電位が第３の電源電位から第
２の電源電位に切換わる場合、制御信号により昇圧回路
は停止するものの、その直後は出力ラインは第３の電源
電位のままである。

【００６８】したがって、制御信号が第２の電源電位に
なると、ＮチャネルＭＯＳＦＥＴはオンとなっており、
しかも、第２のＰチャネルＭＯＳＦＥＴもゲートの第２
の電源電位（Ｖ_cc）よりもソースの電位が高いため、オ
ンとなっている。

【００６９】出力端に電荷が接地側から注入されること
で、出力端の電位が下がり、第２の電源電位にまで回復
すると、第２のＰチャネルＭＯＳＦＥＴはオフして、出
力端の電位は一定値となる。

【００７０】請求項３記載のリセット回路においては、
請求項２記載の制御回路中の第１のＰチャネルＭＯＳＦ
ＥＴとのゲートおよびＮチャネルＭＯＳＦＥＴのドレイ
ン間に抵抗が挿入されている。

【００７１】このため、第１のＰチャネルＭＯＳＦＥＴ
がオンされる場合、すなわち、出力端の電位が第３の電
源電位から、第２の電源電位に切換わる場合、出力端へ
の電荷注入時に、上記抵抗による電圧降下により、Ｎチ
ャネルＭＯＳＦＥＴのソース・ドレイン間にかかる電圧
が緩和される。

【００７２】請求項４記載のリセット回路においては、
請求項２記載の制御回路中の第２のＰチャネルＭＯＳＦ
ＥＴのドレインとＮチャネルＭＯＳＦＥＴのドレイン間
に抵抗が挿入されている。

【００７３】しかも、第１のＰチャネルＭＯＳＦＥＴの
ゲートは、ＮチャネルＭＯＳＦＥＴのドレインに接続さ
れている。したがって、請求項３記載のＮチャネルＭＯ
ＳＦＥＴと同様、リセット動作時にそのソース・ドレイ
ン間にかかる電圧が緩和される。

【００７４】それだけでなく、第１のＰチャネルＭＯＳ
ＦＥＴのゲートは抵抗を介さずに、ＮチャネルＭＯＳＦ
ＥＴのドレインと直接接続しているので、この第１のＰ
チャネルＭＯＳＦＥＴのスイッチング動作に与える抵抗
の影響が小さい。

【００７５】請求項５記載のリセット回路は、出力端の
第２電源電位を出力している状態を、第１の電源電位を
出力する状態に切換える際に、第２の電源電位の供給源
と出力端との接続を第１のＮチャネルＭＯＳＦＥＴを介
して行なっている。

【００７６】しかも、上記第１のＮチャネルＭＯＳＦＥ
Ｔがオフされる場合、すなわち、出力端に第２の電源電
位が出力される場合には、第１のＮチャネルＭＯＳＦＥ
Ｔのゲートにも、第２の電源電位が印加されている。

【００７７】それに加えて、上記第１のＮチャネルＭＯ
ＳＦＥＴはエンハンスメント型トランジスタとすること
が可能である。

【００７８】請求項６記載のリセット回路においては、
請求項５記載のリセット回路の構成中の制御回路は、ド
レイン同士を直列に接続した第２のＮチャネルＭＯＳＦ
ＥＴとＰチャネルＭＯＳＦＥＴを、出力端に第２のＮチ
ャネルＭＯＳＦＥＴのソース、制御信号を入力とする反
転回路の出力にＰチャネルＭＯＳＦＥＴのソースという
配置で接続したものである。

【００７９】第２のＮチャネルＭＯＳＦＥＴのゲートに
は、制御信号が、ＰチャネルＭＯＳＦＥＴのゲートに
は、常に第１の電源電位の信号（接地電位）が入力して
いる。両トランジスタの接続点から第１のＮチャネルＭ
ＯＳＦＥＴのゲートに駆動信号が出力される。

【００８０】第１のＮチャネルＭＯＳＦＥＴがオフされ
る場合、すなわち出力端に第２の電源電位が出力される
場合は、制御信号は第２の電源電位となっている。した
がって、ＰチャネルＭＯＳＦＥＴのソース側は、第１の
電源電位となっており、このトランジスタはオフとなっ
ている。

【００８１】一方第２のＮチャネルＭＯＳＦＥＴはオン
しているので、第１のＮチャネルＭＯＳＦＥＴのゲート
には、出力端の電位すなわち第２の電源電位が供給され
る。

【００８２】このとき、ドレインの電圧が負値である第
２の電源電位となっても、ＮチャネルＭＯＳＦＥＴはオ
フしたままである。

【００８３】第１のＮチャネルＭＯＳＦＥＴがオンされ
る場合、すなわち、出力端の電位が第２の電源電位から
第１の電源電位に切換わる場合、制御信号により、負電
圧の昇圧回路は停止するものの、その直後は出力ライン
は第２の電源電位のままである。

【００８４】したがって、制御信号が第１の電源電位に
なると、ＰチャネルＭＯＳＦＥＴはオンとなっており、
しかも、第２のＮチャネルＭＯＳＦＥＴも、ゲートの第
１の電源電位（接地電位）よりも、ソースの電位が低い
ためオンとなっている。

【００８５】出力端の電荷が接地側に引抜かれること
で、出力端の電位が上がり、第１の電源にまで回復する
と、第２のＮチャネルＭＯＳＦＥＴはオフして出力端の
電位は一定値となる。

【００８６】請求項７記載のリセット回路においては、
請求項６記載の制御回路中の第１のＮチャネルＭＯＳＦ
ＥＴのゲートと、ＰチャネルＭＯＳＦＥＴのドレイン間
に抵抗が挿入されている。

【００８７】このため、第１のＮチャネルＭＯＳＦＥＴ
がオンされる場合、すなわち、出力端の電位が第２の電
源電位から第１の電源電位に切換わる場合、出力端から
の電荷引抜き時に、上記抵抗による電圧降下により、Ｐ
チャネルＭＯＳＦＥＴのソース・ドレイン間にかかる電
圧が緩和される。

【００８８】請求項８記載のリセット回路においては、
請求項７記載の制御回路の構成に加えて、出力端の電位
が所定の電位以下になると、第２のＮチャネルＭＯＳＦ
ＥＴのゲートに印加される信号が、第１の電源電位に切
換わる構成となっている。

【００８９】したがって、第２のＮチャネルＭＯＳＦＥ
Ｔのゲート・ソース間にかかる電圧が緩和される。

【００９０】請求項９記載のリセット回路においては、
請求項６記載の制御回路中の第２のＮチャネルＭＯＳＦ
ＥＴのドレインと、ＰチャネルＭＯＳＦＥＴのドレイン
間に抵抗が挿入されている。しかも、第１のＮチャネル
ＭＯＳＦＥＴのゲートは、ＰチャネルＭＯＳＦＥＴのド
レインに接続されている。したがって、請求項７記載の
ＰチャネルＭＯＳＦＥＴと同様、リセット動作時にその
ソース・ドレイン間にかかる電圧が緩和される。

【００９１】それだけでなく、第１のＮチャネルＭＯＳ
ＦＥＴのゲートは、抵抗を介さずにＰチャネルＭＯＳＦ
ＥＴのドレインと直接接続しているので、この第１のＮ
チャネルＭＯＳＦＥＴのスイッチング動作に与える抵抗
の影響が小さい。

【００９２】請求項１０記載のリセット回路において
は、出力端の電位が所定の電位以下になると、第２のＮ
チャネルＭＯＳＦＥＴのゲートに印加される信号が、第
１の電源電位に切換わる構成となっている。

【００９３】したがって、第２のＮチャネルＭＯＳＦＥ
Ｔのゲート・ソース間にかかる電圧が緩和される。

【００９４】それだけでなく、第１のＮチャネルＭＯＳ
ＦＥＴのゲートは、抵抗を介さずにＰチャネルＭＯＳＦ
ＥＴのドレインと直接接続しているので、この第１のＮ
チャネルＭＯＳＦＥＴのスイッチング動作に与える抵抗
の影響が小さい。

【００９５】

【発明の実施の形態】以下、本発明の実施の形態１のリ
セット回路について図面を参照しながら説明する。

【００９６】なお、従来例ではフラッシュメモリ中の高
圧発生回路のリセット回路を例にとって説明したが、本
発明はチャージポンプ回路により所望の内部電圧を発生
させる半導体装置であれば、他の半導体装置であっても
同様に適用することができる。

【００９７】図１は、本発明の実施の形態１による正電
圧高圧発生回路１０１の構成を示す概略ブロック図であ
る。また、図２は、図１の実施の形態１のリセット動作
時の電圧変化を示している。

【００９８】図中発振器１０４および正電圧チャージポ
ンプ１０５等の構成は図１５に示した従来例と同様であ
る。

【００９９】正の高電圧リセット回路１０２において
は、ＰチャネルＭＯＳＦＥＴｔｐ１が、出力端１０６と
第２の電源電位（＝Ｖ_cc）の供給源との間に接続されて
いる。

【０１００】第２のＰチャネルＭＯＳＦＥＴｔｐ２とＮ
チャネルＭＯＳＦＥＴｔｎ０は、ドレイン同士を直列に
接続されている。

【０１０１】そして、それらのトランジスタは、出力端
１０６と第１の電源電位（接地電位）の間に、出力端側
にはＰチャネルＭＯＳＦＥＴｔｐ２のソース、接地側に
はＮチャネルＭＯＳＦＥＴのソースという配置で接続さ
れている。

【０１０２】チャージポンプ１０５は電源電位Ｖ_ccから
正の高電圧Ｖ_ppを発生する。このときリセット信号ＲＳ
は“Ｌ”レベルである。ＮチャネルＭＯＳＦＥＴｔｎ０
はオフ、ＰチャネルＭＯＳＦＥＴｔｐ２はオン状態にあ
る。ＰチャネルＭＯＳＦＥＴｔｐ２を介してＶ_ppのレベ
ルがノードＮ１に伝搬して、ＰチャネルＭＯＳＦＥＴｔ
ｐ１をカットオフする。

【０１０３】これによりＰチャネルＭＯＳＦＥＴｔｐ１
から出力端１０６への第２の電源電位Ｖ_ccの流入が抑え
られる。また、リセット時はＲＳが“Ｈ”レベルにな
り、ＮチャネルＭＯＳＦＥＴｔｎ０がオンする。これに
よりノードＮ１のレベルが下がり、ＰチャネルＭＯＳＦ
ＥＴｔｐ１もオン状態となる。

【０１０４】ＰチャネルＭＯＳＦＥＴｔｐ２はもともと
オン状態である。したがって、出力Ｖ_ppはそのレベルを
徐々に下げ始める。

【０１０５】これを表わしたのが図２中のＴ１〜Ｔ２の
波形である。ここで、Ｔ１は、リセット信号ＲＳが
“Ｈ”レベルとなる時刻であり、Ｔ２は後に述べるよう
にＰチャネルＭＯＳＦＥＴｔｐ２がオフし始める時刻で
ある。

【０１０６】出力がＶ_ccに近づいてくるとＰチャネルＭ
ＯＳＦＥＴｔｐ２はオフし始める。そうするとノードＮ
１はＮチャネルＭＯＳＦＥＴｔｎ０により一挙に接地レ
ベルまで放電される（Ｔ２〜Ｔ３の期間）。Ｎ１が接地
されることによりＰチャネルＭＯＳＦＥＴｔｐ１が十分
オンし、Ｖ_ccレベルが出力に供給される。デプレッショ
ントランジスタを使用せず、十分第２の電源電位である
Ｖ_ccレベルを出力に供給できる。

【０１０７】図３は、本発明の実施の形態２の負電圧高
圧発生回路２０１の構成を示す概略ブロック図である。

【０１０８】図中、発振器２０４および負電圧チャージ
ポンプ２０５等の構成は図１６に示した従来例と同様で
ある。

【０１０９】図４は、図３の実施の形態２のリセット動
作時の電圧変化を示している。負の高電圧リセット回路
２０２においては、ＮチャネルＭＯＳＦＥＴｔｎ１が出
力端２０６と、第１の電源電圧（接地電位）との間に接
続されている。

【０１１０】第２のＮチャネルＭＯＳＦＥＴｔｎ２とＰ
チャネルＭＯＳＦＥＴｔｐ０は、ドレイン同士を直列に
接続されている。そして、それらのトランジスタは、出
力端２０６に第２のＮチャネルＭＯＳＦＥＴｔｎ２のソ
ース、リセット信号の反転信号を入力とする反転回路の
出力にＰチャネルＭＯＳＦＥＴｔｐ０のソース、という
配置で接続したものである。

【０１１１】第２のＮチャネルＭＯＳＦＥＴｔｎ２のゲ
ートには、リセット信号の反転信号が、ＰチャネルＭＯ
ＳＦＥＴｔｐ０のゲートには、常にＬレベル信号（接地
電位）が入力している。両トランジスタの接続点から、
第１のＮチャネルＭＯＳＦＥＴｔｎ１のゲートに駆動信
号が出力される。

【０１１２】チャージポンプ２０５から負の高電圧Ｖ_nn
が出力されているときは、リセット信号／ＲＳは“Ｈ”
レベルにある。このときＮチャネルＭＯＳＦＥＴｔｎ２
がオンし、第２の電源電位であるＶ_nnレベルをノードＮ
３に伝搬する。

【０１１３】Ｖ_nnは負電圧であるので、ＰチャネルＭＯ
ＳＦＥＴｔｐ０はオフする。したがってＮチャネルＭＯ
ＳＦＥＴｔｎ１のゲートがＶ_nnになることにより、Ｎチ
ャネルＭＯＳＦＥＴｔｎ１もカットオフし、接地レベル
が出力端２０６に伝わることはない。

【０１１４】リセット時は／ＲＳが“Ｌ”レベルとな
る。このときＰチャネルＭＯＳＦＥＴｔｐ０はオンし、
ノードＮ３のレベルを徐々に上昇させ、ＮチャネルＭＯ
ＳＦＥＴｔｎ１をオンさせる。

【０１１５】ＮチャネルＭＯＳＦＥＴｔｎ２はもともと
オンしている。したがって、出力Ｖ _nnのレベルは徐々に
上昇し始める。図４中のＴ４〜Ｔ５が以上の様子に相当
する。ここでＴ４はリセット信号／ＲＳが“Ｌ”レベル
となる時刻であり、Ｔ５は後に述べるようにＮチャネル
ＭＯＳＦＥＴｔｎ２がオフとなる時刻である。

【０１１６】出力Ｖ_nnが接地レベルに近づくとＮチャネ
ルＭＯＳＦＥＴｔｎ２はオフする。そうするとノードＮ
３は一挙にＶ_ccレベルにまで持上がり、ＮチャネルＭＯ
ＳＦＥＴｔｎ１を十分オンさせ、出力端２０６に接地レ
ベルを供給する（図４中のＴ５〜Ｔ６の期間）。ここで
もデプレッショントランジスタを使用せず、十分接地レ
ベルを出力に供給できる。

【０１１７】図５は、本発明の実施の形態３の正電圧高
圧発生回路１０１の構成を示す概略ブロック図である。

【０１１８】図６は、そのリセット動作時の電圧変化を
示している。実施の形態１ではリセット時、Ｎチャネル
ＭＯＳＦＥＴｔｎ０、ＰチャネルＭＯＳＦＥＴｔｐ１、
ＰチャネルＭＯＳＦＥＴｔｐ２に比較的大きな電圧をか
けたまま放電電流を流していた。トランジスタをオンさ
せ電流を流しているとき、ドレイン部分で基板電流が生
じ基板のレベルを持上げ、ソース、基板、ドレイン間で
バイポーラ動作を引起こし、大電流が生じるというメカ
ニズムが知られている。

【０１１９】これを避けるためにはオンしているトラン
ジスタのソース、ドレイン間に大きな電圧を印加しない
ということが重要である。

【０１２０】このため、図５ではＮチャネルＭＯＳＦＥ
Ｔｔｎ０とＰチャネルＭＯＳＦＥＴｔｐ２との間に抵抗
Ｒ１を挿入している。

【０１２１】出力端１０６に高電圧を発生するときは実
施の形態１と同様の動作である。リセット時（信号ＲＳ
が“Ｈ”レベル）、抵抗Ｒ１が介在しているため、Ｎチ
ャネルＭＯＳＦＥＴｔｎ０がオンするとＮ１の電位は瞬
時に接地レベルまで降下する。ノードＮ２の電位はＲ１
を介して徐々に降下していくが、Ｖ_ppとＮ２との電位差
は非常に小さく、少なくともＰチャネルＭＯＳＦＥＴｔ
ｐ１のしきい値以下になるように抵抗Ｒ１を設定する。

【０１２２】したがって、ＰチャネルＭＯＳＦＥＴｔｐ
２がオンしている間はＰチャネルＭＯＳＦＥＴｔｐ１は
オフ状態である（図６中、Ｔ１〜Ｔ２の期間に相当）。

【０１２３】出力Ｖ_ppがＶ_ccに近づいてくると、Ｐチャ
ネルＭＯＳＦＥＴｔｐ２はオフし始める。そしてＮチャ
ネルＭＯＳＦＥＴｔｎ０と抵抗Ｒ１による放電系によっ
てノードＮ２の電位は接地レベルまで引下げられる。こ
のとき初めてＰチャネルＭＯＳＦＥＴｔｐ１はオンし、
Ｖ_ccレベルを出力に供給する（図６中、Ｔ２〜Ｔ３の期
間に相当）。

【０１２４】以上説明したような方法をとれば、リセッ
ト時にもオンしているトランジスタのソース、ドレイン
間には高電圧がかからず、安定した、信頼性の高いリセ
ット動作が得られる。

【０１２５】図７は、本発明の実施の形態４の負電圧高
圧発生回路２０１の構成を示す概略ブロック図である。
図８はリセット動作時の電圧変化を示している。

【０１２６】実施の形態２ではリセット時、トランジス
タＰチャネルＭＯＳＦＥＴｔｐ０、ＮチャネルＭＯＳＦ
ＥＴｔｎ１、ＮチャネルＭＯＳＦＥＴｔｎ２に比較的大
きな電圧をかけたたまま放電電流を流していた。実施の
形態１と同様、オンしているトランジスタのソース、ド
レイン間に大きな電圧を印加することを避けるために、
図７の回路ではＰチャネルＭＯＳＦＥＴｔｐ０とＮチャ
ネルＭＯＳＦＥＴｔｎ２との間に抵抗Ｒ２を挿入してい
る。

【０１２７】リセット時（信号／ＲＳが“Ｌ”レベ
ル）、ＰチャネルＭＯＳＦＥＴｔｐ０がオンしノードＮ
３の電位をＶ_ccに持上げる。抵抗Ｒ２が存在するために
Ｎ３の電位は瞬時にＶ_ccになる。ノードＮ４の電位は抵
抗Ｒ２とＰチャネルＭＯＳＦＥＴｔｐ０によって徐々に
上昇し、したがって出力Ｖ_nnも徐々に上昇していく。

【０１２８】このときＶ_nnとＮ４との電位差は非常に小
さく、少なくともＮチャネルＭＯＳＦＥＴｔｎ１のしき
い値以下に設定する。したがってＮチャネルＭＯＳＦＥ
Ｔｔｎ２がオンしている間は、ＮチャネルＭＯＳＦＥＴ
ｔｎ１はオフ状態である（図８中、Ｔ４〜Ｔ５の期間に
相当）。

【０１２９】Ｖ_nnが接地レベルに近づくとＮチャネルＭ
ＯＳＦＥＴｔｎ２はオフし始める。したがって、Ｎ４は
ＰチャネルＭＯＳＦＥＴｔｐ０と抵抗Ｒ２の経路で充電
され、Ｖ_ccまで持上げる。

【０１３０】これによりＮチャネルＭＯＳＦＥＴｔｎ１
は十分オンし、出力に接地レベルを供給する。

【０１３１】以上説明したような方法をとれば、リセッ
ト時にもオンしているトランジスタのソース、ドレイン
間に高電圧がかからず、安定した、信頼性の高いリセッ
ト動作が得られる。

【０１３２】図９は、本発明の実施の形態５の負電圧高
圧発生回路２０１の構成を示す概略ブロック図である。

【０１３３】図１０はそのリセット動作時の電圧変化を
示している。実施の形態４ではトランジスタのソース、
ドレインには（オン時）高電圧がはからない構成であっ
たが、Ｖ_nnを発生しているときＮチャネルＭＯＳＦＥＴ
ｔｎ２のゲートにはＶ_ccがかかり、ソース、ドレイン、
チャネル（このときＮチャネルＭＯＳＦＥＴｔｎ２はオ
ン状態）にはＶ_nnがかかっている状態である。

【０１３４】このため、ＮチャネルＭＯＳＦＥＴｔｎ２
のゲート酸化膜に過大なストレスがかかり、信頼性上問
題がある。

【０１３５】そこで図９、図１０に示すように、チャー
ジポンプの出力がある一定のレベル（Ｖ_nn1 ）に達した
とき論理が変化する信号（ＶＭＯＤ）を利用する。図９
中の内部制御信号発生回路２２３では、信号ＶＭＯＤは
ＮＯＲ回路の１つの入力端に入力しているので、チャー
ジポンプ出力が十分負電圧に達したとき、信号ＶＭＯＤ
が“Ｈ”レベルとなると、信号／ＲＳにかかわりなく、
上記ＮＯＲ回路の出力であるノードＮ５の電位は“Ｌ”
レベルとなり、ＮチャネルＭＯＳＦＥＴｔｎ２のゲート
電圧ストレスを緩和する。

【０１３６】図１１は、本発明の実施の形態６の正電圧
高圧発生回路１０１の構成を示す概略ブロック図であ
る。

【０１３７】図１２は、そのリセット動作時の電圧変化
を示している。実施の形態３では、出力電圧Ｖ_ppをリセ
ットする場合、抵抗Ｒ１を介して行なうため、出力の放
電に非常に長い時間がかかった。

【０１３８】これを改善するために図１１のような回路
構成をとった。すなわちノードＮ１を直接ＰチャネルＭ
ＯＳＦＥＴｔｐ１のゲートに入力することによりＰチャ
ネルＭＯＳＦＥＴｔｐ１を通して出力をＶ_ccにリセット
するという構成である。

【０１３９】ＰチャネルＭＯＳＦＥＴｔｐ１のソース、
ドレイン間の電位差はＶ_pp−Ｖ_ccであり、比較的小さい
ためオン時の耐圧はさほど問題にならない。

【０１４０】したがってリセット時最も電位差が生じる
ＰチャネルＭＯＳＦＥＴｔｐ２およびＮチャネルＭＯＳ
ＦＥＴｔｎ０の間の部分に抵抗Ｒ１を挿入すればよい。

【０１４１】図１２に示すように、ＰチャネルＭＯＳＦ
ＥＴｔｎ１のゲートが抵抗を介さずに放電されるため、
Ｎ２のノードの電位も、図６の場合に比べて速やかに接
地レベルに達する。したがって、出力がリセットされる
時間も短縮される。

【０１４２】図１３は、本発明の実施の形態７の負電圧
高圧発生回路２０１の構成を示す概略ブロック図であ
る。

【０１４３】図１４は、そのリセット動作時の電圧変化
を示している。実施の形態４ではＶ_nnをリセットする場
合、抵抗Ｒ２を介して行なうため、出力の充電に非常に
長い時間がかかった。これを改善するために図１３のよ
うな回路構成をとった。

【０１４４】すなわちノードＮ３を直接ＮチャネルＭＯ
ＳＦＥＴｔｎ１のゲートに入力することにより、Ｎチャ
ネルＭＯＳＦＥＴｔｎ１を通して出力を接地レベルにリ
セットするという構成である。

【０１４５】ＮチャネルＭＯＳＦＥＴｔｎ１のソース、
ドレイン間の電位差はＶ_nnであり、比較的小さいため、
オン時の耐圧はさほど問題にならない。したがって、リ
セット時、最も電位差が生じるＮチャネルＭＯＳＦＥＴ
ｔｎ２およびＰチャネルＭＯＳＦＥＴｔｐ０の間の部分
に抵抗Ｒ２を挿入すればよい。

【０１４６】図１４に示すように、ＮチャネルＭＯＳＦ
ＥＴｔｎ１のゲートが抵抗を介さずに放電されるため、
Ｎ４のノードの電位も図８の場合に比べて、速やかに接
地レベルに達する。したがって、出力がリセットされる
時間も短縮される。

【０１４７】なお、この実施の形態７においても、Ｎチ
ャネルＭＯＳＦＥＴｔｎ２のゲート酸化膜に加わるスト
レスを緩和するために、図９に示した実施の形態５と同
様な変形を行なうことができる。

【０１４８】図１５は、実施の形態７の変形例を示す。
実施の形態５と同様に、チャージポンプの出力がある一
定のレベルに達したとき論理が変化する信号（ＶＭＯ
Ｄ）を利用する。図１５中の内部制御信号発生回路２２
３では、信号ＶＭＯＤはＮＯＲ回路の１つの入力端に入
力しているので、チャージポンプ出力が十分負電圧に達
したとき、信号ＶＭＯＤが“Ｈ”レベルとなると、信号
／ＲＳの値に関わりなく、上記ＮＯＲ回路の出力である
ノードＮ５の電位は“Ｌ”レベルとなり、ＮチャネルＭ
ＯＳＦＥＴｔｎ２のゲート電圧ストレスが緩和される。

【０１４９】

【発明の効果】請求項１記載のリセット回路は、出力端
への正電圧の電源電位のリセット動作を第１のＰチャネ
ルＭＯＳＦＥＴを介して行なっている。このため、出力
端の電位がしきい値電圧分降下するということがない。

【０１５０】また、上記第１のＰチャネルＭＯＳＦＥＴ
をオフさせる信号の電位は、第３の電源電位としたの
で、出力端の電位が第３の電源電位となっても、上記ト
ランジスタがオンすることなく、第２の電源電位と出力
端とは良好に分離される。

【０１５１】しかも、上記第１のＰチャネルＭＯＳＦＥ
Ｔはエンハンスメント型でよいため、製作のための工程
数が増加するという問題も生じない。

【０１５２】請求項２記載のリセット回路は、請求項１
記載のリセット回路の構成において、第１のＰチャネル
ＭＯＳＦＥＴを駆動する制御回路も、エンハンスメント
型トランジスタのみで構成した。

【０１５３】このため、製作のための工程数が増加する
という問題が生じない。請求項３記載のリセット回路に
おいては、請求項２記載のリセット回路の構成におい
て、第１のＰチャネルＭＯＳＦＥＴを駆動する制御回路
中には、トランジスタに加わる電圧を緩和するための抵
抗が負荷されている。

【０１５４】したがって、トランジスタ中の高電界が緩
和され、信頼性の高い正電圧リセット回路が実現でき
る。

【０１５５】請求項４記載のリセット回路においては、
請求項２記載のリセット回路の構成において、第１のＰ
チャネルＭＯＳＦＥＴを駆動する制御回路中のトランジ
スタに加わる電圧を緩和するための抵抗が負荷されてい
る。

【０１５６】しかも、第１のＰチャネルＭＯＳＦＥＴの
ゲートの駆動信号は、この抵抗を介さずに供給される構
成となっている。

【０１５７】したがって、トランジスタ中の高電界が緩
和され信頼性の高い正電圧リセット回路が実現できるば
かりでなく、動作速度も向上する。

【０１５８】請求項５記載のリセット回路は、出力端へ
の負電圧の電源電位のリセット動作を第１のＮチャネル
ＭＯＳＦＥＴを介して行なっている。このため出力端の
電位がしきい値電圧分上昇するということがない。

【０１５９】また、上記第１のＮチャネルＭＯＳＦＥＴ
をオフさせる信号の電位は、負電位の第２の電源電位と
したので、出力端の電位が第２の電源電位となっても、
上記トランジスタがオンすることなく第１の電源電位と
出力端とは良好に分離される。

【０１６０】しかも、上記第１のＮチャネルＭＯＳＦＥ
Ｔはエンハンスメント型でよいため、製作のための工程
数が増加するという問題も生じない。

【０１６１】請求項６記載のリセット回路は、請求項５
記載のリセット回路の構成において、第１のＮチャネル
ＭＯＳＦＥＴを駆動する制御回路も、エンハンスメント
型トランジスタのみで構成したため、製作のための工程
数が増加するということがない。

【０１６２】請求項７記載のリセット回路においては、
請求項６記載のリセット回路の構成において、第１のに
ＮチャネルＭＯＳＦＥＴを駆動する制御回路中のトラン
ジスタに加わる電圧を緩和するための抵抗が負荷されて
いる。

【０１６３】したがって、トランジスタの高電界が緩和
され、信頼性の高い負電圧リセット回路が実現できる。

【０１６４】請求項８記載のリセット回路では、一定値
以下の負電圧出力中は、オンしている第２のＮチャネル
ＭＯＳＦＥＴのゲートには、第１の電源電位が印加され
る。したがって、このトランジスタのゲート・ソース間
の電界が緩和され、さらに信頼性の高い負電圧リセット
回路が実現できる。

【０１６５】請求項９記載のリセット回路においては、
請求項６記載のリセット回路の構成において、第１のＮ
チャネルＭＯＳＦＥＴを駆動する制御回路中のトランジ
スタに加わる電圧を緩和するための抵抗が負荷されてい
る。

【０１６６】しかも、第１のＮチャネルＭＯＳＦＥＴの
ゲートの駆動信号は、この抵抗を介さずに供給される構
成となっている。

【０１６７】したがって、トランジスタ中の高電界が緩
和され信頼性の高い負電圧リセット回路が実現できるば
かりでなく、動作速度も向上する。

【０１６８】請求項１０記載のリセット回路において
は、一定値以下の負電圧出力中は、オン状態となってい
る第２のＮチャネルＭＯＳＦＥＴのゲートには、第１の
電源電位が印加される。したがって、このトランジスタ
のゲート・ソース間の電界が緩和され、さらに信頼性の
高い負電圧リセット回路が実現できる。しかも、第１の
ＮチャネルＭＯＳＦＥＴのゲートの駆動信号は、制御回
路中のトランジスタに加わる電圧を緩和するための抵抗
を介さずに供給される構成となっている。

【０１６９】したがって、トランジスタ中の高電界が緩
和され信頼性の高い負電圧リセット回路が実現できるば
かりでなく、動作速度も向上する。

【図面の簡単な説明】

【図１】本発明の実施の形態１の正電圧高圧発生回路
１０１の構成を示す概略ブロック図である。

【図２】実施の形態１の動作中の電位変化を示す図で
ある。

【図３】本発明の実施の形態２の負電圧高圧発生回路
２０１の構成を示す概略ブロック図である。

【図４】実施の形態２の動作中の電位変化を示す図で
ある。

【図５】本発明の実施の形態３の正電圧高圧発生回路
１０１の構成を示す概略ブロック図である。

【図６】実施の形態３の動作中の電位変化を示す図で
ある。

【図７】本発明の実施の形態４の負電圧高圧発生回路
２０１の構成を示す概略ブロック図である。

【図８】実施の形態４の動作中の電位変化を示す図で
ある。

【図９】本発明の実施の形態５の負電圧高圧発生回路
２０１の構成を示す概略ブロック図である。

【図１０】実施の形態５の動作中の電位変化を示す図
である。

【図１１】本発明の実施の形態６の正電圧高圧発生回
路１０１の構成を示す概略ブロック図である。

【図１２】実施の形態６の動作中の電位変化を示す図
である。

【図１３】本発明の実施の形態７の負電圧高圧発生回
路２０１の構成を示す概略ブロック図である。

【図１４】実施の形態７の動作中の電位変化を示す図
である。

【図１５】実施の形態７の変形例を示す概略ブロック
図である。

【図１６】従来の正電圧高圧発生回路の構成を示す概
略ブロック図である。

【図１７】従来の負電圧高圧発生回路の構成を示す概
略ブロック図である。

【図１８】従来のフラッシュメモリの構成を示す概略
ブロック図である。

【図１９】フラッシュメモリのメモリセルへの消去・
書込・読出動作を説明する図である。

【図２０】フラッシュメモリの書込プログラムの過程
を示す図である。

【図２１】フラッシュメモリの書込プログラムのシー
ケンスを示す図である。

【符号の説明】

１書込／消去回路、２データ入出力バッファ、３
センスアンプ、４書込回路、５カラムデコーダ、６
６Ｖ発生回路、７ −４Ｖ発生回路、８ −８Ｖ発生
回路、９セレクトゲートデコーダ、１０ソース線ド
ライバ、１１メモリセルアレイ、１２ロウデコーダ、
１３アドレスバッファ、１４基準電圧発生回路、１
５ウェル電位切換回路、１６トランスファーゲー
ト、１７、１８カラムラッチ、１９１０Ｖ／４Ｖ発
生回路、２０ベリファイ制御回路、１０１正電圧高
圧発生回路、１０２リセット回路、１０３正電圧高
圧発生部、１０４発振器、１０５正電圧チャージポ
ンプ回路、１０６出力端、１１２、１２２リセット
回路、２０１負電圧高圧発生回路、２０２リセット
回路、２０３負電圧高圧発生部、２０４発振器、２
０５負電圧チャージポンプ回路、２０６出力端、２
１２、２２２リセット回路、２２３内部制御信号発
生回路、２３２リセット回路。

Claims

【特許請求の範囲】

【請求項１】第１の電源電位、前記第１の電源電位よ
りも高い第２の電源電位および前記第２の電源電位より
もさらに高い第３の電源電位が外部から供給され、第１
および第２の信号レベルの電位間で切換わる制御信号に
より、出力端に前記第３の電源電位を出力している状態
を前記第２の電源電位を出力する状態に切換えるリセッ
ト回路であって、前記第１の電源電位が供給される第１の入力端と、前記第２の電源電位が供給される第２の入力端と、前記制御信号により前記第３の電源電位の供給を停止ま
たは開始する供給源の出力が供給される第３の入力端
と、前記制御信号の電位レベルに応じて、前記第１の電源電
位または前記第３の電源電位を出力する制御回路と、前記制御回路の出力がゲートに入力され、ドレインが前
記第２の入力端に接続する第１のＰチャネルＭＯＳＦＥ
Ｔと、前記第３の入力端ならびに前記第１のＰチャネルＭＯＳ
ＦＥＴのソースおよびバックゲートと接続する前記出力
端とを備えた、リセット回路。
【請求項２】前記制御回路は、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第１のＰチ
ャネルＭＯＳＦＥＴのゲートに接続する第２のＰチャネ
ルＭＯＳＦＥＴと、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記第１の入力端に接続し、ドレインが前記第２
のＰチャネルＭＯＳＦＥＴのドレインに接続するＮチャ
ネルＭＯＳＦＥＴとを含む、請求項１記載のリセット回
路。
【請求項３】前記制御回路は、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第１のＰチ
ャネルＭＯＳＦＥＴのゲートに接続する第２のＰチャネ
ルＭＯＳＦＥＴと、前記第２のＰチャネルＭＯＳＦＥＴのドレインに一端が
接続する抵抗と、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記第１の入力端に接続し、ドレインが前記抵抗
の他端に接続するＮチャネルＭＯＳＦＥＴとを含む、請
求項１記載のリセット回路。
【請求項４】前記制御回路は、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続する第２のＰチャネルＭＯＳＦ
ＥＴと、前記第２のＰチャネルＭＯＳＦＥＴのドレインに一端が
接続し、他端が前記第１のＰチャネルＭＯＳＦＥＴのゲ
ートに接続する抵抗と、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記第１の入力端に接続し、ドレインが前記抵抗
の他端に接続するＮチャネルＭＯＳＦＥＴとを含む、請
求項１記載のリセット回路。
【請求項５】第１の電源電位および第１の電源電位よ
り低く負値である第２の電源電位が外部から供給され、
第１および第２の信号レベルの電位間で切換わる制御信
号により、出力端に前記第２の電源電位を出力している
状態を前記第１の電源電位を出力する状態に切換えるリ
セット回路であって、前記第１の電源電位が供給される第１の入力端と、前記制御信号により前記第２の電源電位の供給を停止ま
たは開始する供給源の出力が供給される第２の入力端
と、前記制御信号の電位レベルに応じて、前記第１の電源電
位または前記第２の電源電位を出力する制御回路と、前記制御回路の出力がゲートに入力され、ソースが前記
第１の入力端に接続する第１のＮチャネルＭＯＳＦＥＴ
と、前記第２の入力端ならびに前記第１のＮチャネルＭＯＳ
ＦＥＴのドレインおよびバックゲートとを接続する前記
出力端とを備えた、リセット回路。
【請求項６】前記制御回路は、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第１のＮチ
ャネルＭＯＳＦＥＴのゲートに接続する第２のＮチャネ
ルＭＯＳＦＥＴと、ゲートが、前記第１の入力端に接続し、ドレインが前記
第２のＮチャネルＭＯＳＦＥＴのドレインと接続するＰ
チャネルＭＯＳＦＥＴと、前記制御信号が入力し、出力が前記ＰチャネルＭＯＳＦ
ＥＴのソースおよびバックゲートに接続する反転回路と
を含む、請求項５記載のリセット回路。
【請求項７】前記制御回路は、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続し、ドレインが前記第１のＮチ
ャネルＭＯＳＦＥＴのゲートに接続する第２のＮチャネ
ルＭＯＳＦＥＴと、前記第２のＮチャネルＭＯＳＦＥＴのドレインに一端が
接続する抵抗と、ゲートが前記第１の入力端に接続し、ドレインが前記抵
抗の他端と接続するＰチャネルＭＯＳＦＥＴと、前記制御信号が入力し、出力が前記ＰチャネルＭＯＳＦ
ＥＴのソースおよびバックゲートに接続する反転回路と
を含む、請求項５記載のリセット回路。
【請求項８】前記制御回路は、内部制御信号発生手段を備え、前記内部制御信号発生手段は、前記制御信号を反転して出力する第１の出力端と、前記リセット回路の出力端の電位が一定値以上では前記
制御信号の反転信号を、一定値以下では前記制御信号に
かかわりなく、前記第１の電源電位を出力する第２の出
力端とを含み、ゲートが前記内部制御信号発生手段の第２の出力端に接
続し、ソースおよびバックゲートが前記リセット回路の
出力端に接続し、ドレインが前記第１のＮチャネルＭＯ
ＳＦＥＴのゲートに接続する第２のＮチャネルＭＯＳＦ
ＥＴと、前記第２のＮチャネルＭＯＳＦＥＴのドレインに一端が
接続する抵抗と、ゲートが前記リセット回路の第１の入力端に接続し、ド
レインが前記抵抗の他端と接続し、ソースおよびバック
ゲートが前記内部制御信号発生手段の第１の出力端に接
続するＰチャネルＭＯＳＦＥＴとをさらに備える、請求
項５記載のリセット回路。
【請求項９】前記制御回路は、ゲートに前記制御信号が入力し、ソースおよびバックゲ
ートが前記出力端に接続する第２のＮチャネルＭＯＳＦ
ＥＴと、前記第２のＮチャネルＭＯＳＦＥＴのドレインに一端が
接続し、他端が前記第１のＮチャネルＭＯＳＦＥＴのゲ
ートに接続する抵抗と、ゲートが前記第１の入力端に接続し、ドレインが前記抵
抗の他端と接続するＰチャネルＭＯＳＦＥＴと、前記制御信号が入力し、出力が前記ＰチャネルＭＯＳＦ
ＥＴのソースおよびバックゲートに接続する反転回路と
を含む、請求項５記載のリセット回路。
【請求項１０】前記制御回路は、内部制御信号発生手段を備え、前記内部制御信号発生手段は、前記制御信号を反転して出力する第１の出力端と、前記リセット回路の出力端の電位が一定値以上では前記
制御信号の反転信号を、一定値以下では前記制御信号に
関わりなく、前記第１の電源電位を出力する第２の出力
端とを含み、ゲートが前記内部制御信号発生手段の第２の出力端に接
続し、ソースおよびバックゲートが前記リセット回路の
出力ノードに接続する第２のＮチャネルＭＯＳＦＥＴ
と、前記第２のＮチャネルＭＯＳＦＥＴのドレインに一端が
接続する抵抗と、ゲートが前記リセット回路の第１の入力端に接続し、ド
レインが前記抵抗の他端および前記第１のＮチャネルＭ
ＯＳＦＥＴのゲートと接続し、ソースおよびバックゲー
トが前記内部制御信号発生手段の第１の出力端に接続す
るＰチャネルＭＯＳＦＥＴとをさらに備える、請求項５
記載のリセット回路。