JPH0814990B2

JPH0814990B2 - 半導体メモリ

Info

Publication number: JPH0814990B2
Application number: JP28950887A
Authority: JP
Inventors: 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-18
Filing date: 1987-11-18
Publication date: 1996-02-14
Anticipated expiration: 2011-02-14
Also published as: JPH01133289A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとして電気的にデータ消去が可
能な不揮発性トランジスタが使用された半導体メモリに
関する。

（従来の技術）データの消去が可能な不揮発性半導体メモリはEPROM
（Erasable and Programable Read Only Memory）とし
て知られており、その中で電気的にデータ消去が行われ
るものを特にE²PROM（Electrically Erasable PROM）と
称されている。さらに、このE²PROMの中には全セル一括
してデータ消去を行なうことができるものがあり、これ
には例えば文献「1987 IEEE International Solid−S
tate Circuits Conference DIGEST OF TECHNICAL PAPER
S」の第76頁ないし第77頁に開示されている「A128K Fl
ash EEPROM using Double Polysilでcon Technolog
y」が知られてる。

第11図は上記文献に開示されているセルを使用した従
来のE²PROMのメモリセルアレイ部分の等価回路図であ
る。図中、90はそれぞれフローティングゲート電極（浮
遊ゲート電極）及びコントロールゲート電極（制御ゲー
ト電極）を備え、データ消去が電気的に行なえる不揮発
性トランジスタからなるメモリセルであり、これらメモ
リセル90は行列状に配置されている。そして、図中の横
方向である行方向の同一行に配置されている各メモリセ
ル90のドレインは複数のビット線91のいずれかにそれぞ
れ共通接続されており、かつ同一行に配置されている各
メモリセル90のソースは複数の接地（V_SS）線92のいず
れかにそれぞれ共通接続されている。また、図中の縦方
向である列方向の同一列に配置されている各メモリセル
90のコントロールゲート電極は複数の行線93のいずれか
にそれぞれ共通接続されている。このようなメモリでは
ビット線91と行線93に選択的に所定電圧を印加すること
により１ビットのセルを選択してデータの読出し、書込
みを行なうことができ、かつ全てのビット線91に同時に
所定電圧を印加することにより全ビット一括してデータ
消去を行なうことができる。

このメモリでは１ビットのメモリセルが１個の不揮発
性トランジスタで構成されているのでセルの高集積化が
実現できる。ところが、データ消去は全セル一括して、
もしくはビット線単位でしか行なうことができず、並列
書込み／読出しメモリの処理単位であるバイト単位でデ
ータ消去を行なうことができないという不都合がある。

このため、さらに従来ではバイト単位でデータ消去を
行なうことができるE²PROMが発表されている。このよう
なメモリには例えば文献「1987 IEEE International
Solid−State Circuits Conference DIGEST OF TECHNIC
AL PAPERS」の第78頁ないし第79頁に開示されている「A
Million−cycle CMOS 256K EEPROM」が知られている。

ところが、このメモリでは１ビットのメモリセルを２
個もしくは４個のトランジスタで構成する必要があるた
め、セルの高集積化は不可能である。

このように従来ではバイト単位で電気的にデータ消去
を行なおうとすると、セルの高集積化が損われるという
欠点がある。そこで、本発明者は先に、セルの高集積化
を損わずにバイト単位で電気的にデータ消去を行なうこ
とができる不揮発性半導体メモリを発明した（特願昭62
−101427号）。第12図はその出願に係るE²PROMのメモリ
セルアレイ部分の等価回路図である。図において、10は
それぞれメモリセル11が８個直列接続されて構成された
直列回路である。これら各直列回路10内の各メモリセル
11は、それぞれソース，ドレイン領域、このソース，ド
レイン領域間のチャネル領域上に設けられたフローティ
ングゲート電極、このフローティングゲート電極と重な
るように設けられたイレーズゲート電極及びコントロー
ルゲート電極とからなり、電気的にデータ消去が可能な
不揮発性トランジスタで構成されている。これら直列回
路10は行列状に配置されており、各直列回路10の一端は
複数のビット線12₁,…12_Nのいずれかに接続されてお
り、他端はそれぞれ0Vの電圧（V_SS）が印加される複数
の接地線13₁,…13_Mのいずれかに接続されている。ま
た、直列回路10内の各８個のメモリセル11のコントロー
ルゲート電極は各８本の行線14₁₁,14₂₁,…14₈₁〜14_1M,1
4_2M,…14_8Mのそれぞれに接続されており、これら各８本
の行線14₁,14₂,…14₈は図中の横方向である行方向に配
置された複数の直列回路10に対して共通に配線されてい
る。さらに、各直列回路10内の８個のメモリセル11のイ
レーズゲート電極は共通に接続されており、同一列に配
置された各直列回路10の共通イレーズゲート電極は各列
毎に設けられた消去線15₁〜15_Nのいずれか１本にスイッ
チ用の各トランジスタ16を介して接続されている。ま
た、同一行に配置された直列回路10の共通イレーズゲー
ト電極に接続されたトランジスタ16のコントロールゲー
ト電極は、各行毎に設けられた消去選択線17₁〜17_Mのい
ずれか１本に共通に接続されている。

このような回路構成のメモリを実際に半導体チップ上
に実現した場合の素子構造を第13図に示す。第13図
（Ａ）はそのパターン平面図であり、第13図（Ｂ）は同
図（Ａ）のＩ−Ｉ′線に沿った断面図、第13図（Ｃ）は
同図（Ａ）のII−II′線に沿った断面図、第13図（Ｄ）
は同図（Ａ）のIII−III′線に沿った断面図である。こ
のメモリは基板20として例えばＰ型シリコン半導体基板
が使用される。この基板20の表面領域には上記各直列回
路10を構成する８個のメモリセル11のソース，ドレイン
領域となるN⁺型領域21がそれぞれ分離して形成されてい
る。そして第13図（Ａ）中、最上部と中央部にそれぞれ
位置するN⁺型領域21A,21Bはそれぞれ互いに隣合う直列
回路で共通にされており、最上部に位置している一方の
N⁺型領域21Aは前記接地線13として使用される。また上
記N⁺型領域21Bには、それぞれコンタクトホール22を介
して例えばアルミニウムで構成された金属配線23が接続
されている。この金属配線23はそれぞれ前記ビット線12
として使用される。また、各N⁺型領域21相互間には、絶
縁膜を介して第１層目の多結晶シリコン層で構成され、
電気的に浮遊状態にされた電極24が形成されている。こ
れらの電極24は各メモリセル11のフローティングゲート
電極を構成している。さらに第13図（Ａ）中、横方向に
配置された複数の電極24上に渡って第３層目の多結晶シ
リコン層で構成された電極25が絶縁膜を介して形成され
ている。これらの電極25は各メモリセル11のコントロー
ルゲート電極と行線14を構成している。さらに各列に配
置された直列回路の相互間には第２層目の多結晶シリコ
ン層で構成された電極26が絶縁膜を介して形成されてお
り、この電極26は上記第１層目の多結晶シリコン層で構
成された各電極24の一部と重なっている。この電極26は
前記直列回路の各メモリセル11の共通イレーズゲート電
極を構成している。

上記N⁺型領域21B相互間にはN⁺型領域21Cがそれぞれ形
成されており、このN⁺型領域21Cと離間するように図中
の上下方向に一対のN⁺型領域21Dが形成されている。上
記N⁺型領域21Cと21Dは前記スイッチ用トランジスタ16の
ソース，ドレイン領域を構成しており、その相互間には
第３層目の多結晶シリコン層で構成された電極27が絶縁
膜を介して形成されている。この電極27はこのトランジ
スタ16のコントロールゲート電極と前記消去選択線17を
構成している。そして、上記共通イレーズゲート電極と
なる電極26はダイレクトコンタクト部を介して上記N⁺型
領域21Dと接続されており、上記N⁺型領域21Cにはコンタ
クトホール28を介して例えばアルミニウムで構成された
金属配線29が接続されている。この金属配線29は前記消
去線15として使用される。

すなわち、このメモリは直列接続されたそれぞれ８個
のメモリセル11で各直列回路10を構成し、各直列回路10
の一端を金属配線23からなるビット線12に接続し、他端
をN⁺型領域21Aからなる接地線13に接続し、各メモリセ
ル11のコントロールゲート電極を電極25で構成された行
線14に接続すると共に各メモリセル11の共通イレーズゲ
ート電極をそれぞれ消去選択線17の信号で導通制御され
るトランジスタ16を介して消去線15に接続するようにし
たものである。

ところが、このようなメモリにおけるデータの読出し
は１個の直列回路10を選択し、この選択された直列回路
10内の８個のメモリセルで順次行われているため、例え
ばバイト単位（８ビット単位）でデータ読出しを行なう
場合に、動作速度が遅くなるという問題がある。

（発明が解決しようとする問題点）このように、この発明の途中で考えられたメモリで
は、セルの高集積化を損わずに複数ビット単位で電気的
にデータ消去を行なうことができるが、複数ビット単位
でデータの並列的な読出しが高速に行なえないという問
題がある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、セルの高集積化を損わずにバイト
単位もしくは全ビット同時に電気的にデータ消去を行な
うことができ、かつ複数ビット単位の並列的なデータ読
出しを高速に行なうことができる半導体メモリを提供す
ることにある。

［発明の構成］（問題点を解決するための手段）この発明の半導体メモリは、書込み及び読出しが可能
なメモリセルが複数個直列接続され、行列状に配置され
た複数個の直列回路と、上記複数個の直列回路のうち同
一列に配置された各直列回路それぞれの一端が共通に接
続されたビット線と、上記複数個の直列回路のうち同一
行に配置された各直列回路に対して共通に設けられ、こ
れら各直列回路を構成するメモリセルにそれぞれ接続さ
れた複数の行線と、データの書込み時もしくは読出し時
に上記各行線に所定電圧を順次印加し、これら各行線に
接続された同一行の上記直列回路内の各メモリセルを並
列に順次選択するメモリセル選択手段と、上記各ビット
線毎に上記直列回路内のメモリセルと同じ数だけ設けら
れ、それぞれ上記直列回路内の各メモリセルからの読出
しデータもしくはメモリセルに対する書込みデータを記
憶する複数個のデータラッチ回路とから構成されてい
る。

（作用）この発明の半導体メモリでは、データの書込み時には
各ビット線毎に設けられた複数個の各データラッチ回路
に順次ラッチされるデータがビット線に伝達される。ま
た、メモリセル選択手段により、直列回路内の各メモリ
セルが順次選択され、ビット線に伝達された書込みデー
タに基づいて直列回路内の対応する位置のメモリセルに
対して順次データ書込みが行われる。これ以降は、同様
にして各直列回路内のメモリセルに対して順次データ書
込みが行われる。

データの読出し時には、メモリセル選択手段により、
同一行の直列回路内の対応する位置の各メモリセルが並
列に選択され、読出しデータが各ビット線に伝達され
る。各ビット線に読出されたデータは各ビット線毎に設
けられた複数個の各データラッチ回路にラッチされる。
これ以降は、同様にして各直列回路内の異なる位置のメ
モリセルから順次データ読出しが行われ、各データラッ
チ回路にラッチされる。

（実施例）以下、図面を参照してこの発明の実施例を説明する。

第１図はこの発明をE²PROMに実施した場合の構成を示
すものであり、前記第13図に示すようなメモリセルアレ
イ部分を周辺回路と共に示す延滞の回路図である。前記
Ｎ本の各ビット線12及びＮ本の消去線15は、消去制御信
号ER及びカラムアドレス入力が入力されるカラムデコー
ダ／入出力回路30に接続されている。このカラムデコー
ダ／入出力回路30には後述するロウアドレス入力の一部
が入力されており、８ビットの入出力データの授受がメ
モリ外部との間で行われる。なお、このカラムデコーダ
／入出力回路30の具体的な構成については後に詳述す
る。

上記各８本の行線14₁,14₂,…14₈はＭ個の直列回路セ
レクタ31₁〜31_Mのうち対応するものに接続されている。
これら直列回路セレクタ31及び前記Ｍ本の消去選択線17
は、ロウアドレス入力及び上記消去制御信号ERが入力さ
れるロウデコーダ32に接続されている。このロウデコー
ダ32はロウアドレス入力に応じて、いずれか１個の直列
回路セレクタ31に対して選択信号を出力すると共に、デ
ータ消去時にはロウアドレス入力に対応してＭ本の消去
選択線17のうちのいずれか１本に高電圧を選択的に出力
する。

第２図は上記カラムデコーダ／入出力回路30の内部構
成を具体的に示す回路図である。図において、35は前記
カラムアドレス入力及び消去制御信号ERが入力されるカ
ラムデコーダである。このカラムデコーダ35には前記Ｎ
本の消去線15が接続されていると共に、Ｎ本の制御線36
₁ないし36_Nが接続されている。このカラムデコーダ35
は、データの書込み及び読出し時にはカラムアドレス入
力に応じてＮ本の制御線36₁ないし36_Nのいずれか１本を
選択して高電位を出力し、データ消去時にはＮ本の消去
線15のいずれか１本を選択して高電圧を出力する。

37は前記ロウアドレス入力の一部（例えば前記各直列
回路セレクタ34が３ビットのアドレスA1,A2,A3に基づい
て前記各８本の行線14の選択を行なう場合には、これと
同じ３ビットのアドレスA1,A2,A3）が入力されるセレク
タであり、このセレクタ37は８個の部分セレクタRD1〜R
D8で構成され、入力アドレスに基づいて８本の制御線38
₁ないし38_Nのいずれか１本を選択して高電位に設定す
る。

39₁〜39_Nは第１のデータ線、40₁〜40₈は第２のデータ
線であり、これら第１、第２のデータ線の各交点にはそ
れぞれ１ビットのデータをラッチするラッチ回路41₁₁,
…41_1N〜41₈₁,…41_8Nが設けられている。これらＮ×８
個のラッチ回路41のうち、同一列（図中の縦方向）に配
置された各８個のラッチ回路はデータトランスファ用の
各MOSトランジスタ42を介して上記Ｎ本の各第１のデー
タ線39に共通に接続されており、同一行（図中の横方
向）に配置された各Ｎ個のラッチ回路はデータトランス
ファ用の各MOSトランジスタ43を介して８本の各第２の
データ線40に共通に接続されている。そして、上記Ｎ組
８個の各MOSトランジスタ42のゲートは上記８本の各制
御線38₁ないし38_Nそれぞれに接続されており、上記８組
Ｎ個の各MOSトランジスタ43のゲートは上記Ｎ本の各制
御線36₁ないし36_Nそれぞれに接続されている。

上記第１のデータ線39₁〜39_Nにはそれぞれ２個のデー
タトランスファ用のMOSトランジスタ44、45の各一端が
接続されている。このうち、各一方のMOSトランジスタ4
4の他端はセンスアンプ（SA）46を介して前記各ビット
線12に接続されており、各他方のMOSトランジスタ45の
他端はデータ入力バッファ（DB）47及びデータトランス
ファ用のMOSトランジスタ48を介して前記各ビット線12
に接続されている。上記各MOSトランジスタ45、48のゲ
ートは、データの読出し時には低電位にされ、データ書
込み時には高電位にされる読出し／書込み制御信号/W
が与えられる制御線49に接続されており、上記各MOSト
ランジスタ44のゲートは各インバータ50を介してこの制
御線49に接続されている。

また、上記８本の第２のデータ線40₁〜40₈には８個の
各データ入出力回路（I/O1〜I/O8）51₁〜51₈のそれぞれ
が接続されている。

このような構成でなるカラムデコーダ／入出力回路30
では、前記Ｎ本のビット線12に対して各８個のラッチ回
路41が設けられており、さらに各ビット線12に対してそ
れぞれ１個のセンスアンプ46とデータ入力バッファ47と
が設けられている。なお、上記各MOSトランジスタは全
てＮチャネルのものである。

第３図は上記第２図回路中のラッチ回路41の詳細な構
成を示す回路図である。このラッチ回路41は、Ｐチャネ
ル及びＮチャネルMOSトランジスタからなる２個のCMOS
インバータ55、56の入出力端間を交差接続して構成され
る周知のものであり、一方のインバータ55の出力端には
前記データトランスファ用のMOSトランジスタ42の一端
が、他方のインバータ56の出力端には前記データトラン
スファ用のMOSトランジスタ43の一端がそれぞれ接続さ
れている。

第４図は上記第２図回路中のセンスアンプ46の詳細な
構成を示す回路図である。このセンスアンプ46はチップ
イネーブル制御信号▲▼に基づいて活性化される形
式のものであり、ＰチャネルMOSトランジスタ61及びＮ
チャネルMOSトランジスタ62からなり入出力端が短絡さ
れたCMOSインバータ63、このインバータ63と電源V_CCと
の間に接続されゲートに上記チップイネーブル制御信号
▲▼が入力されるＰチャネルMOSトランジスタ64、
上記CMOSインバータ63の出力端と基準電源V_SSとの間に
接続されゲートに上記チップイネーブル制御信号▲
▼が入力されるＮチャネルMOSトランジスタ65、上記Ｐ
チャネルMOSトランジスタ61と並列接続されたＰチャネ
ルMOSトランジスタ66及び上記CMOSインバータ63の出力
端に縦続接続された２個のCMOSインバータ67、68とから
構成されており、インバータ68の出力がセンスアンプ出
力として前記MOSトランジスタ44（第２図に図示）を介
して対応するデータ線39に伝達されると共に上記MOSト
ランジスタ66のゲートに帰還されている。

このような構成でなるセンスアンプでは、チップイネ
ーブル制御信号▲▼が低電位にされたときにトラン
ジスタ64がオン、トランジスタ65がオフすることによっ
て活性化され、対応するビット線12の電位を増幅する。
このとき、初段のCMOSインバータ63の入出力端が短絡さ
れているため、その入力端電位、すなわちビット線電位
は例えばV_CCが5Vのときに例えば1Vに設定される。

第５図は上記第２図回路中にデータ入力バッファ47の
詳細な構成を示す回路図である。このデータ入力バッフ
ァ47はCMOSインバータ71、このインバータ71の出力端に
一端が接続され、ゲートにV_CCが印加されたテプレッシ
ョン型でＮチャネルのMOSトランジスタ72、上記MOSトラ
ンジスタ72の他端と電源V_CCとの間に直列接続された２
個のＮチャネルMOSトランジスタ73、74及びソース・ド
レインが接続されここにパルス信号φが入力され実質的
に容量として作用するＮチャネルMOSトランジスタ75と
から構成されており、トランジスタ73のゲートはトラン
ジスタ74との接続点に、トランジスタ74のゲートは上記
MOSトランジスタ72の他端に、トランジスタ75のゲート
は上記トランジスタ73と74の直列接続点にそれぞれ接続
されている。このような構成でなるデータ入力バッファ
はパルス信号φを用いた電圧昇圧機能を持つ周知のもの
である。

第６図は第２図回路中のセレクタ37内の８個の部分セ
レクタのうちの１つの部分セレクタRD1の詳細な構成を
示す回路図である。この部分セレクタRD1は電源V_CCとイ
ンバータ80の入力端との間に並列接続された３個のＰチ
ャネルMOSトランジスタ81〜83と、上記インバータ80の
入力端と基準電源V_SSの間に直列接続された３個のＮチ
ャネルMOSトランジスタ84〜86とから構成されており、
トランジスタ81と84のゲートには前記３ビットのロウア
ドレス入力のうちのA1が、トランジスタ82と85のゲート
にはA2が、トランジスタ83と86のゲートにはA3がそれぞ
れ入力される。このような構成でなる部分セレクタRD1
では、３ビットのアドレス入力A1、A2、A3が共に高電位
にされ、３個のＮチャネルMOSトランジスタ84〜86が全
てオン状態になったときにインバータ80の入力端がV_SS
に放電される。これにより、インバータ80の出力信号が
高電位され、対応する制御線38が選択される。

上記セレクタ37内の他の部分セレクタもこれと同様の
構成にされ、RD1とは３ビットのアドレス入力が異なる
だけである。第７図に８個の部分セレクタRD1〜RD8のア
ドレス入力をまとめて図示した。

次に上記のような構成でなるメモリの動作を説明す
る。

まず、データ書込み時の動作を第８図（Ａ）、（Ｂ）
のタイミングチャートを用いて説明する。データの書込
みは１個の直列回路10を選択し、この選択された直列回
路10内の８個のセルに対して順次行われる。さらに選択
された直列回路10内では、８本の行線14のうち選択セル
のコントロールゲート電極が接続されている行線に15V
の電圧が印加され、残り７本の行線には20Vの電圧が印
加される。

ここで例えば選択すべき直列回路10がビット線12₁と
８本の行線14₁₁〜14₈₁に接続されたものであるとする
と、ロウデコーダ32から直列回路セレクタ31₁に選択信
号が出力され、この直列回路セレクタ31₁が選択され
る。さらに、カラムデコーダ／入出力回路30内のカラム
デコーダ35から制御線36₁に選択信号が出力され、この
制御線36₁にゲートが接続されている８個のトランジス
タ43がオン状態になる。これにより、第２図中で縦に配
置された８個のラッチ回路41₁₁〜41₈₁に第２のデータ線
40₁〜40₈それぞれのデータが入力可能な状態となる。一
方、選択された直列回路セレクタ31₁からの出力によ
り、まず始めに８本の行線14₁₁〜14₈₁のうち行線14₁₁の
みに15Vの電圧が印加され、残り７本の行線には20Vの電
圧が印加される。このとき他の行線は全て0Vにされる。
このとき、同時にセレクタ37からの出力により、まず始
めに８本の制御線38₁〜38₈のうち制御線38₁のみに5Vの
電圧が印加され、残り７本の制御線38には0Vの電圧が印
加される。これにより、5Vにされた制御線38₁がゲート
に接続されているトランジスタ42がオン状態になり、ラ
ッチ回路41₁₁にラッチされるデータが第１のデータ線39
₁に出力可能な状態となる。このとき、８個のデータ入
出力回路51のうちデータ入出力回路51₁（I/O1）から入
力される書込みデータが第２のデータ線40₁、トランジ
スタ43、ラッチ回路41₁₁及びトランジスタ42を介して第
１のデータ線39₁に伝達される。このデータ書込み時に
は信号線49の信号/Wが高電位にされており、トランジ
スタ45と48がオン状態にされているので、上記データ線
39₁に伝達された書き込みデータがデータ入力バッファ4
7を介してビット線12₁に出力される。このビット線12の
電圧は書込みデータ基づき前記第５図に示すデータ入力
バッファ47で異なる２種類の電圧に設定され、例えば
“1"のデータを書込む場合には10Vに、他方、“0"のデ
ータを書込む場合には0Vにそれぞれ設定される。このと
き他のビット線は全て0Vである。

ここで行線14₁₁を除く７本の行線14₂₁〜14₈₁に印加さ
れた20Vの電圧がコントロールゲート電極に供給される
７個のメモリセル11はそれぞれ３極管動作するため、行
線14₁₁に接続された選択セルのソース、ドレイン領域に
はビット線12₁と設置線13₁それぞれの電圧がほぼそのま
ま印加される。このとき、ビット線12₁に10Vの電圧が印
加されているならば、上記選択セルのソース領域からド
レイン領域に向かって電子が走行する。そして、特にド
レイン領域の近傍に生じる空乏層に電界が集中し、これ
により電子が加速されて前記第13図中の基板20の表面か
ら絶縁膜のエネルギー障壁を越えるに十分なエネルギー
が与えられる。このような電子はホット・エレクトロン
と呼ばれ、この電子は15Vの高電圧に設定されている選
択セルのコントロールゲート電極に引かれてフローティ
ングゲート電極に飛び込み、ここに捕獲される。この結
果、選択セルのフローティングゲート電極が負に帯電
し、閾値電圧が上昇して高くなる。他方、ビット線12₁
に0Vの電圧が印加されているならば、上記のような電子
の走行は発生せず、閾値電圧は元の低い状態のままであ
る。このようにして１個のセルに対してデータの書込み
が行われる。

次に選択された直列回路セレクタ31₁からの出力によ
り、行線14₂₁のみに15Vの電圧が印加され、残り７本の
行線には20Vの電圧が印加される。このとき、同時にセ
レクタ37からの出力により、制御線38₂のみに5Vの電圧
が印加され、残り７本の制御線38には0Vの電圧が印加さ
れる。これにより、5Vにされた制御線38₂がゲートに接
続されているトランジスタ42がオン状態になり、ラッチ
回路41₂₁にラッチされるデータが第１のデータ線39₁に
出力可能な状態となる。このとき、８個のデータ入出力
回路51のうちデータ入出力回路51₂（I/O2）から入力さ
れる書込みデータが第２のデータ線40₂、トランジスタ4
3、ラッチ回路41₂₁及びトランジスタ42を介して第１の
データ線39₁に伝達される。これにより行線14₂₁に接続
された選択セルに対するデータ書込みが行われる。以
下、同様にして選択された直列回路10内の８個の各セル
11に対するデータ書込みが順次行われる。

次にデータ読出し時の動作を第９図（Ａ）、（Ｂ）の
タイミングチャートを用いて説明する。このデータ読出
しの場合には、横方向に配置されたＮ個の直列回路10内
の対応する位置のＮ個のメモリセル11を同時に選択し、
この選択されたＮ個の各セル毎に並列的に行われる。選
択されたＮ個の各直列回路10内では、８本の行線14のう
ち選択セルのコントロールゲート電極が接続されている
行線のみに2Vの電圧が印加され、残り７本の行線には7V
の電圧が印加される。このとき、他の行線は全て0Vにさ
れる。ここで例えば、選択されるＮ個の直列回路10が直
列回路セレクタ31₁で選択されるべき８本の行線14₁₁〜1
4₈₁に接続されたものであるとすると、まず始めに８本
の行線14₁₁〜14₈₁のうち行線14₁₁のみに2Vの電圧が印加
され、残り７本の行線には7Vの電圧が印加される。ここ
で、選択されたメモリセル11は予めデータの書込み時の
書込み状態に応じてそれぞれ閾値電圧が設定されてお
り、上記2Vの電圧は例えば消去状態のままのセルの低い
閾値電圧よりも高くかつ例えば“1"が書込まれた後の高
い閾値電圧よりも低い電圧であり、上記7Vの電圧は“1"
が書込まれた後の高い閾値電圧よりも充分に高い電圧で
ある。従って、このような電圧が８本の行線14₁₁〜14₈₁
に印加されることにより、行線14₁₁を除く７本の行線に
コントロールゲート電極が接続されている非選択の７個
のメモリセル11がそれぞれ充分にオン状態になる。他
方、行線14₂₁にコントロールゲート電極が接続されてい
る選択セルはその閾値電圧に応じてオン，オフ状態が決
定される。

このデータ読出し時には各ビット線12₁〜12_Nに接続さ
れているセンスアンプ46が活性化され、それぞれのセン
スアンプ46によって対応するビット線12の電位が例えば
1Vの読み出し電圧に設定される。ここで上記Ｎ個の直列
回路10内の各選択セルの閾値電圧が低くされており、前
記行線14₁₁の電圧でオン状態にされるならば、そのビッ
ト線12の1Vの読み出し電圧は選択セルを含むこの直列回
路10を介して0Vの接地線13₁に放電される。他方、選択
セルの閾値電圧が高くされており、行線14₁₁の電圧が印
加されてもオフ状態のままであるならば、そのビット線
12に印加された1Vの読み出し電圧はそのまま維持され
る。このようにＮ本の各ビット線12₁〜12_Nの電圧はそれ
ぞれの直列回路10内の選択セルの閾値電圧の高低に応じ
て異なり、その電位が各ビット線12に接続されているセ
ンスアンプ46で増幅されて論理的な“1",“0"の判定が
行われる。このデータ読出し時には信号線49の信号/W
が低電位されており、第２図中の各トランジスタ44がオ
ン状態にされているので、上記各センスアンプ46で増幅
された読出しデータがＮ本の第１のデータ線39₁〜39_Nに
並列に伝達される。

このとき、セレクタ37からの出力により８本の制御線
38₁〜38₈のうち制御線38₁のみに5Vの電圧が印加され、
残り７本の制御線38には0Vの電圧が印加される。これに
より、5Vにされた制御線38₁がゲートに接続されている
各トランジスタ42がオン状態になり、Ｎ本の第１のデー
タ線39₁〜39_Nに伝達されたＮビットの読出しデータが横
一列に配置されたＮ個のラッチ回路41₁₁〜41_1Nに並列に
ラッチされる。

次に選択された直列回路セレクタ34₁からの出力によ
り、行線14₂₁のみに2Vの電圧が印加され、残り７本の行
線には7Vの電圧が印加される。これにより、上記と同様
に行線14₂₁に接続されたＮ個の選択セルからのデータ読
出しが行われ、各センスアンプ46で増幅されて論理的な
“1",“0"の判定が行われた後に各データ線39₁〜39_Nに
伝達される。このとき、セレクタ37からの出力は８本の
制御線38₁〜38₈のうち制御線38₂のみに5Vの電圧が印加
され、残り７本には0Vの電圧が印加される。これによ
り、5Vにされた制御線38₂がゲートに接続されている各
トランジスタ42がオン状態になり、Ｎ本の第１のデータ
線39₁〜39_Nに伝達されたＮビットの読出しデータが横一
列に配置されたＮ個のラッチ回路41₂₁〜41_2Nに並列にラ
ッチされる。以下、同様にして選択されたＮ個の直列回
路10内の８個の各セル11からの並列にデータ読出しが順
次行われ、各ラッチ回路41に転送される。

Ｎ個の直列回路10内の各８個のセルデータが各ラッチ
回路41にラッチされた後は、カラムデコーダ35からの出
力により、Ｎ本の制御線36₁〜36_Nのうち、まず制御線36
₁に選択信号が出力され、この制御線36₁にゲートが接続
されている８個のトランジスタ43がオン状態になる。こ
れにより、第２図中で縦に配置された８個のラッチ回路
41₁₁〜41₈₁のラッチデータが８本の第２のデータ線40₁
〜40₈に並列に出力され、かつ８個のデータ入出力回路5
1₁〜51₈（I/O1〜I/O8）を介して並列的に外部に出力さ
れる。次に、制御線36₂に選択信号が出力され、この制
御線36₂にゲートが接続されている８個のトランジスタ4
3がオン状態になる。これにより、第２図中で縦に配置
された８個のラッチ回路41₁₂〜41₈₂のラッチデータが８
本の第２のデータ線40₁〜40₈に並列に出力され、かつ８
個のデータ入出力回路51₁〜51₈（I/O1〜I/O8）を介して
並列的に外部に出力される。このようにして８ビット単
位でメモリセルの読出しデータが順次外部に出力され
る。

このようにデータの読出し時にはＮ個の直列回路10で
Ｎ個のメモリセル単位で並列にデータを読み出すことが
できる。このため、直列回路10からラッチ回路41に対し
てデータを読み出すときの読出し時間は、この発明の途
中で考えられたメモリに比べて1/Nに短縮することがで
きる。この結果、各ラッチ回路41にいったんデータをラ
ッチした後に８ビット単位でデータの並列読み出しを行
なうようにしても、全体としてのデータ読出し速度は高
速にできる。

次にデータ消去の動作を説明する。例えば、データの
バイト消去時には第10図のタイミングチャートに示すよ
うに、全ての行線14及びビット線12が0Vに設定され、か
つバイト消去を行なうべき直列回路10に接続されている
消去選択線17には30Vの高電圧が、消去線15には25Vの高
電圧がそれぞれ印加される。第10図の例ではバイト消去
を行なうべき直列回路10が、ビット12₁と８本の行線14
₁₁〜14₈₁に接続された場合である。これによりバイト消
去を行なうべき直列回路を含む同一行に配置された複数
の直列回路10にそれぞれ接続されたトランジスタ16がオ
ンし、25Vの高電圧が印加されている消去線15に接続さ
れている直列回路10のみの共通イレーズゲート電極に消
去線15の高電圧が印加される。これにより選択された直
列回路10内の８個の各セル11のフローティングゲート電
極とイレーズゲート電極との間にフィールド・エミッシ
ョンと呼ばれる電界放出が生じ、フローティングゲート
電極に蓄積されていた電子がイレーズゲート電極に放出
される。この結果、各セルの閾値電圧は初期状態と同様
に低い状態に戻り、８ビットの分のデータ消去、すなわ
ちバイト消去が行われる。

また、全ビットを一括消去することも可能であり、こ
の場合には全ての消去選択線17に30Vの高電圧が、全て
の消去線15に25Vの高電圧がそれぞれ印加されるように
前記ロウデコーダ32及びカラムデコーダ35を構成すれば
よい。さらに、ビット線単位で消去が行われるようにす
ることも可能である。

このように上記実施例のメモリでは、複数ビット単位
でデータ消去を行なうことができ、かつ複数ビット単位
で高速にデータの読み出しを行なうことができる。しか
もメモリセルアレイを構成するに当り、１個のメモリセ
ルを１個の不揮発性トランジスタで構成することがで
き、データの並列読み出しの目的で使用されるラッチ回
路41は高々、Ｎ×８個設ければよく、オーバーヘッド分
はメモリセルアレイ部分に比べて極くわずかで済む。こ
のため、この実施例回路ではメモリセルの高集積化を図
ることができる。

ところで、バイト単位で電気的にデータ消去可能な従
来のメモリでは１ビット分を２個もしくは４個のトラン
ジスタで構成しているので、セルの集積密度を高めるこ
とができず、高々、256Kビット程度の記憶容量のものし
か実現することはできない。これに対して上記実施例の
場合には、１ビット分が１個のトランジスタで構成され
ているので、前記第11図に示す一括消去型のものと同程
度もしくはそれ以上の集積度を持つメモリを実現するこ
とができる。

なお、この発明の上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例ではデータ読み出し時に各センスアンプ46
でビット線電位を1Vに設定する場合について説明した
が、この読出し電圧はいわゆるソフトライト現象（読出
しモード時における弱い書込み）を抑制するためにはで
きるだけ低くすることが望ましい。

また上記実施例では、各セルのコントロール電極及び
行線14として使用される第13図中の電極25を多結晶シリ
コンで構成する場合について説明したが、これはその他
に高融点金属シリサイド、例えばチタン・シリサイド、
モリブテン・シリサイドなどや、高融点金属のみで構成
することも可能である。

［発明の効果］以上説明したようにこの発明によれば、セルの高集積
化を損わずにバイト単位もしくは全ビット同時に電気的
にデータ消去を行なうことができ、かつ複数ビット単位
の並列的なデータ読出しを高速に行なうことができる半
導体メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明をE²PROMに実施した場合の全体の構成
を示す回路図、第２図は上記実施例回路の一部の内部構
成を具体的に示す回路図、第３図ないし第６図はそれぞ
れ上記第２図回路の各一部回路の詳細な構成を示す回路
図、第７図は上記第２図回路における一部回路の入力信
号をまとめて示す図、第８図ないし第10図はそれぞれ上
記実施例回路の動作を説明するためのタイミングチャー
ト、第11図は従来メモリのメモリセルアレイ部分の等価
回路図、第12図はこの発明の途中で考えられたメモリの
メモリセルアレイ部分の等価回路図、第13図は上記第12
図のメモリを半導体チップ上に実現した場合の素子構造
を示し、第13図（Ａ）はパターン平面図、第13図（Ｂ）
ないし第13図（Ｄ）はそれぞれ断面図である。 10……直列回路、11……メモリセル、12……ビット線、
13……接地線、14……行線、15……消去線、16……スイ
ッチ用のトランジスタ、17……消去選択線、30……カラ
ムデコーダ／入出力回路、31……直列回路セレクタ、32
……ロウデコーダ、35……カラムデコーダ、36……制御
線、37……セレクタ、38……制御線、39……第１のデー
タ線、40……第２のデータ線、41……ラッチ回路、46…
…センスアンプ、47……データ入力バッファ。

Claims

【特許請求の範囲】

【請求項１】書込み及び読出しが可能なメモリセルが複
数個直列接続され、行列状に配置された複数個の直列回
路と、上記複数個の直列回路のうち同一列に配置された各直列
回路それぞれの一端が共通に接続されたビット線と、上記複数個の直列回路のうち同一行に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルにそれぞれ接続された複数の行線と、データの書込み時もしくは読出し時に上記各行線に所定
電圧を順次印加し、これら各行線に接続された同一行の
上記直列回路内の各メモリセルを並列に順次選択するメ
モリセル選択手段と、上記各ビット線毎に上記直列回路内のメモリセルと同じ
数だけ設けられ、それぞれ上記直列回路内の各メモリセ
ルからの読出しデータもしくはメモリセルに対する書込
みデータを記憶する複数個のデータラッチ回路とを具備したことを特徴とする半導体メモリ。
【請求項２】前記複数個の各データラッチ回路に対して
データの供給制御を行なうデータ供給制御手段が設けら
れている特許請求の範囲第１項に記載の半導体メモリ。