JP3202042B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3202042B2 JP3202042B2 JP21149491A JP21149491A JP3202042B2 JP 3202042 B2 JP3202042 B2 JP 3202042B2 JP 21149491 A JP21149491 A JP 21149491A JP 21149491 A JP21149491 A JP 21149491A JP 3202042 B2 JP3202042 B2 JP 3202042B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- circuit
- mosfet
- dummy
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば記憶素子の読み出しをダミー記憶素子により
形成された基準電圧を参照してセンスする方式の半導体
記憶装置に利用して有効な技術に関するものである。
し、例えば記憶素子の読み出しをダミー記憶素子により
形成された基準電圧を参照してセンスする方式の半導体
記憶装置に利用して有効な技術に関するものである。
【0002】
【従来の技術】記憶情報に従ってディプレッション型か
エンハンスメント型にされた記憶MOSFETが直列形
態(縦型)に接続されてなるROMが公知である。この
よう縦型ROMに関しては、例えば特開昭59−116
993号公報がある。
エンハンスメント型にされた記憶MOSFETが直列形
態(縦型)に接続されてなるROMが公知である。この
よう縦型ROMに関しては、例えば特開昭59−116
993号公報がある。
【0003】
【発明が解決しようとする課題】上記のようなROMで
は、記憶MOSFETの読み出しにダミーの記憶用MO
SFETが用いられる。このようなダミーの記憶MOS
FETを用いた場合には、ダミーの記憶MOSFET又
はそれが接続されるダミーデータ線等に直流的な不良が
あると、全ての不良品として廃棄することなる。そこ
で、本願発明者等においては、ダミーデータ線を複数本
設けて、ダミーデータ線の欠陥救済を行うことを考え
た。この発明の目的は、製造歩留りの向上を図った半導
体記憶装置を提供することにある。この発明の他の目的
は、ダミーデータ線に冗長機能を持たせつつ、その効率
的なテストを可能にした半導体記憶装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
は、記憶MOSFETの読み出しにダミーの記憶用MO
SFETが用いられる。このようなダミーの記憶MOS
FETを用いた場合には、ダミーの記憶MOSFET又
はそれが接続されるダミーデータ線等に直流的な不良が
あると、全ての不良品として廃棄することなる。そこ
で、本願発明者等においては、ダミーデータ線を複数本
設けて、ダミーデータ線の欠陥救済を行うことを考え
た。この発明の目的は、製造歩留りの向上を図った半導
体記憶装置を提供することにある。この発明の他の目的
は、ダミーデータ線に冗長機能を持たせつつ、その効率
的なテストを可能にした半導体記憶装置を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0004】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、記憶素子がマトリックス配
置されてなるメモリアレイからの読み出しを、基準電圧
を形成するダミー記憶素子が結合された複数のダミーデ
ータ線を用意し、セレクタにより複数のダミーデータ線
の中から不良が存在しない1つのダミーデータ線を選択
して差動型のセンスアンプに供給して記憶情報のセンス
を行うようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、記憶素子がマトリックス配
置されてなるメモリアレイからの読み出しを、基準電圧
を形成するダミー記憶素子が結合された複数のダミーデ
ータ線を用意し、セレクタにより複数のダミーデータ線
の中から不良が存在しない1つのダミーデータ線を選択
して差動型のセンスアンプに供給して記憶情報のセンス
を行うようにする。
【0005】
【作用】上記した手段によれば、ダミーデータ線に不良
があった場合には、セレクタにより予備のデータ線に切
り替えることによりその救済を行うことができる。
があった場合には、セレクタにより予備のデータ線に切
り替えることによりその救済を行うことができる。
【0006】
【実施例】図1には、この発明が適用された縦型ROM
の一実施例の要部回路図が示されている。同図の各回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような1つの半導
体基板上において形成される。特に制限されないが、こ
の実施例の縦型ROMは、NチャンネルMOSFETに
より構成される。それ故、集積回路は、単結晶P型シリ
コンからなる半導体基板上に形成される。Nチャンネル
MOSFETは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。
の一実施例の要部回路図が示されている。同図の各回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような1つの半導
体基板上において形成される。特に制限されないが、こ
の実施例の縦型ROMは、NチャンネルMOSFETに
より構成される。それ故、集積回路は、単結晶P型シリ
コンからなる半導体基板上に形成される。Nチャンネル
MOSFETは、かかる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。
【0007】メモリアレイは、同図に破線により例示的
に示されているようにメモリブロックMB0とMB1を
含む。各メモリブロックMB0及びMB1は、それぞれ
複数の記憶用MOSFETQmが直列形態に接続されて
なる。上記各記憶用MOSFETQmは、記憶情報に従
ってディプレッション型かエンハンスメント型かに形成
される。特に制限されないが、記憶用MOSFETQm
は、最初は全てがディプレッション型に形成され、記憶
情報に従って選択的にエンハンスメント型にされる。す
なわち、上記ディプレッション型MOSFETのチャン
ネル領域表面に、アルミニュウム等の配線を形成後に、
その基板ゲートと逆導電型の不純物を導入することによ
って、正のしきい値電圧を持つようなエンハンスメント
型の記憶MOSFETを形成するという書き込みを行
う。この場合、半導体集積回路のほゞ最終工程におい
て、上記イオン打ち込み法により書き込みを行うことが
できる。これによって、半導体集積回路の製造工程の共
通化が図れるので製造効率の向上を図ることができる。
に示されているようにメモリブロックMB0とMB1を
含む。各メモリブロックMB0及びMB1は、それぞれ
複数の記憶用MOSFETQmが直列形態に接続されて
なる。上記各記憶用MOSFETQmは、記憶情報に従
ってディプレッション型かエンハンスメント型かに形成
される。特に制限されないが、記憶用MOSFETQm
は、最初は全てがディプレッション型に形成され、記憶
情報に従って選択的にエンハンスメント型にされる。す
なわち、上記ディプレッション型MOSFETのチャン
ネル領域表面に、アルミニュウム等の配線を形成後に、
その基板ゲートと逆導電型の不純物を導入することによ
って、正のしきい値電圧を持つようなエンハンスメント
型の記憶MOSFETを形成するという書き込みを行
う。この場合、半導体集積回路のほゞ最終工程におい
て、上記イオン打ち込み法により書き込みを行うことが
できる。これによって、半導体集積回路の製造工程の共
通化が図れるので製造効率の向上を図ることができる。
【0008】この実施例では、1つのデータ線D0に対
して各メモリブロックMB0及びMB1においてそれぞ
れ一つの直列形態の記憶用MOSFETが設けられる。
1つのデータ線D0に設けられるメモリブロックMB0
の直列MOSFET回路の一端は、それぞれ後述するデ
コーダ回路DCR0により形成される選択信号を受ける
スイッチMOSFETQ1を介して上記データ線D0に
接続される。メモリブロックMB0の他のデータ線D1
ないしDnに対応した直列MOSFETにおいても同様
にスイッチMOSFETQ2ないしQ3が設けられる。
また、メモリブロックMB1の各直列回路も、それに対
応したデコーダ回路DCR1により形成される選択信号
を受けるスイッチMOSFETQ4ないしQ6を介し
て、上記データ線D0ないしDnに接続される。
して各メモリブロックMB0及びMB1においてそれぞ
れ一つの直列形態の記憶用MOSFETが設けられる。
1つのデータ線D0に設けられるメモリブロックMB0
の直列MOSFET回路の一端は、それぞれ後述するデ
コーダ回路DCR0により形成される選択信号を受ける
スイッチMOSFETQ1を介して上記データ線D0に
接続される。メモリブロックMB0の他のデータ線D1
ないしDnに対応した直列MOSFETにおいても同様
にスイッチMOSFETQ2ないしQ3が設けられる。
また、メモリブロックMB1の各直列回路も、それに対
応したデコーダ回路DCR1により形成される選択信号
を受けるスイッチMOSFETQ4ないしQ6を介し
て、上記データ線D0ないしDnに接続される。
【0009】上記メモリブロックMB0及びMB1各直
列形態の記憶用MOSFETのうち、横方向に対応する
記憶用MOSFETQmのゲートは、ワード線W0ない
しWmにそれぞれ共通に接続される。これらメモリブロ
ックMB0及びM1の各ワード線W0ないしWmは、そ
れぞれスイッチMOSFETQ7ないしQ9及びQ13
ないしQ15を介して、共通のプリデコーダXPDCR
の出力選択線にそれぞれ結合される。
列形態の記憶用MOSFETのうち、横方向に対応する
記憶用MOSFETQmのゲートは、ワード線W0ない
しWmにそれぞれ共通に接続される。これらメモリブロ
ックMB0及びM1の各ワード線W0ないしWmは、そ
れぞれスイッチMOSFETQ7ないしQ9及びQ13
ないしQ15を介して、共通のプリデコーダXPDCR
の出力選択線にそれぞれ結合される。
【0010】1つのメモリブロックMB0に対応したス
イッチMOSFETQ7ないしQ9のゲートには、上記
デコーダ回路DCR0により形成される選択信号が供給
される。他に例示的に示さているメモリブロックMB1
に対応したスイッチMOSFETQ13ないしQ15の
ゲートには、上記デコーダ回路DCR1により形成され
る選択信号が供給される。この構成においては、上記共
通のプリデコーダ回路XPDCRによって、メモリブロ
ックMB0とM1のように複数のメモリブロックに対し
て、共通の選択信号を形成するものであるため、回路の
簡素化を図ることができる。また、直列形態の記憶用M
OSFETQmのゲート間のピッチに併せてワード線を
配置することができるため、メモリブロック及びワード
線選択信号線を高密度に配置することができる。
イッチMOSFETQ7ないしQ9のゲートには、上記
デコーダ回路DCR0により形成される選択信号が供給
される。他に例示的に示さているメモリブロックMB1
に対応したスイッチMOSFETQ13ないしQ15の
ゲートには、上記デコーダ回路DCR1により形成され
る選択信号が供給される。この構成においては、上記共
通のプリデコーダ回路XPDCRによって、メモリブロ
ックMB0とM1のように複数のメモリブロックに対し
て、共通の選択信号を形成するものであるため、回路の
簡素化を図ることができる。また、直列形態の記憶用M
OSFETQmのゲート間のピッチに併せてワード線を
配置することができるため、メモリブロック及びワード
線選択信号線を高密度に配置することができる。
【0011】上記データ線D0ないしDnは、カラムデ
コーダYDCRにより形成される選択信号を受けるスイ
ッチMOSFETQ19ないしQ21を介して共通デー
タ線CDに接続される。特に制限されないが、データ線
D0ないしDnが512本で、ワード線W0ないしWm
が512本の場合、1つのメモリブロックMB0で、約
256Kビットの記憶容量を持つようにされる。それ
故、約4Mビットの記憶容量を持つ縦型ROMを構成す
る場合、上記同様なメモリブロックが、合計で16個設
けられるものである。
コーダYDCRにより形成される選択信号を受けるスイ
ッチMOSFETQ19ないしQ21を介して共通デー
タ線CDに接続される。特に制限されないが、データ線
D0ないしDnが512本で、ワード線W0ないしWm
が512本の場合、1つのメモリブロックMB0で、約
256Kビットの記憶容量を持つようにされる。それ
故、約4Mビットの記憶容量を持つ縦型ROMを構成す
る場合、上記同様なメモリブロックが、合計で16個設
けられるものである。
【0012】上記共通データ線CDは、センスアンプS
Aの入力端子に接続される。センスアンプSAには、上
記メモリブロックの直列形態の記憶用MOSFETと同
様な記憶回路からなるダミーアレイDCによりそれぞれ
形成される基準電圧Vref を参照してそのセンス動作を
行う。すなわち、ダミーアレイDCは、ダミー記憶用M
OSFETQmが全てエンハスメント型MOSFETに
より構成され、そのゲートには定常的に電源電圧Vccが
供給されることによって定常的にオン状態にされるもの
である。そして、その合成コンダクタンスが、メモリブ
ロックの直列形態の記憶用MOSFETの合成コンダク
タンスの約1/2に設定される。この実施例の縦型RO
Mはスタティック型回路として構成される。すなわち、
上記センスアンプSAは、読み出し電流源を持ち、共通
データ線CD及びデータ線並びに選択される直列記憶用
MOSFETQmを介して電流が流れるか否かを上記ダ
ミーアレイDCに流れる電流を参照してセンスすること
によって、その読み出し動作が行われる。この実施例で
は、ダミーアレイDCでの欠陥救済のために、特に制限
されないが、上記ダミーの記憶MOSFETが2組(×
2)用意されており、一方に欠陥が発生した場合にはそ
れに代わって他方が用いられる。セレクタSELは、上
記2組のダミー記憶MOSFETのうちの一方を選択信
号Sにより選択して、基準電圧Vrとして差動型のセン
スアンプSAに伝える。
Aの入力端子に接続される。センスアンプSAには、上
記メモリブロックの直列形態の記憶用MOSFETと同
様な記憶回路からなるダミーアレイDCによりそれぞれ
形成される基準電圧Vref を参照してそのセンス動作を
行う。すなわち、ダミーアレイDCは、ダミー記憶用M
OSFETQmが全てエンハスメント型MOSFETに
より構成され、そのゲートには定常的に電源電圧Vccが
供給されることによって定常的にオン状態にされるもの
である。そして、その合成コンダクタンスが、メモリブ
ロックの直列形態の記憶用MOSFETの合成コンダク
タンスの約1/2に設定される。この実施例の縦型RO
Mはスタティック型回路として構成される。すなわち、
上記センスアンプSAは、読み出し電流源を持ち、共通
データ線CD及びデータ線並びに選択される直列記憶用
MOSFETQmを介して電流が流れるか否かを上記ダ
ミーアレイDCに流れる電流を参照してセンスすること
によって、その読み出し動作が行われる。この実施例で
は、ダミーアレイDCでの欠陥救済のために、特に制限
されないが、上記ダミーの記憶MOSFETが2組(×
2)用意されており、一方に欠陥が発生した場合にはそ
れに代わって他方が用いられる。セレクタSELは、上
記2組のダミー記憶MOSFETのうちの一方を選択信
号Sにより選択して、基準電圧Vrとして差動型のセン
スアンプSAに伝える。
【0013】この実施例では、特に制限されないが、メ
モリブロックMB0において、それが非選択状態に置か
れることによってワード線W0ないしWmの電位が低下
してしまうことを防止するため、各ワード線W0ないし
Wmと電源電圧Vccとの間に、プルアップ用のMOSF
ETQ10ないしQ12が設けられる。これらのMOS
FETQ10ないしQ12をメモリブロックMB0が非
選択状態のときにオン状態にするため、言い換えるなら
ば、メモリブロックMB0が非選択状態のときにプルア
ップ動作を行うようにするため、上記デコーダ回路DC
R0の出力信号を受けるインバータ回路N1が設けられ
る。このインバータ回路N1の出力信号は上記MOSF
ETQ10ないしQ12のゲートに伝えられる。
モリブロックMB0において、それが非選択状態に置か
れることによってワード線W0ないしWmの電位が低下
してしまうことを防止するため、各ワード線W0ないし
Wmと電源電圧Vccとの間に、プルアップ用のMOSF
ETQ10ないしQ12が設けられる。これらのMOS
FETQ10ないしQ12をメモリブロックMB0が非
選択状態のときにオン状態にするため、言い換えるなら
ば、メモリブロックMB0が非選択状態のときにプルア
ップ動作を行うようにするため、上記デコーダ回路DC
R0の出力信号を受けるインバータ回路N1が設けられ
る。このインバータ回路N1の出力信号は上記MOSF
ETQ10ないしQ12のゲートに伝えられる。
【0014】他のメモリブロックMB1においても同様
に、それが非選択状態に置かれることによってワード線
W0ないしWmの電位が低下してしまうことを防止する
ため、各ワード線W0ないしWmと電源電圧Vccとの間
に、プルアップ用のMOSFETQ13ないしQ15が
設けられる。これらのMOSFETQ13ないしQ15
は、上記デコーダ回路DCR1の出力信号を受けるイン
バータ回路N2の出力信号によってスイッチ制御される
ことによって、メモリブロックMB1が非選択状態のと
きに各ワード線W0ないしWmのプルアップ動作を行
う。
に、それが非選択状態に置かれることによってワード線
W0ないしWmの電位が低下してしまうことを防止する
ため、各ワード線W0ないしWmと電源電圧Vccとの間
に、プルアップ用のMOSFETQ13ないしQ15が
設けられる。これらのMOSFETQ13ないしQ15
は、上記デコーダ回路DCR1の出力信号を受けるイン
バータ回路N2の出力信号によってスイッチ制御される
ことによって、メモリブロックMB1が非選択状態のと
きに各ワード線W0ないしWmのプルアップ動作を行
う。
【0015】この実施例の縦型ROMのアドレス選択動
作を次に説明する。プリデコーダXPDCRは、図示し
ないロウ(X)系のアドレス信号を解読して、その選択
レベルをロウレベルとし、非選択レベルをハイレベルと
する。すなわち、上記のようにワード線W0〜Wmが5
12本からなる場合、上記512本のワード線に対して
選択された1つのワード線をロウレベルに、他の511
本のワード線をハイレベルにする。デコーダ回路DCR
0等は、対応されたメモリブロックMB0等の選択信号
を形成する。したがって、例えばデコーダ回路DCR0
がその出力信号をハイレベルの選択レベルにすると、上
記プリデコーダ回路XPDCRにより形成されるワード
線選択信号がスイッチMOSFETQ7〜Q9を介して
メモリブロックMB0の各ワード線W0〜Wmに伝えら
れる。それ故、メモリブロックMB0における選択され
たワード線に結合される記憶MOSFETQmがディプ
レッション型なら直列回路に電流パスが形成され、エン
ハンスメント型なら電流パスが形成されない。このと
き、上記デコーダ回路DCR0の選択レベルによって、
インバータ回路N1の出力信号がロウレベルになり、上
記プルアップ用MOSFETQ10〜Q12はオフ状態
にされる。
作を次に説明する。プリデコーダXPDCRは、図示し
ないロウ(X)系のアドレス信号を解読して、その選択
レベルをロウレベルとし、非選択レベルをハイレベルと
する。すなわち、上記のようにワード線W0〜Wmが5
12本からなる場合、上記512本のワード線に対して
選択された1つのワード線をロウレベルに、他の511
本のワード線をハイレベルにする。デコーダ回路DCR
0等は、対応されたメモリブロックMB0等の選択信号
を形成する。したがって、例えばデコーダ回路DCR0
がその出力信号をハイレベルの選択レベルにすると、上
記プリデコーダ回路XPDCRにより形成されるワード
線選択信号がスイッチMOSFETQ7〜Q9を介して
メモリブロックMB0の各ワード線W0〜Wmに伝えら
れる。それ故、メモリブロックMB0における選択され
たワード線に結合される記憶MOSFETQmがディプ
レッション型なら直列回路に電流パスが形成され、エン
ハンスメント型なら電流パスが形成されない。このと
き、上記デコーダ回路DCR0の選択レベルによって、
インバータ回路N1の出力信号がロウレベルになり、上
記プルアップ用MOSFETQ10〜Q12はオフ状態
にされる。
【0016】上記メモリブロックMB0の各直列回路
は、上記デコーダ回路DCR0の選択レベルによってオ
ン状態にされるスイッチMOSFETQ1〜Q3を介し
てデータ線D0〜Dnに結合される。カラムデコーダY
DCRは、例えば、データ線D0〜Dnが上記のように
上記512本からなる場合、512本のデータ線のうち
1つのデータ線を選択して共通データ線CDに結合させ
る。これによって、1つの記憶MOSFETの記憶情報
の読み出しが行われる。
は、上記デコーダ回路DCR0の選択レベルによってオ
ン状態にされるスイッチMOSFETQ1〜Q3を介し
てデータ線D0〜Dnに結合される。カラムデコーダY
DCRは、例えば、データ線D0〜Dnが上記のように
上記512本からなる場合、512本のデータ線のうち
1つのデータ線を選択して共通データ線CDに結合させ
る。これによって、1つの記憶MOSFETの記憶情報
の読み出しが行われる。
【0017】選択される記憶MOSFETQmが上記エ
ンハンスメント型MOSFETの場合、その実質的な読
み出しは、ワード線のレベルが電源電圧Vccのようなハ
イレベル(非選択レベル)から回路の接地電位のような
ロウレベルに変化し、そのレベルがしきい値電圧Vth以
下に達したときに開始される。このとき、他のワード線
のレベルが非選択レベルであることが必要である。この
実施例では、このとき非選択状態に置かれるメモリブロ
ックMB1にあっては、対応するデコーダ回路DCR1
の出力信号が非選択レベルのロウレベルであるため、イ
ンバータ回路N2の出力信号がハイレベルになってプル
アップ用MOSFETQ16〜Q18がオン状態にされ
てる。これによって、非選択のメモリブロックMB1等
にあっては全ワード線W0〜wmがハイレベルの非選択
レベルにされている。
ンハンスメント型MOSFETの場合、その実質的な読
み出しは、ワード線のレベルが電源電圧Vccのようなハ
イレベル(非選択レベル)から回路の接地電位のような
ロウレベルに変化し、そのレベルがしきい値電圧Vth以
下に達したときに開始される。このとき、他のワード線
のレベルが非選択レベルであることが必要である。この
実施例では、このとき非選択状態に置かれるメモリブロ
ックMB1にあっては、対応するデコーダ回路DCR1
の出力信号が非選択レベルのロウレベルであるため、イ
ンバータ回路N2の出力信号がハイレベルになってプル
アップ用MOSFETQ16〜Q18がオン状態にされ
てる。これによって、非選択のメモリブロックMB1等
にあっては全ワード線W0〜wmがハイレベルの非選択
レベルにされている。
【0018】したがって、上記メモリブロックMB0に
あっても、それが非選択状態に置かれるとき、上記同様
に予め全ワード線W0〜Wmがハイレベルの非選択レベ
ルにされていたため、プリデコーダ回路XPDCRは、
実質的に1つの選択されるワード線のレベルをハイレベ
ルからロウレベルに引き抜く動作を行うこととなる。上
記のようにスイッチMOSFET(Q7〜Q9のうち1
つのMOSFET)を介して信号の電圧を行う場合、そ
のゲートとソース間に電源電圧Vccのような駆動電圧
(振り込み電圧)がかかるため、上記スイッチMOSF
ETを大きなコンダクタンス特性のもとでオン状態にす
ることができる。これによって、ワード線の選択レベル
への立ち下がり、言い換えるならば、選択すべきワード
線における寄生容量に蓄えられた蓄積電荷の引き抜きを
高速に行うことができる。この結果、選択された記憶用
MOSFETQmの実質的な読み出し開始タイミングを
早くすることができるものである。
あっても、それが非選択状態に置かれるとき、上記同様
に予め全ワード線W0〜Wmがハイレベルの非選択レベ
ルにされていたため、プリデコーダ回路XPDCRは、
実質的に1つの選択されるワード線のレベルをハイレベ
ルからロウレベルに引き抜く動作を行うこととなる。上
記のようにスイッチMOSFET(Q7〜Q9のうち1
つのMOSFET)を介して信号の電圧を行う場合、そ
のゲートとソース間に電源電圧Vccのような駆動電圧
(振り込み電圧)がかかるため、上記スイッチMOSF
ETを大きなコンダクタンス特性のもとでオン状態にす
ることができる。これによって、ワード線の選択レベル
への立ち下がり、言い換えるならば、選択すべきワード
線における寄生容量に蓄えられた蓄積電荷の引き抜きを
高速に行うことができる。この結果、選択された記憶用
MOSFETQmの実質的な読み出し開始タイミングを
早くすることができるものである。
【0019】このように、メモリブロックが非選択状態
にされるとき、プルアップ用MOSFETをオン状態に
して、全ワード線W0〜Wmをハイレベルの非選択レベ
ルにさせることによって、それが選択状態にされたとき
の記憶用MOSFETQmの実質的な読み出し動作を早
くすることができる。メモリアクセスが行われるとき、
言い換えるならば、その読み出し動作が行われるとき5
12本のワード線のうち1本をハイレベルからロウレベ
ルに引き抜くものであるため、回路の接地電位線に流れ
るピーク電流は微小なものとなる。それ故、回路の接地
電位線に発生するノイズを最小に抑えることができる。
これによって、上記直列回路に電流が流れるか否かをセ
ンスするセンスアンプSAの動作マージンを大きくする
ことができる。
にされるとき、プルアップ用MOSFETをオン状態に
して、全ワード線W0〜Wmをハイレベルの非選択レベ
ルにさせることによって、それが選択状態にされたとき
の記憶用MOSFETQmの実質的な読み出し動作を早
くすることができる。メモリアクセスが行われるとき、
言い換えるならば、その読み出し動作が行われるとき5
12本のワード線のうち1本をハイレベルからロウレベ
ルに引き抜くものであるため、回路の接地電位線に流れ
るピーク電流は微小なものとなる。それ故、回路の接地
電位線に発生するノイズを最小に抑えることができる。
これによって、上記直列回路に電流が流れるか否かをセ
ンスするセンスアンプSAの動作マージンを大きくする
ことができる。
【0020】上記の縦型ROMにおいては、ダミー記憶
素子の一方に直流的な不良が発生した場合、切り替え信
号Sにより不良とされたダミー記憶素子に代わって冗長
用のダミー記憶素子が用いられる。これにより、ダミー
アレイDCでの欠陥救済を行うことができ、製品の歩留
りを高くすることができる。
素子の一方に直流的な不良が発生した場合、切り替え信
号Sにより不良とされたダミー記憶素子に代わって冗長
用のダミー記憶素子が用いられる。これにより、ダミー
アレイDCでの欠陥救済を行うことができ、製品の歩留
りを高くすることができる。
【0021】図2には、この発明に係る半導体記憶装置
の他の一実施例の要部回路図が示されている。この実施
例は、特に制限されないが、横型ROM又はEPROM
(イレーザブル&プログラマブル・リード・オンリー・
メモリ)に向けられている。同図においては、図面の簡
素化のために各回路素子に付された回路記号が図1のも
のと一部重複しているが、それぞれは別個の回路機能を
持つものであると理解されたい。このことは、以下の図
面にいても同様である。
の他の一実施例の要部回路図が示されている。この実施
例は、特に制限されないが、横型ROM又はEPROM
(イレーザブル&プログラマブル・リード・オンリー・
メモリ)に向けられている。同図においては、図面の簡
素化のために各回路素子に付された回路記号が図1のも
のと一部重複しているが、それぞれは別個の回路機能を
持つものであると理解されたい。このことは、以下の図
面にいても同様である。
【0022】同図には、代表として2つのワード線W
0,W1と、3つのデータ線D0,D1〜Dnが例示的
に示され、それぞれの交点に記憶素子Mがマトリックス
状に配置される。上記データ線D0〜Dnは、カラムス
イッチCWにより選択されたものの信号がセンスアンプ
SAに伝えられる。記憶素子Mは、横型ROMの場合に
は、後述するようにゲート電極下のチャンネル領域への
選択的なイオン打ち込み技術より記憶MOSFETのし
きい値電圧を変化させるもの、あるいはゲート絶縁膜を
異ならせたり、ゲートあるいはドレインのワード線ある
いはデータ線への選択的な接続により記憶情報の書き込
みが行われるものである。また、EPROMの場合に
は、ワード線に結合されたコントロールゲートの下にフ
ローティングゲートを設けて、ここにホットキャリアを
注入させて書き込みを行うスタックドゲート構造のもの
等が用いられる。
0,W1と、3つのデータ線D0,D1〜Dnが例示的
に示され、それぞれの交点に記憶素子Mがマトリックス
状に配置される。上記データ線D0〜Dnは、カラムス
イッチCWにより選択されたものの信号がセンスアンプ
SAに伝えられる。記憶素子Mは、横型ROMの場合に
は、後述するようにゲート電極下のチャンネル領域への
選択的なイオン打ち込み技術より記憶MOSFETのし
きい値電圧を変化させるもの、あるいはゲート絶縁膜を
異ならせたり、ゲートあるいはドレインのワード線ある
いはデータ線への選択的な接続により記憶情報の書き込
みが行われるものである。また、EPROMの場合に
は、ワード線に結合されたコントロールゲートの下にフ
ローティングゲートを設けて、ここにホットキャリアを
注入させて書き込みを行うスタックドゲート構造のもの
等が用いられる。
【0023】上記のように選択された記憶素子の信号を
センスするために、特に制限されないが、2つのダミー
データ線DD0,DD1が設けられる。上記ワード線W
0,W1等は、これらのダミーデータ線DD0,DD1
とも交差するように延長され、そこにダミー記憶素子D
が設けられる。上記ダミーデータ線DD0とDD1は、
セレクタを構成するスイッチMOSFETQ1とQ2を
介してセンスアンプSAの基準電位側の入力端子に結合
される。
センスするために、特に制限されないが、2つのダミー
データ線DD0,DD1が設けられる。上記ワード線W
0,W1等は、これらのダミーデータ線DD0,DD1
とも交差するように延長され、そこにダミー記憶素子D
が設けられる。上記ダミーデータ線DD0とDD1は、
セレクタを構成するスイッチMOSFETQ1とQ2を
介してセンスアンプSAの基準電位側の入力端子に結合
される。
【0024】この実施例では、上記2つのダミーデータ
線の良/不良を検出するために、ダミー記憶素子と等価
な抵抗値を持つ抵抗RDが用意され、スイッチMOSF
ETQ3を介してセンスアンプSAの基準電位側の入力
端子に選択的に接続される。選択制御回路SLCは、特
に制限されないが、最終的には後述するようなヒューズ
手段のようなプログラム素子を用いて、上記ダミーデー
タ線DD0又はDD1のいずれかを選択する制御信号を
形成する。
線の良/不良を検出するために、ダミー記憶素子と等価
な抵抗値を持つ抵抗RDが用意され、スイッチMOSF
ETQ3を介してセンスアンプSAの基準電位側の入力
端子に選択的に接続される。選択制御回路SLCは、特
に制限されないが、最終的には後述するようなヒューズ
手段のようなプログラム素子を用いて、上記ダミーデー
タ線DD0又はDD1のいずれかを選択する制御信号を
形成する。
【0025】特に制限されないが、ダミーデータ線の良
/不良の検証は、次のようにして行われる。例えば、選
択制御回路SELにより、信号aを発生させてスイッチ
MOSFETQ1をオン状態にし、ダミーデータ線DD
0を用いて、メモリアレイの記憶素子Mの読み出しを行
う。このとき、読み出し信号に不良が発生したなら、選
択制御回路SLCにより、信号aに代えてcを発生させ
てスイッチMOSFETQ1に代えてスイッチMOSF
ETQ3をオン状態にする。これより、再度読み出し動
作を行い、読み出し信号が期待値と不一致ならばそれは
メモリアレイ側の不良と判定する。このとき、メモリア
レイ側に冗長回路が設けられていれば、そのデータ線あ
るいはワード線を予備のワード線又はデータ線に切り替
える。これに対して、上記のスイッチMOSFETQ1
からQ3への切り替えにより、読み出し不良が解消され
たなら、それはダミーデータ線DD0の不良と判定し、
予備のダミーデータ線DD1に切り替えるようにするも
のである。すなわち、選択制御回路SLCは、信号bを
発生させてスイッチMOSFETQ2をオン状態にして
ダミーデータ線DD1をセンスアンプSAの基準電位側
の入力端子に接続させるものである。
/不良の検証は、次のようにして行われる。例えば、選
択制御回路SELにより、信号aを発生させてスイッチ
MOSFETQ1をオン状態にし、ダミーデータ線DD
0を用いて、メモリアレイの記憶素子Mの読み出しを行
う。このとき、読み出し信号に不良が発生したなら、選
択制御回路SLCにより、信号aに代えてcを発生させ
てスイッチMOSFETQ1に代えてスイッチMOSF
ETQ3をオン状態にする。これより、再度読み出し動
作を行い、読み出し信号が期待値と不一致ならばそれは
メモリアレイ側の不良と判定する。このとき、メモリア
レイ側に冗長回路が設けられていれば、そのデータ線あ
るいはワード線を予備のワード線又はデータ線に切り替
える。これに対して、上記のスイッチMOSFETQ1
からQ3への切り替えにより、読み出し不良が解消され
たなら、それはダミーデータ線DD0の不良と判定し、
予備のダミーデータ線DD1に切り替えるようにするも
のである。すなわち、選択制御回路SLCは、信号bを
発生させてスイッチMOSFETQ2をオン状態にして
ダミーデータ線DD1をセンスアンプSAの基準電位側
の入力端子に接続させるものである。
【0026】上記ダミー記憶素子と等価な抵抗素子DR
は省略してもよい。すなわち、スイッチMOSFETQ
1をオン状態して記憶素子の読み出しを行っているとき
に、不良が発生したなら、スイッチMOSFETQ1に
代えてMOSFETQ2をオン状態にし、同じ記憶素子
の読み出し動作を行って不良が解消しないなら、それは
メモリセル側の不良と判定し、不良が解消したならダミ
ーデータ線DD0の不良と判定とすることができる。な
お、この場合には、ダミーデータ線DD0とDD1に不
良があったときには、メモリアレイ側の不良と誤って判
定されるが、このときは予備のデータ線に切り替えたと
しても不良が救済されないから結局は不良品として廃棄
されるので問題ない。ただし、最終的に不良と判定され
るまでに時間がかかるという問題が残る。この点、上記
のようなダミー記憶素子と等価な抵抗DRを設けておれ
ば、ダミーデータ線側の不良を短時間で判定することが
できる。
は省略してもよい。すなわち、スイッチMOSFETQ
1をオン状態して記憶素子の読み出しを行っているとき
に、不良が発生したなら、スイッチMOSFETQ1に
代えてMOSFETQ2をオン状態にし、同じ記憶素子
の読み出し動作を行って不良が解消しないなら、それは
メモリセル側の不良と判定し、不良が解消したならダミ
ーデータ線DD0の不良と判定とすることができる。な
お、この場合には、ダミーデータ線DD0とDD1に不
良があったときには、メモリアレイ側の不良と誤って判
定されるが、このときは予備のデータ線に切り替えたと
しても不良が救済されないから結局は不良品として廃棄
されるので問題ない。ただし、最終的に不良と判定され
るまでに時間がかかるという問題が残る。この点、上記
のようなダミー記憶素子と等価な抵抗DRを設けておれ
ば、ダミーデータ線側の不良を短時間で判定することが
できる。
【0027】図3には、上記選択制御回路の具体的回路
を含む一実施例の具体的回路図が示されている。選択制
御回路として、ヒューズ手段によりスイッチの切り替え
を行うようにすると、一旦切断してしまうともとに戻す
ことができないという問題が生じる。また、ヒューズ回
路の簡素化のために切断をレーザー光線を用いて行う場
合には、一旦読み出し試験を中断してヒューズ切断工程
の後に再び読み出し試験を行わなければならなく、製造
工程及びそれに伴う製品管理が複雑になる。
を含む一実施例の具体的回路図が示されている。選択制
御回路として、ヒューズ手段によりスイッチの切り替え
を行うようにすると、一旦切断してしまうともとに戻す
ことができないという問題が生じる。また、ヒューズ回
路の簡素化のために切断をレーザー光線を用いて行う場
合には、一旦読み出し試験を中断してヒューズ切断工程
の後に再び読み出し試験を行わなければならなく、製造
工程及びそれに伴う製品管理が複雑になる。
【0028】この実施例は、プロービング工程での一時
的なセレクタの切り替えを可能にして、効率のよい読み
出し試験を行うようにするものである。図3において、
ダミーデータ線DD0とDD1と、ダミー記憶素子と等
価なMOSFETQ3が用意されている。このMOSF
ETQ3は、上記図2におけるスイッチMOSFETQ
3と抵抗DRの機能を合わせ持つものである。すなわ
ち、MOSFETQ3がオン状態にされたとき、抵抗R
Dと等価なオン抵抗値を持つようにされる。このMOS
FETQ3のゲートには、選択信号RSを受けるインバ
ータ回路N1の出力信号が供給される。
的なセレクタの切り替えを可能にして、効率のよい読み
出し試験を行うようにするものである。図3において、
ダミーデータ線DD0とDD1と、ダミー記憶素子と等
価なMOSFETQ3が用意されている。このMOSF
ETQ3は、上記図2におけるスイッチMOSFETQ
3と抵抗DRの機能を合わせ持つものである。すなわ
ち、MOSFETQ3がオン状態にされたとき、抵抗R
Dと等価なオン抵抗値を持つようにされる。このMOS
FETQ3のゲートには、選択信号RSを受けるインバ
ータ回路N1の出力信号が供給される。
【0029】ダミーデータ線DD0とDD1をそれぞれ
選択するスイッチMOSFETQ1とQ2のゲートに
は、アンド(AND)ゲート回路G2とG3の出力信号
が供給される。これらのアンドゲート回路G1とG2の
一方の入力には、選択信号RSが供給される。これによ
り、選択信号RSをロウレベル(論理0)にすると、ア
ンドゲート回路G2,G3の出力信号がロウレベルにな
って、スイッチMOSFETQ2とQ3をオフ状態にさ
せるとともに、スイッチMOSFETQ3がオン状態に
なって、それにより形成された基準電圧をセンスアンプ
SAの基準電位側に伝える。すなわち、記憶素子の読み
出し不良が発生したなら、選択信号RSをロウレベルに
するれば、ダミーデータ線DD0又はDD1に代えてそ
れとダミー記憶素子と等価なMOSFETQ3が選ばれ
て、ダミーデータ線側かメモリアレイ側の不良かを判定
することができる。
選択するスイッチMOSFETQ1とQ2のゲートに
は、アンド(AND)ゲート回路G2とG3の出力信号
が供給される。これらのアンドゲート回路G1とG2の
一方の入力には、選択信号RSが供給される。これによ
り、選択信号RSをロウレベル(論理0)にすると、ア
ンドゲート回路G2,G3の出力信号がロウレベルにな
って、スイッチMOSFETQ2とQ3をオフ状態にさ
せるとともに、スイッチMOSFETQ3がオン状態に
なって、それにより形成された基準電圧をセンスアンプ
SAの基準電位側に伝える。すなわち、記憶素子の読み
出し不良が発生したなら、選択信号RSをロウレベルに
するれば、ダミーデータ線DD0又はDD1に代えてそ
れとダミー記憶素子と等価なMOSFETQ3が選ばれ
て、ダミーデータ線側かメモリアレイ側の不良かを判定
することができる。
【0030】上記ダミーデータ線DD0とDD1との選
択は、次の回路により決定される。ヒューズ手段FはP
チャンネル型MOSFETQ4とNチャンネル型MOS
FETQ5と直列接続される。これらのMOSFETQ
4とQ5のゲートには、チップ選択信号CEが供給され
る。上記MOSFETQ4とQ5には、特に制限されな
いが、電圧保持用のキャパシタが設けられる。このキャ
パシタは、インバータ回路N2の入力容量や配線容量を
利用するものであってもよい。上記ヒューズ手段Fとキ
ャパシタとの接続点の電位は、インバータ回路N2によ
り増幅されて出力される。この増幅出力信号は、その入
力と回路の接地電位点との間に設けられたMOSFET
Q6のゲートに帰還されることにより、入力信号のロウ
レベルに対してラッチ動作を行うようにされる。
択は、次の回路により決定される。ヒューズ手段FはP
チャンネル型MOSFETQ4とNチャンネル型MOS
FETQ5と直列接続される。これらのMOSFETQ
4とQ5のゲートには、チップ選択信号CEが供給され
る。上記MOSFETQ4とQ5には、特に制限されな
いが、電圧保持用のキャパシタが設けられる。このキャ
パシタは、インバータ回路N2の入力容量や配線容量を
利用するものであってもよい。上記ヒューズ手段Fとキ
ャパシタとの接続点の電位は、インバータ回路N2によ
り増幅されて出力される。この増幅出力信号は、その入
力と回路の接地電位点との間に設けられたMOSFET
Q6のゲートに帰還されることにより、入力信号のロウ
レベルに対してラッチ動作を行うようにされる。
【0031】ヒューズ手段Fが切断されない状態では、
その出力信号はハイレベルに維持される。それ故、イン
バータ回路N2を通してロウレベルの出力信号が形成さ
れる。このようにロウレベルの出力信号が形成されると
きには、帰還用のMOSFETQ6はオフ状態に維持さ
れている。これに対して、ヒューズ手段Fが切断されて
いると、メモリが選択状態にされるときチップ選択信号
CEがそれに同期して変化する。この信号CEのレベル
変化の途中において、Pチャンネル型MOSFETQ4
とNチャンネル型MOSFETQ5が同時にオン状態に
なり、回路の接地電位に貫通電流を流すようにする。こ
の結果、仮にキャパシタが電荷を保持するものであって
も、上記貫通電流によりロウレベルに引き抜かれるので
インバータ回路N2はハイレベルの出力信号を形成す
る。このハイレベルの出力信号を受けてMOSFETQ
6がオン状態となり、インバータ回路N2の入力レベル
を回路の接地電位のようなロウレベルに固定する。この
ようにヒューズ手段Fの切断の有無により形成された制
御信号は、ノア(NOR)ゲート回路G1の一方の入力
に供給される。
その出力信号はハイレベルに維持される。それ故、イン
バータ回路N2を通してロウレベルの出力信号が形成さ
れる。このようにロウレベルの出力信号が形成されると
きには、帰還用のMOSFETQ6はオフ状態に維持さ
れている。これに対して、ヒューズ手段Fが切断されて
いると、メモリが選択状態にされるときチップ選択信号
CEがそれに同期して変化する。この信号CEのレベル
変化の途中において、Pチャンネル型MOSFETQ4
とNチャンネル型MOSFETQ5が同時にオン状態に
なり、回路の接地電位に貫通電流を流すようにする。こ
の結果、仮にキャパシタが電荷を保持するものであって
も、上記貫通電流によりロウレベルに引き抜かれるので
インバータ回路N2はハイレベルの出力信号を形成す
る。このハイレベルの出力信号を受けてMOSFETQ
6がオン状態となり、インバータ回路N2の入力レベル
を回路の接地電位のようなロウレベルに固定する。この
ようにヒューズ手段Fの切断の有無により形成された制
御信号は、ノア(NOR)ゲート回路G1の一方の入力
に供給される。
【0032】この実施例では、上記のヒューズ手段Fを
切断することなく、ダミーデータ線DD0からDD1へ
の一時的な切り替えを可能にするため、次の回路が設け
られる。プローブから制御電圧が与えられるパッドPA
Dに対して、上記のようなPチャンネル型MOSFET
Q7とNチャンネル型MOSFETQ8からなる直列回
路を設け、これらのMOSFETQ7とQ8のゲートに
チップ選択信号CEを供給する。パッドPADと回路の
接地電位との間には、上記同様なキャパシタを設ける。
このパッドPADの電圧を受けるインバータ回路N3を
設け、その出力信号によって制御される帰還MOSFE
TQ9を入力端子と回路の接地電位点との間に設ける。
このラッチ回路の出力信号は、インバータ回路N4を通
して出力し、上記ノアゲート回路G1の他方の入力に供
給する。ノアゲート回路G1の出力は、一方においてそ
のままダミーデータ線DD0に対応したスイッチMOS
FETQ1を選択するアンドゲート回路G2に供給し、
他方においてインバータ回路N5により反転させてダミ
ーデータ線DD1に対応したスイッチMOSFETQ2
を選択するアンドゲート回路G3に供給する。
切断することなく、ダミーデータ線DD0からDD1へ
の一時的な切り替えを可能にするため、次の回路が設け
られる。プローブから制御電圧が与えられるパッドPA
Dに対して、上記のようなPチャンネル型MOSFET
Q7とNチャンネル型MOSFETQ8からなる直列回
路を設け、これらのMOSFETQ7とQ8のゲートに
チップ選択信号CEを供給する。パッドPADと回路の
接地電位との間には、上記同様なキャパシタを設ける。
このパッドPADの電圧を受けるインバータ回路N3を
設け、その出力信号によって制御される帰還MOSFE
TQ9を入力端子と回路の接地電位点との間に設ける。
このラッチ回路の出力信号は、インバータ回路N4を通
して出力し、上記ノアゲート回路G1の他方の入力に供
給する。ノアゲート回路G1の出力は、一方においてそ
のままダミーデータ線DD0に対応したスイッチMOS
FETQ1を選択するアンドゲート回路G2に供給し、
他方においてインバータ回路N5により反転させてダミ
ーデータ線DD1に対応したスイッチMOSFETQ2
を選択するアンドゲート回路G3に供給する。
【0033】ダミーデータ線の良/不良の検証は、次の
ようにして行われる。例えば、信号RSをハイレベルの
状態にすると、ヒューズ手段Fが切断されていないから
インバータ回路N2の出力信号がロウレベルとなる。ま
た、パッドPADにプローブからロウレベルの信号を供
給すると、それに応じてインバータ回路N4の出力信号
もロウレベルになる。この結果、ノアゲート回路G1の
出力信号がハイレベルとなり、アンドゲート回路G2の
出力信号がハイレベルとなってスイッチMOSFETQ
1をオン状態にして、ダミーデータ線DD0を用いたメ
モリアレイの読み出し試験が行われる。この状態で、読
み出し信号に不良が発生したなら、信号RSをロウレベ
ルにする。すると、上記のようにスイッチMOSFET
Q1がオフ状態となり、代わってMOSFETQ3がオ
ン状態となり、このMOSFETQ3のオン抵抗値によ
り形成される基準信号により、再度読み出し動作を行
い、読み出し信号が期待値と不一致ならばそれはメモリ
アレイ側の不良と判定する。そして、信号RSをハイレ
ベルに戻してパッドPADからハイレベルの信号を供給
する。すると、インバータ回路N4の出力信号がハイレ
ベルとなり、ノアゲート回路G1の出力信号がロウレベ
ルにされる。これにより、アンドゲート回路G2に代わ
ってアンドゲート回路G3の出力信号がハイレベルとな
り、スイッチMOSFETQ2がオン状態にされる。す
なわち、不良と判定されたダミーデータ線DD0に代わ
って予備のダミーデータ線DD1を用いて読み出し動作
が行われる。
ようにして行われる。例えば、信号RSをハイレベルの
状態にすると、ヒューズ手段Fが切断されていないから
インバータ回路N2の出力信号がロウレベルとなる。ま
た、パッドPADにプローブからロウレベルの信号を供
給すると、それに応じてインバータ回路N4の出力信号
もロウレベルになる。この結果、ノアゲート回路G1の
出力信号がハイレベルとなり、アンドゲート回路G2の
出力信号がハイレベルとなってスイッチMOSFETQ
1をオン状態にして、ダミーデータ線DD0を用いたメ
モリアレイの読み出し試験が行われる。この状態で、読
み出し信号に不良が発生したなら、信号RSをロウレベ
ルにする。すると、上記のようにスイッチMOSFET
Q1がオフ状態となり、代わってMOSFETQ3がオ
ン状態となり、このMOSFETQ3のオン抵抗値によ
り形成される基準信号により、再度読み出し動作を行
い、読み出し信号が期待値と不一致ならばそれはメモリ
アレイ側の不良と判定する。そして、信号RSをハイレ
ベルに戻してパッドPADからハイレベルの信号を供給
する。すると、インバータ回路N4の出力信号がハイレ
ベルとなり、ノアゲート回路G1の出力信号がロウレベ
ルにされる。これにより、アンドゲート回路G2に代わ
ってアンドゲート回路G3の出力信号がハイレベルとな
り、スイッチMOSFETQ2がオン状態にされる。す
なわち、不良と判定されたダミーデータ線DD0に代わ
って予備のダミーデータ線DD1を用いて読み出し動作
が行われる。
【0034】上記予備のダミーデータ線DD1を用い
て、メモリアレイの読み出しが終了したなら、その結果
に基づいてメモリアレイ側の不良データ線が予備のデー
タ線に切り替えられ、それと同じ工程により上記ヒュー
ズ手段Fの切断が行われてダミーデータ線DD1に固定
的に切り替えられる。これにより、試験の途中で予備の
ダミーデータ線に切り替えて再び読み出し試験を行うと
いう手間を省くことができるものとなる。もしも、予備
のダミーデータ線DD1において、不良が発生したなら
その時点でその記憶装置は救済不能と判定される。
て、メモリアレイの読み出しが終了したなら、その結果
に基づいてメモリアレイ側の不良データ線が予備のデー
タ線に切り替えられ、それと同じ工程により上記ヒュー
ズ手段Fの切断が行われてダミーデータ線DD1に固定
的に切り替えられる。これにより、試験の途中で予備の
ダミーデータ線に切り替えて再び読み出し試験を行うと
いう手間を省くことができるものとなる。もしも、予備
のダミーデータ線DD1において、不良が発生したなら
その時点でその記憶装置は救済不能と判定される。
【0035】なお、通常の動作状態では、パッドはフロ
ーティング状態に置かれる。しかし、パッドPADやキ
ャパシタに中間電位が発生しても、メモリアクセスの毎
に信号CEの変化時にMOSFETQ7とQ8による貫
通電流によりロウレベルに引き抜かれ、インバータ回路
N3のロジックスレッショルド電位以下になると出力信
号がハイレベルとなり、入力電位を接地電位に固定する
MOSFETQ9をオン状態にし、以後電源が供給され
た状態ではロウレベルの出力信号が形成される。このと
きには、ヒューズ手段Fの切断の有無に対応して、アン
ドゲート回路G2又はG3の出力信号がハイレベルにな
ってダミーデータ線DD0又はDD1の選択が行われ
る。
ーティング状態に置かれる。しかし、パッドPADやキ
ャパシタに中間電位が発生しても、メモリアクセスの毎
に信号CEの変化時にMOSFETQ7とQ8による貫
通電流によりロウレベルに引き抜かれ、インバータ回路
N3のロジックスレッショルド電位以下になると出力信
号がハイレベルとなり、入力電位を接地電位に固定する
MOSFETQ9をオン状態にし、以後電源が供給され
た状態ではロウレベルの出力信号が形成される。このと
きには、ヒューズ手段Fの切断の有無に対応して、アン
ドゲート回路G2又はG3の出力信号がハイレベルにな
ってダミーデータ線DD0又はDD1の選択が行われ
る。
【0036】図4には、この発明が適用された横型RO
Mの要部一実施例の回路図が示されている。この実施例
のROMは、特に制限されないが、公知のCMOS回路
の製造技術によって、単結晶シリコンのような1個の半
導体基板上において形成される。特に制限されないが、
集積回路は、単結晶P型シリコンからなる半導体基板に
形成される。NチャンネルMOSFETは、かかる半導
体基板表面に形成されたソース領域、ドレイン領域及び
ソース領域とドレイン領域との間の半導体基板(チャン
ネル領域)表面に薄い厚さのゲート絶縁膜を介して形成
されたポリシリコンからなるようなゲート電極から構成
される。PチャンネルMOSFETは、上記半導体基板
表面に形成されたN型ウェル領域に形成される。これに
よって、半導体基板は、その上に形成された複数のNチ
ャンネルMOSFETの共通の基板ゲートを構成する。
N型ウェル領域は、その上に形成されたPチャンネルM
OSFETの基板ゲートを構成する。
Mの要部一実施例の回路図が示されている。この実施例
のROMは、特に制限されないが、公知のCMOS回路
の製造技術によって、単結晶シリコンのような1個の半
導体基板上において形成される。特に制限されないが、
集積回路は、単結晶P型シリコンからなる半導体基板に
形成される。NチャンネルMOSFETは、かかる半導
体基板表面に形成されたソース領域、ドレイン領域及び
ソース領域とドレイン領域との間の半導体基板(チャン
ネル領域)表面に薄い厚さのゲート絶縁膜を介して形成
されたポリシリコンからなるようなゲート電極から構成
される。PチャンネルMOSFETは、上記半導体基板
表面に形成されたN型ウェル領域に形成される。これに
よって、半導体基板は、その上に形成された複数のNチ
ャンネルMOSFETの共通の基板ゲートを構成する。
N型ウェル領域は、その上に形成されたPチャンネルM
OSFETの基板ゲートを構成する。
【0037】メモリアレイM−ARYは、例示的に示さ
れている横方向に配置された複数のワード線W0〜Wn
と、縦方向に配置された複数のデータ線(ビット線又は
ディジット線)D00〜D01等との交叉点に記憶用M
OSFETQmが形成される。この実施例では、記憶素
子の高密度化と読み出し動作時の低消費電力化のため
に、一対のデータ線D00,D10との間に、それらと
平行に延長される共通ソース線CS0が設けられる。共
通ソース線CS0は、それに対応された上記一対のデー
タ線D00,D10に、そのドレインが接続された記憶
用MOSFETQmのソースがそれぞれ共通接続され
る。また、上記データ線D10は、隣りの共通ソース線
CS1に、そのソースが結合された記憶用MOSFET
のドレインが共通に接続される。上記共通ソース線CS
1に対応された他の記憶用MOSFETのドレインは、
データ線D01に接続される。このデータ線D10に
は、その隣りに設けられた共通ソース線CS2に、その
ソースが結合された記憶用MOSFETのドレインが共
通に結合される。このように、データ線と共通ソース線
は交互に配置され、端部のデータ線D00を除いて、異
なるYアドレスが割り当てられた記憶用MOSFETの
ドレインに共通に接続される。
れている横方向に配置された複数のワード線W0〜Wn
と、縦方向に配置された複数のデータ線(ビット線又は
ディジット線)D00〜D01等との交叉点に記憶用M
OSFETQmが形成される。この実施例では、記憶素
子の高密度化と読み出し動作時の低消費電力化のため
に、一対のデータ線D00,D10との間に、それらと
平行に延長される共通ソース線CS0が設けられる。共
通ソース線CS0は、それに対応された上記一対のデー
タ線D00,D10に、そのドレインが接続された記憶
用MOSFETQmのソースがそれぞれ共通接続され
る。また、上記データ線D10は、隣りの共通ソース線
CS1に、そのソースが結合された記憶用MOSFET
のドレインが共通に接続される。上記共通ソース線CS
1に対応された他の記憶用MOSFETのドレインは、
データ線D01に接続される。このデータ線D10に
は、その隣りに設けられた共通ソース線CS2に、その
ソースが結合された記憶用MOSFETのドレインが共
通に結合される。このように、データ線と共通ソース線
は交互に配置され、端部のデータ線D00を除いて、異
なるYアドレスが割り当てられた記憶用MOSFETの
ドレインに共通に接続される。
【0038】データ線D00は、Yゲート(カラムスイ
ッチ)を構成するMOSFETQ11を介して共通デー
タ線CD0に結合される。それに対応された共通ソース
線CS0は、スイッチMOSFETQ12を介して回路
の接地電位点に結合される。また、上記共通ソース線C
S0に対応された他のデータ線D10は、Yゲートを構
成するMOSFETQ13を介して共通データ線CD1
に結合される。これらのスイッチMOSFETQ11〜
Q12のゲートには、後述するYデコーダ回路YDCR
により形成される選択信号Y0が共通に供給される。
ッチ)を構成するMOSFETQ11を介して共通デー
タ線CD0に結合される。それに対応された共通ソース
線CS0は、スイッチMOSFETQ12を介して回路
の接地電位点に結合される。また、上記共通ソース線C
S0に対応された他のデータ線D10は、Yゲートを構
成するMOSFETQ13を介して共通データ線CD1
に結合される。これらのスイッチMOSFETQ11〜
Q12のゲートには、後述するYデコーダ回路YDCR
により形成される選択信号Y0が共通に供給される。
【0039】上記データ線D10は、また他のYアドレ
ス(Y2)が割り当てられたYゲートを構成するMOS
FETQ14を介して共通データ線CD1に結合され
る。上記データ線D10の右隣りに配置された共通ソー
ス線CS1は、スイッチMOSFETQ15を介して回
路の接地電位点に結合される。この共通ソース線CS1
の右隣りに配置されたデータ線D01は、Yゲートを構
成するMOSFETQ16を介して共通データ線CD0
に結合される。これらのMOSFETQ14〜Q16の
ゲートには、上記Yデコーダ回路YDCRにより形成さ
れる選択信号Y1が供給される。以下、同様なパターン
の繰り返しにより、データ線、共通データ線及びスイッ
チMOSFETが形成される。
ス(Y2)が割り当てられたYゲートを構成するMOS
FETQ14を介して共通データ線CD1に結合され
る。上記データ線D10の右隣りに配置された共通ソー
ス線CS1は、スイッチMOSFETQ15を介して回
路の接地電位点に結合される。この共通ソース線CS1
の右隣りに配置されたデータ線D01は、Yゲートを構
成するMOSFETQ16を介して共通データ線CD0
に結合される。これらのMOSFETQ14〜Q16の
ゲートには、上記Yデコーダ回路YDCRにより形成さ
れる選択信号Y1が供給される。以下、同様なパターン
の繰り返しにより、データ線、共通データ線及びスイッ
チMOSFETが形成される。
【0040】同じ行に配置された記憶用MOSFETの
ゲートは、それに対応されたワード線W0〜Wnにそれ
ぞれ結合される。ワード線W0〜Wnは、それぞれ後述
するXデコーダ回路XDCRにより形成された選択信号
が供給される。この実施例では、上記データ線D00な
いしD01及び共通ソース線CS0ないしCS2等と、
特に制限されないが、電源電圧Vccとの間には、ディプ
レッション型MOSFETQ1ないしQ7が設けられ
る。上記データ線D00ないしD01に対応されたディ
プレッション型MOSFETQ1,Q3、Q5、Q7等
は、バイアス電圧を供給するとともに、その負荷手段と
して作用し、共通ソース線CS0ないしCS2に対応さ
れたディプレッション型MOSFETQ2、Q4、Q6
等は、共通ソース線を非選択レベルにするバイアス電圧
を供給するMOSFETとして作用する。
ゲートは、それに対応されたワード線W0〜Wnにそれ
ぞれ結合される。ワード線W0〜Wnは、それぞれ後述
するXデコーダ回路XDCRにより形成された選択信号
が供給される。この実施例では、上記データ線D00な
いしD01及び共通ソース線CS0ないしCS2等と、
特に制限されないが、電源電圧Vccとの間には、ディプ
レッション型MOSFETQ1ないしQ7が設けられ
る。上記データ線D00ないしD01に対応されたディ
プレッション型MOSFETQ1,Q3、Q5、Q7等
は、バイアス電圧を供給するとともに、その負荷手段と
して作用し、共通ソース線CS0ないしCS2に対応さ
れたディプレッション型MOSFETQ2、Q4、Q6
等は、共通ソース線を非選択レベルにするバイアス電圧
を供給するMOSFETとして作用する。
【0041】同じ行に配置された記憶用MOSFETの
ゲートは、それに対応されたワード線W0〜Wnにそれ
ぞれ結合される。ワード線W0〜Wnは、それぞれ後述
するXデコーダ回路XDCRにより形成された選択信号
が供給される。この実施例では、上記データ線D00な
いしD01及び共通ソース線CS0ないしCS2等と、
特に制限されないが、電源電圧Vccとの間には、ディプ
レッション型MOSFETQ1ないしQ7が設けられ
る。上記データ線D00ないしD01に対応されたディ
プレッション型MOSFETQ1,Q3、Q5、Q7等
は、バイアス電圧を供給するとともに、その負荷手段と
して作用し、共通ソース線CS0ないしCS2に対応さ
れたディプレッション型MOSFETQ2、Q4、Q6
等は、共通ソース線を非選択レベルにするバイアス電圧
を供給するMOSFETとして作用する。
ゲートは、それに対応されたワード線W0〜Wnにそれ
ぞれ結合される。ワード線W0〜Wnは、それぞれ後述
するXデコーダ回路XDCRにより形成された選択信号
が供給される。この実施例では、上記データ線D00な
いしD01及び共通ソース線CS0ないしCS2等と、
特に制限されないが、電源電圧Vccとの間には、ディプ
レッション型MOSFETQ1ないしQ7が設けられ
る。上記データ線D00ないしD01に対応されたディ
プレッション型MOSFETQ1,Q3、Q5、Q7等
は、バイアス電圧を供給するとともに、その負荷手段と
して作用し、共通ソース線CS0ないしCS2に対応さ
れたディプレッション型MOSFETQ2、Q4、Q6
等は、共通ソース線を非選択レベルにするバイアス電圧
を供給するMOSFETとして作用する。
【0042】例えば、Yデコーダ回路YDCRにより、
選択信号Y1が形成されたとき、スイッチMOSFET
Q14ないしQ16がオン状態にされることによって、
データ線D10,D01及び共通ソース線CS1が選択
される。この場合には上記データ線D10,D01と共
通ソース線CS1との間にそれぞれ配置される記憶用M
OSFETのみが選択状態にされなければならない。し
かし、共通ソース線CS0やCS2の電位が回路の接地
電位のようなロウレベルにされていると、上記データ線
D10と共通ソース線CS0及びデータ線D01と共通
ソース線CS2との間に配置される記憶用MOSFET
の記憶情報も上記データ線D10及びD01に現れてし
まう。そこで、上述のように共通ソース線にも上記ディ
プレッション型MOSFETQ2,Q4,Q6等を設け
ることによって、上記選択された共通ソース線CS0の
みをスイッチMOSFETQ15により回路の接地電位
を与え、上記非選択の共通ソース線CS0とCS2の電
位をデータ線のバイアス電位に等しくさせることによっ
て、データ線D10,D01と共通ソース線CS0とC
S2との間に配置される記憶用MOSFETの記憶情報
に無関係にオフ状態にさせるものである。
選択信号Y1が形成されたとき、スイッチMOSFET
Q14ないしQ16がオン状態にされることによって、
データ線D10,D01及び共通ソース線CS1が選択
される。この場合には上記データ線D10,D01と共
通ソース線CS1との間にそれぞれ配置される記憶用M
OSFETのみが選択状態にされなければならない。し
かし、共通ソース線CS0やCS2の電位が回路の接地
電位のようなロウレベルにされていると、上記データ線
D10と共通ソース線CS0及びデータ線D01と共通
ソース線CS2との間に配置される記憶用MOSFET
の記憶情報も上記データ線D10及びD01に現れてし
まう。そこで、上述のように共通ソース線にも上記ディ
プレッション型MOSFETQ2,Q4,Q6等を設け
ることによって、上記選択された共通ソース線CS0の
みをスイッチMOSFETQ15により回路の接地電位
を与え、上記非選択の共通ソース線CS0とCS2の電
位をデータ線のバイアス電位に等しくさせることによっ
て、データ線D10,D01と共通ソース線CS0とC
S2との間に配置される記憶用MOSFETの記憶情報
に無関係にオフ状態にさせるものである。
【0043】上記構成のメモリアレイM−ARYのアド
レッシングは、次の各回路ブロックにより行われる。外
部端子から供給された複数ビットからなるXアドレス信
号AXは、XアドレスバッファXADBに供給され、外
部端子から供給されたアドレス信号と同相の内部アドレ
ス信号と、逆相の内部アドレス信号からなる相補アドレ
ス信号を形成する。これらの相補アドレス信号は、Xデ
コーダXDCRにより解読され、このXデコーダXDC
Rにより1本のワード線の選択信号が形成される。この
実施例では、上記XアドレスバッファXADBとXデコ
ーダXDCRを合わせてXADB・DCRのように表し
ている。外部端子から供給された複数ビットからなるY
アドレス信号AYは、YアドレスバッファYADBに供
給され、外部端子から供給されたアドレス信号と同相の
内部アドレス信号と、逆相の内部アドレス信号からなる
相補アドレス信号を形成する。これらの相補アドレス信
号は、YデコーダYDCRにより解読され、このYデコ
ーダYDCRにより2本のデータ線の選択信号が形成さ
れる。この実施例では、上記YアドレスバッファYAD
BとYデコーダYDCRを合わせてYADB・DCRの
ように表している。
レッシングは、次の各回路ブロックにより行われる。外
部端子から供給された複数ビットからなるXアドレス信
号AXは、XアドレスバッファXADBに供給され、外
部端子から供給されたアドレス信号と同相の内部アドレ
ス信号と、逆相の内部アドレス信号からなる相補アドレ
ス信号を形成する。これらの相補アドレス信号は、Xデ
コーダXDCRにより解読され、このXデコーダXDC
Rにより1本のワード線の選択信号が形成される。この
実施例では、上記XアドレスバッファXADBとXデコ
ーダXDCRを合わせてXADB・DCRのように表し
ている。外部端子から供給された複数ビットからなるY
アドレス信号AYは、YアドレスバッファYADBに供
給され、外部端子から供給されたアドレス信号と同相の
内部アドレス信号と、逆相の内部アドレス信号からなる
相補アドレス信号を形成する。これらの相補アドレス信
号は、YデコーダYDCRにより解読され、このYデコ
ーダYDCRにより2本のデータ線の選択信号が形成さ
れる。この実施例では、上記YアドレスバッファYAD
BとYデコーダYDCRを合わせてYADB・DCRの
ように表している。
【0044】読み出し動作において、非選択のデータ線
に隣接して配置される共通ソース線は、両者が共にYデ
コーダYDCRの出力信号が共にロウレベルにされるた
め、各スイッチMOSFETが共にオフ状態にされる。
このため、1本のワード線に多数の記憶用MOSFET
が結合されているにもかかわらず、データ線が選択され
た記憶用MOSFETにしかその記憶情報に従った電流
しか流れないため、低消費電力化を図ることができる。
また、共通ソース線のYアドレスに従った選択動作によ
り、データ線に異なるYアドレスが割り当てられた記憶
用MOSFETが結合できるから、記憶用MOSFET
を高密度で配置することができる。
に隣接して配置される共通ソース線は、両者が共にYデ
コーダYDCRの出力信号が共にロウレベルにされるた
め、各スイッチMOSFETが共にオフ状態にされる。
このため、1本のワード線に多数の記憶用MOSFET
が結合されているにもかかわらず、データ線が選択され
た記憶用MOSFETにしかその記憶情報に従った電流
しか流れないため、低消費電力化を図ることができる。
また、共通ソース線のYアドレスに従った選択動作によ
り、データ線に異なるYアドレスが割り当てられた記憶
用MOSFETが結合できるから、記憶用MOSFET
を高密度で配置することができる。
【0045】この実施例では、上記小さなしきい値電圧
差しか持たない記憶用MOSFETからの読み出し信号
を精度良く識別するめに、次のダミーセルが設けられ
る。特に制限されないが、各ワード線W0〜Wnにその
ゲートがそれぞれ結合された例えば2個のダミーMOS
FETQd,Qd’が並列形態に設けられる。これらの
MOSFETQd,Qd’は、ダミーデータ線DDを挟
んで配置された一対の共通ソース線CSとの間にそれぞ
れ配置されることによって並列形態にされる。上記一方
のダミーMOSFETQdは、上記比較的低いしきい値
電圧を持つ記憶用MOSFETと同じく形成される。他
方のダミーMOSFETQd’は、上記比較的高いしき
い値電圧を持つ記憶用MOSFETと同じく形成され
る。この高いしきい値電圧を持つようにされたダミーM
OSFETQd’は、ワード線の選択レベル(約2V程
度)に対してオフ状態にされるべき記憶用MOSFET
に生じるリーク電流によるハイレベルの落ち込みを補償
するために設けられる。
差しか持たない記憶用MOSFETからの読み出し信号
を精度良く識別するめに、次のダミーセルが設けられ
る。特に制限されないが、各ワード線W0〜Wnにその
ゲートがそれぞれ結合された例えば2個のダミーMOS
FETQd,Qd’が並列形態に設けられる。これらの
MOSFETQd,Qd’は、ダミーデータ線DDを挟
んで配置された一対の共通ソース線CSとの間にそれぞ
れ配置されることによって並列形態にされる。上記一方
のダミーMOSFETQdは、上記比較的低いしきい値
電圧を持つ記憶用MOSFETと同じく形成される。他
方のダミーMOSFETQd’は、上記比較的高いしき
い値電圧を持つ記憶用MOSFETと同じく形成され
る。この高いしきい値電圧を持つようにされたダミーM
OSFETQd’は、ワード線の選択レベル(約2V程
度)に対してオフ状態にされるべき記憶用MOSFET
に生じるリーク電流によるハイレベルの落ち込みを補償
するために設けられる。
【0046】同図において、上記ダミーMOSFETQ
d,Qd’が設けられるダミーデータ線DDは1本が代
表として例示的に示されているが、同様なダミーデータ
線が少なくとも1本予備として設けられる。これらのダ
ミーデータ線は、ダミーのカラムスイッチを構成するス
イッチMOSFETQ20を介して前記同様なセレクタ
SELにより選択されたものが、後述するプリアンプ
(電流ミラー型センスアンプ)DPAの入力端子に接続
される。選択されりダミーデータ線の信号は、プリアン
プDPAで電流増幅され、差動アンプA0,A1の基準
入力端子(−)に供給される。共通ソース線CSは、ス
イッチMOSFETQ19,Q21を介して回路の接地
電位点に結合される。上記スイッチMOSFETQ19
〜Q21のゲートには、特に制限されないが、Yデコー
ダ回路YDCRにより形成される選択信号YDが供給さ
れる。
d,Qd’が設けられるダミーデータ線DDは1本が代
表として例示的に示されているが、同様なダミーデータ
線が少なくとも1本予備として設けられる。これらのダ
ミーデータ線は、ダミーのカラムスイッチを構成するス
イッチMOSFETQ20を介して前記同様なセレクタ
SELにより選択されたものが、後述するプリアンプ
(電流ミラー型センスアンプ)DPAの入力端子に接続
される。選択されりダミーデータ線の信号は、プリアン
プDPAで電流増幅され、差動アンプA0,A1の基準
入力端子(−)に供給される。共通ソース線CSは、ス
イッチMOSFETQ19,Q21を介して回路の接地
電位点に結合される。上記スイッチMOSFETQ19
〜Q21のゲートには、特に制限されないが、Yデコー
ダ回路YDCRにより形成される選択信号YDが供給さ
れる。
【0047】この実施例のセンスアンプは、電流ミラー
回路からなる電流増幅回路(プリアンプ)PA0,PA
1と、その出力信号を受ける差動アンプA0,A1から
なる。同図では、プリアンプPA0の具体的回路が代表
として例示的に示されており、次の各回路素子により構
成される。共通データ線CD0は、そのゲートが回路の
接地電位に結合されたディプレッション型MOSFET
Q23を介してダイオード形態のPチャンネルMOSF
ETQ22のドレインに結合される。これにより、選択
されたデータ線には、上記MOSFETQ22とQ23
及び共通データ線CD0並びにYゲートを構成するスイ
ッチMOSFETを介して読み出し電流が供給される。
この場合、上記ディプレッション型MOSFETQ1等
のしいき値電圧により、選択されたデータ線には、その
しきい値電圧に応じたバイアス電圧が与えられるもので
ある。共通データ線CD0(CD1)にも上記ディプレ
ッション型MOSFETQ23のしきい値電圧に応じた
バイアス電圧が与えられる。上記メモリアレイM−AR
Yのデータ線及び共通ソース線に設けられたディプレッ
ション型MOSFETQ1ないしQ7等と、プリアンプ
PA0を構成するディプレッション型MOSFETQ2
3とを同じ製造条件により形成することによって、上記
データ線と共通データ線(プリアンプPA0の入力端
子)の両電位を等しく設定することができる。
回路からなる電流増幅回路(プリアンプ)PA0,PA
1と、その出力信号を受ける差動アンプA0,A1から
なる。同図では、プリアンプPA0の具体的回路が代表
として例示的に示されており、次の各回路素子により構
成される。共通データ線CD0は、そのゲートが回路の
接地電位に結合されたディプレッション型MOSFET
Q23を介してダイオード形態のPチャンネルMOSF
ETQ22のドレインに結合される。これにより、選択
されたデータ線には、上記MOSFETQ22とQ23
及び共通データ線CD0並びにYゲートを構成するスイ
ッチMOSFETを介して読み出し電流が供給される。
この場合、上記ディプレッション型MOSFETQ1等
のしいき値電圧により、選択されたデータ線には、その
しきい値電圧に応じたバイアス電圧が与えられるもので
ある。共通データ線CD0(CD1)にも上記ディプレ
ッション型MOSFETQ23のしきい値電圧に応じた
バイアス電圧が与えられる。上記メモリアレイM−AR
Yのデータ線及び共通ソース線に設けられたディプレッ
ション型MOSFETQ1ないしQ7等と、プリアンプ
PA0を構成するディプレッション型MOSFETQ2
3とを同じ製造条件により形成することによって、上記
データ線と共通データ線(プリアンプPA0の入力端
子)の両電位を等しく設定することができる。
【0048】これにより、記憶用MOSFETQmの読
み出し動作において、上記プリアンプPA0を構成する
MOSFETQ23とQ22を介して流れる電流は、ワ
ード線とデータ線の選択動作に従って選択された記憶用
MOSFETQmに流れる電流となって高速読み出し動
作を実現できる。すなわち、データ線には、多数の記憶
用MOSFETが結合されることによって比較的大きな
容量値を持つ寄生容量を持つにもかかわらず、上記両バ
イアス電圧を等しくさせることによって、差動アンプA
0により検出される電流を上記記憶用MOSFETQm
に流れる電流とすることができるから上記寄生容量を実
質的に無視することができる。
み出し動作において、上記プリアンプPA0を構成する
MOSFETQ23とQ22を介して流れる電流は、ワ
ード線とデータ線の選択動作に従って選択された記憶用
MOSFETQmに流れる電流となって高速読み出し動
作を実現できる。すなわち、データ線には、多数の記憶
用MOSFETが結合されることによって比較的大きな
容量値を持つ寄生容量を持つにもかかわらず、上記両バ
イアス電圧を等しくさせることによって、差動アンプA
0により検出される電流を上記記憶用MOSFETQm
に流れる電流とすることができるから上記寄生容量を実
質的に無視することができる。
【0049】上記MOSFETQ22には、電流ミラー
形態にされたPチャンネルMOSFETQ24が設けら
れる。このMOSFETQ24は、MOSFETQ22
に比べて、そのサイズが大きく設定されることによっ
て、そのサイズ比に従った読み出し増幅電流を形成す
る。上記MOSFETQ24のドレインから得られる増
幅電流は、差動アンプS0の入力端子(+)に供給され
る。MOSFETQ24のドレインと回路の接地電位と
の間にダイオード形態に接続されたNチャンネルMOS
FETQ29が接続される。これにより、プリアンプP
A0のスタティック動作が可能となる。スタティック回
路の負荷手段は、MOSFETQ29の他に抵抗素子あ
るいは他の接続形態とされた複数のMOSFETを用い
てもよい。
形態にされたPチャンネルMOSFETQ24が設けら
れる。このMOSFETQ24は、MOSFETQ22
に比べて、そのサイズが大きく設定されることによっ
て、そのサイズ比に従った読み出し増幅電流を形成す
る。上記MOSFETQ24のドレインから得られる増
幅電流は、差動アンプS0の入力端子(+)に供給され
る。MOSFETQ24のドレインと回路の接地電位と
の間にダイオード形態に接続されたNチャンネルMOS
FETQ29が接続される。これにより、プリアンプP
A0のスタティック動作が可能となる。スタティック回
路の負荷手段は、MOSFETQ29の他に抵抗素子あ
るいは他の接続形態とされた複数のMOSFETを用い
てもよい。
【0050】この実施例では、選択された情報記憶用M
OSFETQmがオフ状態のとき、上記MOSFETQ
22のドレイン電圧の立ち上がり、言い換えるならば、
MOSFETQ22のオフ状態への切り換えを高速に行
うため、次の回路素子が付加される。抵抗Rは、電源電
圧Vccに対して抵抗値が大きく設定されることによって
定電流2iを形成する。この電流2iは、特に制限され
ないが、上記のようにゲートが回路の接地電位に結合さ
れたMOSFETQ27とQ28とによって分流され、
MOSFETQ27とQ28の素子サイズを等しく設定
されることによって、半分の電流iがそれぞれのMOS
FETQ27とQ28に流れるようにされる。上記MO
SFETQ27を通して流れる電流iは、ダイオード形
態にされたPチャンネルMOSFETQ25に流れるよ
うにされる。上記抵抗Rの抵抗値を上記のように比較的
大きく設定することによって、MOSFETQ25は、
そのしきい値電圧近傍で動作させられる。このMOSF
ETQ25に対して電流ミラー形態にされた同じ素子サ
イズからなるPチャンネルMOSFETQ26が設けら
れる。このMOSFETQ26は、上記のようにMOS
FETQ25がしきい値電圧近傍で動作させられること
から、飽和領域で動作させられる。このMOSFETQ
26のドレインは、上記MOSFETQ22の共通化さ
れたゲート,ドレイン(ノードN1)に接続される。上
記MOSFETQ28のドレインも、上記ノードN1に
結合される。
OSFETQmがオフ状態のとき、上記MOSFETQ
22のドレイン電圧の立ち上がり、言い換えるならば、
MOSFETQ22のオフ状態への切り換えを高速に行
うため、次の回路素子が付加される。抵抗Rは、電源電
圧Vccに対して抵抗値が大きく設定されることによって
定電流2iを形成する。この電流2iは、特に制限され
ないが、上記のようにゲートが回路の接地電位に結合さ
れたMOSFETQ27とQ28とによって分流され、
MOSFETQ27とQ28の素子サイズを等しく設定
されることによって、半分の電流iがそれぞれのMOS
FETQ27とQ28に流れるようにされる。上記MO
SFETQ27を通して流れる電流iは、ダイオード形
態にされたPチャンネルMOSFETQ25に流れるよ
うにされる。上記抵抗Rの抵抗値を上記のように比較的
大きく設定することによって、MOSFETQ25は、
そのしきい値電圧近傍で動作させられる。このMOSF
ETQ25に対して電流ミラー形態にされた同じ素子サ
イズからなるPチャンネルMOSFETQ26が設けら
れる。このMOSFETQ26は、上記のようにMOS
FETQ25がしきい値電圧近傍で動作させられること
から、飽和領域で動作させられる。このMOSFETQ
26のドレインは、上記MOSFETQ22の共通化さ
れたゲート,ドレイン(ノードN1)に接続される。上
記MOSFETQ28のドレインも、上記ノードN1に
結合される。
【0051】これによって、上記MOSFETQ27を
通して流れる電流iは、電流ミラー形態のMOSFET
Q25、Q26を介してMOSFETQ28のドレイン
に供給されることになる。このような電流経路を設けて
も、その電流iはMOSFETQ22のソース、ドレイ
ン間には流れない。したがって、読み出し電流増幅の電
流ミラー回路(MOSFETQ22とQ24)には、上
記電流iの成分が現れないから、正確な読み出し電流の
増幅作用が行われる。上記増幅電流が供給される差動ア
ンプS0の入力端子(+)には、図示しない電流/電圧
変換用の抵抗素子が設けられている。差動アンプA0の
反転入力端子(−)には、上記同様なプリアンプDPA
を介してセレクタSELにより選択されたダミーデータ
線DDから得られる基準信号が供給される。また、他方
の共通データ線CD1に対しても、上記同様なプリアン
プPA1と差動増幅回路A1からなるセンスアンプが設
けられる。
通して流れる電流iは、電流ミラー形態のMOSFET
Q25、Q26を介してMOSFETQ28のドレイン
に供給されることになる。このような電流経路を設けて
も、その電流iはMOSFETQ22のソース、ドレイ
ン間には流れない。したがって、読み出し電流増幅の電
流ミラー回路(MOSFETQ22とQ24)には、上
記電流iの成分が現れないから、正確な読み出し電流の
増幅作用が行われる。上記増幅電流が供給される差動ア
ンプS0の入力端子(+)には、図示しない電流/電圧
変換用の抵抗素子が設けられている。差動アンプA0の
反転入力端子(−)には、上記同様なプリアンプDPA
を介してセレクタSELにより選択されたダミーデータ
線DDから得られる基準信号が供給される。また、他方
の共通データ線CD1に対しても、上記同様なプリアン
プPA1と差動増幅回路A1からなるセンスアンプが設
けられる。
【0052】上記メモリアレイM−ARYにおける記憶
用MOSFETQmは、特に制限されないが、イオン打
ち込み法による書き込みが行われる。このようなイオン
打ち込み技術による書き込み工程は、半導体ウェハ上に
形成される半導体集積回路のほゞ最終工程、例えば、ア
ルミニュウムからなるデータ線形成後のメモリセルであ
るMOSFETのゲート電極を通してのイオン打ち込み
工程により実施されるものである。このようにすること
によって、それ以前の工程が書き込み情報に無関係に共
通化できるため製造工程の合理化を実現できるものであ
る。このような横型ROMにおていも、プロセスバラツ
キによるセンスアンプSAの入力レベルの補正を行うた
めに、前記同様な電圧補正回路TMCが設けられる。こ
れにより、プロセスバラツキの補正した高速で安定した
読み出し動作を実現することができる。
用MOSFETQmは、特に制限されないが、イオン打
ち込み法による書き込みが行われる。このようなイオン
打ち込み技術による書き込み工程は、半導体ウェハ上に
形成される半導体集積回路のほゞ最終工程、例えば、ア
ルミニュウムからなるデータ線形成後のメモリセルであ
るMOSFETのゲート電極を通してのイオン打ち込み
工程により実施されるものである。このようにすること
によって、それ以前の工程が書き込み情報に無関係に共
通化できるため製造工程の合理化を実現できるものであ
る。このような横型ROMにおていも、プロセスバラツ
キによるセンスアンプSAの入力レベルの補正を行うた
めに、前記同様な電圧補正回路TMCが設けられる。こ
れにより、プロセスバラツキの補正した高速で安定した
読み出し動作を実現することができる。
【0053】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) 記憶素子がマトリックス配置されてなるメモリ
アレイからの読み出しを、基準電圧を形成するダミー記
憶素子が結合された複数のダミーデータ線を用意し、セ
レクタにより複数のダミーデータ線の中から不良が存在
しない1つのダミーデータ線を選択して差動型のセンス
アンプに供給して記憶情報のセンスを行うようにするこ
とより、ダミーデータ線に不良があった場合には、セレ
クタにより予備のデータ線に切り替えることによりその
救済を行うことができるから製品歩留りを高くできると
いう効果が得られる。 (2) 上記ダミーデータ線に設けれらるダミー記憶素
子と等価な抵抗回路を設けておいて、それによりセンス
アンプの基準電位を形成することにより、ダミーデータ
線の良/不良を簡単に判定することができるという効果
が得られる。 (3) プロービング時に供給される制御信号により、
一時的にダミーデータ線の切り替えを行うようにするこ
とにより、読み出し試験を終了後に不良があったダミー
データ線の切り替えを不良データ線の予備データ線への
切り替えと同時に行うことができ、効率的な試験及び欠
陥救済を行うことができるという効果が得られる。
記の通りである。すなわち、 (1) 記憶素子がマトリックス配置されてなるメモリ
アレイからの読み出しを、基準電圧を形成するダミー記
憶素子が結合された複数のダミーデータ線を用意し、セ
レクタにより複数のダミーデータ線の中から不良が存在
しない1つのダミーデータ線を選択して差動型のセンス
アンプに供給して記憶情報のセンスを行うようにするこ
とより、ダミーデータ線に不良があった場合には、セレ
クタにより予備のデータ線に切り替えることによりその
救済を行うことができるから製品歩留りを高くできると
いう効果が得られる。 (2) 上記ダミーデータ線に設けれらるダミー記憶素
子と等価な抵抗回路を設けておいて、それによりセンス
アンプの基準電位を形成することにより、ダミーデータ
線の良/不良を簡単に判定することができるという効果
が得られる。 (3) プロービング時に供給される制御信号により、
一時的にダミーデータ線の切り替えを行うようにするこ
とにより、読み出し試験を終了後に不良があったダミー
データ線の切り替えを不良データ線の予備データ線への
切り替えと同時に行うことができ、効率的な試験及び欠
陥救済を行うことができるという効果が得られる。
【0054】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、記憶
素子としては、上記のような縦型ROMあるいは横型R
OMやEPROMの他、電気的な消去も可能にしたEE
PROMを構成するもの等種々の実施形態を採ることが
できるものである。また、そのアドレス選択方式やメモ
リアレイの構成及び読み出し方式は種々の実施形態を採
ることができる。そして、予備のダミーデータ線の数
は、2本以上設ける構成としてもよい。ダミーデータ線
への切り替えは、ヒューズ手段を用いるもの他、ワイヤ
ーボンディングにより行うもの、あるいは電気的に書き
込み可能な記憶素子を用いるもの等種々の実施形態を採
ることかできる。この発明は、上記のような差動型のセ
ンスアンプを用いる半導体記憶装置に広く利用できるも
のである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、記憶
素子としては、上記のような縦型ROMあるいは横型R
OMやEPROMの他、電気的な消去も可能にしたEE
PROMを構成するもの等種々の実施形態を採ることが
できるものである。また、そのアドレス選択方式やメモ
リアレイの構成及び読み出し方式は種々の実施形態を採
ることができる。そして、予備のダミーデータ線の数
は、2本以上設ける構成としてもよい。ダミーデータ線
への切り替えは、ヒューズ手段を用いるもの他、ワイヤ
ーボンディングにより行うもの、あるいは電気的に書き
込み可能な記憶素子を用いるもの等種々の実施形態を採
ることかできる。この発明は、上記のような差動型のセ
ンスアンプを用いる半導体記憶装置に広く利用できるも
のである。
【0055】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、記憶素子がマトリックス配
置されてなるメモリアレイからの読み出しを、基準電圧
を形成するダミー記憶素子が結合された複数のダミーデ
ータ線を用意し、セレクタにより複数のダミーデータ線
の中から不良が存在しない1つのダミーデータ線を選択
して差動型のセンスアンプに供給して記憶情報のセンス
を行うようにすることより、ダミーデータ線に不良があ
った場合には、セレクタにより予備のデータ線に切り替
えることによりその救済を行うことができるから製品歩
留りを高くできる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、記憶素子がマトリックス配
置されてなるメモリアレイからの読み出しを、基準電圧
を形成するダミー記憶素子が結合された複数のダミーデ
ータ線を用意し、セレクタにより複数のダミーデータ線
の中から不良が存在しない1つのダミーデータ線を選択
して差動型のセンスアンプに供給して記憶情報のセンス
を行うようにすることより、ダミーデータ線に不良があ
った場合には、セレクタにより予備のデータ線に切り替
えることによりその救済を行うことができるから製品歩
留りを高くできる。
【図1】この発明が適用された縦型ROMの一実施例を
示す要部回路図である。
示す要部回路図である。
【図2】この発明に係る半導体記憶装置の他の一実施例
を示す要部回路図である。
を示す要部回路図である。
【図3】この発明に係る半導体記憶装置における選択制
御回路を含む一実施例の具体的回路図である。
御回路を含む一実施例の具体的回路図である。
【図4】この発明が適用された横型ROMの一実施例を
示す要部回路図である。
示す要部回路図である。
W0〜Wn…ワード線、D0〜Dn…データ線、DD
0,DD1…ダミーデータ線、MB0,MB1…メモリ
ブロック、XPDCR…プリデコーダ回路、DCR0,
DCR1…デコーダ回路、YDCR…カラムデコーダ回
路、SA…差動型センスアンプ、SEL…セレクタ、S
LC…選択制御回路、CW…カラムスイッチ、DR…抵
抗、PAD…パッド、F…ヒューズ手段、G1…ノアゲ
ート回路、G2,G3…アンドゲート回路、N1〜N5
…インバータ回路、M−ARY…メモリアレイ、XAD
B・DCR…Xアドレスバッファ・デコーダ、YADB
・DCR…Yアドレスバッファ・デコーダ、PA0,P
A1,DPA…プリアンプ、A0,A1…差動アンプ。
0,DD1…ダミーデータ線、MB0,MB1…メモリ
ブロック、XPDCR…プリデコーダ回路、DCR0,
DCR1…デコーダ回路、YDCR…カラムデコーダ回
路、SA…差動型センスアンプ、SEL…セレクタ、S
LC…選択制御回路、CW…カラムスイッチ、DR…抵
抗、PAD…パッド、F…ヒューズ手段、G1…ノアゲ
ート回路、G2,G3…アンドゲート回路、N1〜N5
…インバータ回路、M−ARY…メモリアレイ、XAD
B・DCR…Xアドレスバッファ・デコーダ、YADB
・DCR…Yアドレスバッファ・デコーダ、PA0,P
A1,DPA…プリアンプ、A0,A1…差動アンプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古野 毅 東京都小平市上水本町5丁目20番1号 株式会社 日立製作所 武蔵工場内 (56)参考文献 特開 昭64−80069(JP,A) 特開 平1−279498(JP,A) 特開 平1−235098(JP,A) 特開 平2−196444(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/10 G11C 17/12 H01L 21/82 H01L 21/8246 H01L 27/112
Claims (5)
- 【請求項1】 記憶素子がマトリックス配置されてなる
メモリアレイと、上記記憶素子の読み出し基準電圧を形
成するダミー記憶素子が結合された複数のダミーデータ
線と、上記複数のダミーデータ線の中から不良が存在し
ない1つのダミーデータ線を選択するセレクタと、上記
メモリアレイの中の選択された記憶素子の記憶情報をセ
レクタを介して選択されたダミーデータ線の基準電圧を
参照してセンスする差動型のセンスアンプとを含むこと
を特徴とする半導体記憶装置。 - 【請求項2】 上記複数のダミーデータ線の中から1つ
のダミーデータ線を選択する選択信号はヒューズ手段の
切断の有無により形成されることを特徴とする請求項1
の半導体記憶装置。 - 【請求項3】 上記差動型のセンスアンプの基準電位側
には、ダミー記憶素子と等価な抵抗手段が選択的に接続
され、これを基準にしたデータ線の読み出し結果と、上
記複数のダミーデータ線を基準にした読み出し結果とを
比較することにより、ダミーデータ線の良/不良の判定
を行うものであることを特徴とする請求項1又は請求項
2の半導体記憶装置。 - 【請求項4】 プロービング時に所定の電位が与えられ
る電極を用いて、不良のダミーデータ線を冗長用のデー
タ線に切り替える回路を備えてなることを特徴とする請
求項1の半導体記憶装置。 - 【請求項5】 ヒューズ手段の切断により、不良のダミ
ーデータ線を冗長用のデータ線に切り替える回路を備え
てなることを特徴とする請求項4の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21149491A JP3202042B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21149491A JP3202042B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05136361A JPH05136361A (ja) | 1993-06-01 |
JP3202042B2 true JP3202042B2 (ja) | 2001-08-27 |
Family
ID=16606880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21149491A Expired - Fee Related JP3202042B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3202042B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102468409B1 (ko) | 2020-06-30 | 2022-11-21 | 주식회사 아시아퍼시픽헬스케어 | 의료용 매트 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19956069A1 (de) * | 1999-11-22 | 2001-05-31 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen und Referenzzellen |
JP2004062922A (ja) | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
US6963505B2 (en) * | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
JP4594191B2 (ja) * | 2005-08-24 | 2010-12-08 | シャープ株式会社 | 半導体記憶装置及びこれを備えた電子機器 |
JP2007335821A (ja) * | 2006-06-19 | 2007-12-27 | Ricoh Co Ltd | 半導体記憶装置 |
JP4768770B2 (ja) * | 2008-03-06 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
KR101434160B1 (ko) * | 2008-06-23 | 2014-08-27 | 샌디스크 아이엘 엘티디 | 애드 혹 플래시 메모리 기준 셀 |
JP2015053096A (ja) | 2013-09-09 | 2015-03-19 | マイクロン テクノロジー, インク. | 半導体装置、及び誤り訂正方法 |
US10381102B2 (en) | 2014-04-30 | 2019-08-13 | Micron Technology, Inc. | Memory devices having a read function of data stored in a plurality of reference cells |
-
1991
- 1991-07-29 JP JP21149491A patent/JP3202042B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102468409B1 (ko) | 2020-06-30 | 2022-11-21 | 주식회사 아시아퍼시픽헬스케어 | 의료용 매트 |
Also Published As
Publication number | Publication date |
---|---|
JPH05136361A (ja) | 1993-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5917753A (en) | Sensing circuitry for reading and verifying the contents of electrically programmable/erasable non-volatile memory cells | |
EP0293339B1 (en) | Nonvolatile memory device with a high number of cycle programming endurance | |
US5748527A (en) | Nonvolatile memory having transistor redundancy | |
US5502676A (en) | Integrated circuit memory with column redundancy having shared read global data lines | |
US4723227A (en) | Redundant type memory circuit with an improved clock generator | |
US6222774B1 (en) | Data-erasable non-volatile semiconductor memory device | |
JP2888034B2 (ja) | 半導体メモリ装置 | |
KR950008675B1 (ko) | 리드 온리 메모리 | |
JPS63220500A (ja) | 半導体記憶装置の冗長回路 | |
JP3202042B2 (ja) | 半導体記憶装置 | |
JP2573380B2 (ja) | 不揮発性半導体メモリ | |
US6178127B1 (en) | Semiconductor memory device allowing reliable repairing of a defective column | |
US4987560A (en) | Semiconductor memory device | |
US5572467A (en) | Address comparison in an inteagrated circuit memory having shared read global data lines | |
JP4245147B2 (ja) | 階層ワード線方式の半導体記憶装置と、それに使用されるサブワードドライバ回路 | |
KR0145165B1 (ko) | 용장 어드레스 디코더 | |
US5513137A (en) | Flash memory having transistor redundancy | |
US5719811A (en) | Semiconductor memory device | |
KR950011730B1 (ko) | 동적 랜덤 액세스 메모리 장치 | |
JPH0782758B2 (ja) | 半導体記憶装置 | |
JP3400135B2 (ja) | 半導体記憶装置 | |
JPH05120881A (ja) | 半導体記憶装置 | |
JPS6138560B2 (ja) | ||
JPH0793016B2 (ja) | プログラマブルrom | |
JP3084582B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080622 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080622 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090622 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |