JPH0787055A - インタフェース装置 - Google Patents
インタフェース装置Info
- Publication number
- JPH0787055A JPH0787055A JP23189793A JP23189793A JPH0787055A JP H0787055 A JPH0787055 A JP H0787055A JP 23189793 A JP23189793 A JP 23189793A JP 23189793 A JP23189793 A JP 23189793A JP H0787055 A JPH0787055 A JP H0787055A
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- Japan
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- signal
- low
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Abstract
(57)【要約】
【目的】 高次群インタフェース回路と低次群インタフ
ェース回路とを一つの物理スロットを用意することで実
装する。 【構成】 第一フレーム信号生成回路からは、主信号お
よび第一フレーム信号が出力される。この第一フレーム
信号は第二フレーム信号生成回路に入力され、第二フレ
ーム信号生成回路からは第二フレーム信号が出力され
る。この第一フレーム信号と第二フレーム信号とは多重
フレーム生成回路に入力される。この多重フレーム信号
を高次群インタフェース回路および低次群インタフェー
ス回路に与えることにより、それぞれが自ら使用するデ
ータを抽出することができる。 【効果】 柔軟なインタフェース配置が行える。物理ス
ロット位置の制約がなくなるので、全体として装置を小
型化することができる。
ェース回路とを一つの物理スロットを用意することで実
装する。 【構成】 第一フレーム信号生成回路からは、主信号お
よび第一フレーム信号が出力される。この第一フレーム
信号は第二フレーム信号生成回路に入力され、第二フレ
ーム信号生成回路からは第二フレーム信号が出力され
る。この第一フレーム信号と第二フレーム信号とは多重
フレーム生成回路に入力される。この多重フレーム信号
を高次群インタフェース回路および低次群インタフェー
ス回路に与えることにより、それぞれが自ら使用するデ
ータを抽出することができる。 【効果】 柔軟なインタフェース配置が行える。物理ス
ロット位置の制約がなくなるので、全体として装置を小
型化することができる。
Description
【0001】
【産業上の利用分野】本発明はディジタル通信に利用す
る。本発明は多重化されたディジタル信号を通信端末そ
の他装置に結合するインタフェース装置として利用す
る。特に、信号速度の異なる複数の信号を限られたハー
ドウェア規模で効率良く処理する技術に関する。
る。本発明は多重化されたディジタル信号を通信端末そ
の他装置に結合するインタフェース装置として利用す
る。特に、信号速度の異なる複数の信号を限られたハー
ドウェア規模で効率良く処理する技術に関する。
【0002】
【従来の技術】光同期網端局装置等のディジタル信号を
扱う通信装置では、高速クロックに同期してフレーム同
期を確立する高次群インタフェース回路と、低速クロッ
クに同期してフレーム同期を確立する低次群インタフェ
ース回路とを備えている。
扱う通信装置では、高速クロックに同期してフレーム同
期を確立する高次群インタフェース回路と、低速クロッ
クに同期してフレーム同期を確立する低次群インタフェ
ース回路とを備えている。
【0003】従来例装置の構成を図3を参照して説明す
る。図3は従来例装置のブロック構成図である。到来す
るディジタル信号は高次群の信号であり、まず第一フレ
ーム信号生成回路1に入力され、主信号2および第一フ
レーム信号3が割当てられたタイムスロットが抽出され
る。その割当てられたタイムスロットを抽出した後に、
そのタイムスロットから段階的に低速のタイムスロット
を抽出する。すなわち、高次群の信号は第一フレーム信
号生成回路1に入力され、ハイアラーキにしたがって低
次群の信号に変換され、第二フレーム信号4が第二フレ
ーム信号生成回路5から出力される。
る。図3は従来例装置のブロック構成図である。到来す
るディジタル信号は高次群の信号であり、まず第一フレ
ーム信号生成回路1に入力され、主信号2および第一フ
レーム信号3が割当てられたタイムスロットが抽出され
る。その割当てられたタイムスロットを抽出した後に、
そのタイムスロットから段階的に低速のタイムスロット
を抽出する。すなわち、高次群の信号は第一フレーム信
号生成回路1に入力され、ハイアラーキにしたがって低
次群の信号に変換され、第二フレーム信号4が第二フレ
ーム信号生成回路5から出力される。
【0004】第一フレーム信号3と第二フレーム信号4
とは、それぞれ異なるクロックを含むので、装置内に高
次群インタフェース回路8および低次群インタフェース
回路9用の物理スロットS11およびS12をそれぞれ
個別に設けなければならない。従来例技術の参考として
特開昭63−240228号公報、特開平2−5398
0号公報参照。
とは、それぞれ異なるクロックを含むので、装置内に高
次群インタフェース回路8および低次群インタフェース
回路9用の物理スロットS11およびS12をそれぞれ
個別に設けなければならない。従来例技術の参考として
特開昭63−240228号公報、特開平2−5398
0号公報参照。
【0005】
【発明が解決しようとする課題】このような装置では、
高次群インタフェース回路および低次群インタフェース
回路用の物理スロットが個別に必要であるため、実装数
が制限されて柔軟なインタフェースの提供が困難になる
ことが問題である。
高次群インタフェース回路および低次群インタフェース
回路用の物理スロットが個別に必要であるため、実装数
が制限されて柔軟なインタフェースの提供が困難になる
ことが問題である。
【0006】本発明は、このような背景に行われたもの
であり、高次群インタフェース回路および低次群インタ
フェース回路にそれぞれ専用の物理スロットを設けるこ
となく、高次群インタフェース回路および低次群インタ
フェース回路のどちらでも実装できる同一の物理スロッ
トを用意することが可能であり、柔軟なインタフェース
配置を行うことができるインタフェース装置を提供する
ことを目的とする。
であり、高次群インタフェース回路および低次群インタ
フェース回路にそれぞれ専用の物理スロットを設けるこ
となく、高次群インタフェース回路および低次群インタ
フェース回路のどちらでも実装できる同一の物理スロッ
トを用意することが可能であり、柔軟なインタフェース
配置を行うことができるインタフェース装置を提供する
ことを目的とする。
【0007】
【課題を解決するための手段】本発明は、高次群のディ
ジタル信号が到来する入力端子と、この高次群のディジ
タル信号を入力し主信号と高次群のフレーム信号とを生
成する第一フレーム信号生成回路と、この高次群のフレ
ーム信号を入力しあらかじめ定められたハイアラーキに
したがって低次群のフレーム信号を生成する第二フレー
ム信号生成回路と、前記主信号と前記高次群のフレーム
信号とを入力として高次群の通信端末に接続される高次
群出力端子が設けられた高次群インタフェース回路と、
前記主信号と前記低次群のフレーム信号とを入力として
低次群の通信端末に接続される低次群出力端子が設けら
れた低次群インタフェース回路とを備えたインタフェー
ス装置である。
ジタル信号が到来する入力端子と、この高次群のディジ
タル信号を入力し主信号と高次群のフレーム信号とを生
成する第一フレーム信号生成回路と、この高次群のフレ
ーム信号を入力しあらかじめ定められたハイアラーキに
したがって低次群のフレーム信号を生成する第二フレー
ム信号生成回路と、前記主信号と前記高次群のフレーム
信号とを入力として高次群の通信端末に接続される高次
群出力端子が設けられた高次群インタフェース回路と、
前記主信号と前記低次群のフレーム信号とを入力として
低次群の通信端末に接続される低次群出力端子が設けら
れた低次群インタフェース回路とを備えたインタフェー
ス装置である。
【0008】ここで、本発明の特徴とするところは、前
記高次群のフレーム信号と前記低次群のフレーム信号と
を多重化する手段と、この多重化する手段の出力信号を
前記高次群インタフェース回路および前記低次群インタ
フェース回路に与える共通の端子とを備えたところにあ
る。
記高次群のフレーム信号と前記低次群のフレーム信号と
を多重化する手段と、この多重化する手段の出力信号を
前記高次群インタフェース回路および前記低次群インタ
フェース回路に与える共通の端子とを備えたところにあ
る。
【0009】前記多重化する手段は、前記高次群のフレ
ーム信号にしたがって生成されたクロック信号のハイレ
ベル区間において高次群のフレーム信号を出力し、ロー
レベル区間において低次群のフレーム信号を出力する手
段を備えることが望ましい。
ーム信号にしたがって生成されたクロック信号のハイレ
ベル区間において高次群のフレーム信号を出力し、ロー
レベル区間において低次群のフレーム信号を出力する手
段を備えることが望ましい。
【0010】前記高次群インタフェース回路および前記
低次群インタフェース回路は、前記共通の端子にそれぞ
れ着脱可能なハードウエアに実装されることが望まし
い。
低次群インタフェース回路は、前記共通の端子にそれぞ
れ着脱可能なハードウエアに実装されることが望まし
い。
【0011】
【作用】第一フレーム信号生成回路からは、主信号およ
び第一フレーム信号が出力される。この第一フレーム信
号は第二フレーム信号生成回路に入力され、第二フレー
ム信号生成回路からは第二フレーム信号が出力される。
び第一フレーム信号が出力される。この第一フレーム信
号は第二フレーム信号生成回路に入力され、第二フレー
ム信号生成回路からは第二フレーム信号が出力される。
【0012】この第一フレーム信号と第二フレーム信号
とは多重フレーム生成回路に入力される。ここでは、第
一フレーム信号生成回路が発生するクロック信号にした
がって、第一フレーム信号と第二フレーム信号とが多重
化される。
とは多重フレーム生成回路に入力される。ここでは、第
一フレーム信号生成回路が発生するクロック信号にした
がって、第一フレーム信号と第二フレーム信号とが多重
化される。
【0013】すなわち、第一フレーム信号にしたがって
生成されたクロック信号は、第一フレーム信号と同期し
ているため、そのクロック信号のハイレベル区間のタイ
ミングで第一フレーム信号を抽出することができる。ま
た、ローレベル区間のタイミングには第一フレーム信号
は存在せず、第二フレーム信号が存在するため、このロ
ーレベル区間のタイミングで第二フレーム信号を抽出す
ることができる。これらを多重化して多重フレーム信号
を生成する。
生成されたクロック信号は、第一フレーム信号と同期し
ているため、そのクロック信号のハイレベル区間のタイ
ミングで第一フレーム信号を抽出することができる。ま
た、ローレベル区間のタイミングには第一フレーム信号
は存在せず、第二フレーム信号が存在するため、このロ
ーレベル区間のタイミングで第二フレーム信号を抽出す
ることができる。これらを多重化して多重フレーム信号
を生成する。
【0014】この多重フレーム信号を高次群インタフェ
ース回路および低次群インタフェース回路に与えること
により、それぞれが自ら使用するデータを抽出すること
ができる。
ース回路および低次群インタフェース回路に与えること
により、それぞれが自ら使用するデータを抽出すること
ができる。
【0015】これにより、物理スロット位置の制約がな
くなるので、全体として装置を小型化することができ
る。
くなるので、全体として装置を小型化することができ
る。
【0016】
【実施例】本発明実施例の構成を図1を参照して説明す
る。図1は本発明実施例装置のブロック構成図である。
る。図1は本発明実施例装置のブロック構成図である。
【0017】本発明は、高次群のディジタル信号が到来
する入力端子20と、この高次群のディジタル信号を入
力し主信号2と高次群のフレーム信号である第一フレー
ム信号3とを生成する第一フレーム信号生成回路1と、
この第一フレーム信号3を入力しあらかじめ定められた
ハイアラーキにしたがって低次群のフレーム信号である
第二フレーム信号4を生成する第二フレーム信号生成回
路5と、主信号2と第一フレーム信号3とを入力として
高次群の通信端末に接続される高次群出力端子30が設
けられた高次群インタフェース回路8と、主信号2と第
二フレーム信号4とを入力として低次群の通信端末に接
続される低次群出力端子32が設けられた低次群インタ
フェース回路9とを備えたインタフェース装置である。
する入力端子20と、この高次群のディジタル信号を入
力し主信号2と高次群のフレーム信号である第一フレー
ム信号3とを生成する第一フレーム信号生成回路1と、
この第一フレーム信号3を入力しあらかじめ定められた
ハイアラーキにしたがって低次群のフレーム信号である
第二フレーム信号4を生成する第二フレーム信号生成回
路5と、主信号2と第一フレーム信号3とを入力として
高次群の通信端末に接続される高次群出力端子30が設
けられた高次群インタフェース回路8と、主信号2と第
二フレーム信号4とを入力として低次群の通信端末に接
続される低次群出力端子32が設けられた低次群インタ
フェース回路9とを備えたインタフェース装置である。
【0018】ここで、本発明の特徴とするところは、第
一フレーム信号3と第二フレーム信号4とを多重化する
手段として多重フレーム信号生成回路7と、この多重フ
レーム信号生成回路7の出力信号を高次群インタフェー
ス回路8および低次群インタフェース回路9に与える共
通の端子15とを備えたところにある。
一フレーム信号3と第二フレーム信号4とを多重化する
手段として多重フレーム信号生成回路7と、この多重フ
レーム信号生成回路7の出力信号を高次群インタフェー
ス回路8および低次群インタフェース回路9に与える共
通の端子15とを備えたところにある。
【0019】多重フレーム信号生成回路7は、第一フレ
ーム信号3にしたがって生成されたクロック信号のハイ
レベル区間において第一フレーム信号3を出力し、ロー
レベル区間において第二フレーム信号4を出力する手段
としてフレーム信号選択回路12およびフレーム選択制
御回路11を備えている。
ーム信号3にしたがって生成されたクロック信号のハイ
レベル区間において第一フレーム信号3を出力し、ロー
レベル区間において第二フレーム信号4を出力する手段
としてフレーム信号選択回路12およびフレーム選択制
御回路11を備えている。
【0020】高次群インタフェース回路8および低次群
インタフェース回路9は、端子15にそれぞれ着脱可能
なハードウエアに実装される。
インタフェース回路9は、端子15にそれぞれ着脱可能
なハードウエアに実装される。
【0021】次に、本発明実施例の動作を説明する。第
一フレーム信号3と第二フレーム信号4を受信するフレ
ーム信号選択回路12は、受信した二つのフレーム信号
のどちらか一方をフレーム選択信号10に基づいて時分
割に選択し、選択された信号を多重フレーム信号6とし
て出力する。高次群インタフェース回路8と低次群イン
タフェース回路9は、多重フレーム信号生成回路7から
出力された多重フレーム信号6を受信し、第一フレーム
信号生成回路1からのクロック信号13に同期して多重
フレーム信号6から必要なフレーム情報を分離、抽出
し、抽出したフレーム情報にしたがって、高次群インタ
フェース回路8および低次群インタフェース回路9が使
用するデータのデータ位置を認識し、第一フレーム生成
回路1より出力された主信号2からデータを抽出する。
一フレーム信号3と第二フレーム信号4を受信するフレ
ーム信号選択回路12は、受信した二つのフレーム信号
のどちらか一方をフレーム選択信号10に基づいて時分
割に選択し、選択された信号を多重フレーム信号6とし
て出力する。高次群インタフェース回路8と低次群イン
タフェース回路9は、多重フレーム信号生成回路7から
出力された多重フレーム信号6を受信し、第一フレーム
信号生成回路1からのクロック信号13に同期して多重
フレーム信号6から必要なフレーム情報を分離、抽出
し、抽出したフレーム情報にしたがって、高次群インタ
フェース回路8および低次群インタフェース回路9が使
用するデータのデータ位置を認識し、第一フレーム生成
回路1より出力された主信号2からデータを抽出する。
【0022】また、第一フレーム信号生成回路1から送
出されるクロック信号13に同期して、第二フレーム信
号生成回路5は第二フレーム信号4を生成し、フレーム
選択制御回路11はフレーム選択信号10を生成する。
同様に高次群インタフェース回路8と低次群インタフェ
ース回路9は前記クロックに同期して多重フレーム信号
6から必要なフレーム情報を分離、抽出する。
出されるクロック信号13に同期して、第二フレーム信
号生成回路5は第二フレーム信号4を生成し、フレーム
選択制御回路11はフレーム選択信号10を生成する。
同様に高次群インタフェース回路8と低次群インタフェ
ース回路9は前記クロックに同期して多重フレーム信号
6から必要なフレーム情報を分離、抽出する。
【0023】各部の波形を図2を参照して説明する。図
2は各部の波形を示す図である。図2(c)に示すフレ
ーム選択信号10がハイレベルである区間では、図2
(d)に示すように第一フレーム信号3が多重フレーム
信号6に現れ、フレーム選択信号10がローレベルであ
る区間では、第二フレーム信号4が多重フレーム信号6
に現れる。このように、第一フレーム信号3と第二フレ
ーム信号4とを多重し、多重フレーム信号6を生成する
ことにより、高次群インタフェース回路8と低次群イン
タフェース回路9に必要なフレーム情報を一つの多重フ
レーム信号6として提供し、高次群インタフェース回路
8と低次群インタフェース回路9はこの多重フレーム信
号6にしたがって自らが使用するデータを抽出すること
ができる。
2は各部の波形を示す図である。図2(c)に示すフレ
ーム選択信号10がハイレベルである区間では、図2
(d)に示すように第一フレーム信号3が多重フレーム
信号6に現れ、フレーム選択信号10がローレベルであ
る区間では、第二フレーム信号4が多重フレーム信号6
に現れる。このように、第一フレーム信号3と第二フレ
ーム信号4とを多重し、多重フレーム信号6を生成する
ことにより、高次群インタフェース回路8と低次群イン
タフェース回路9に必要なフレーム情報を一つの多重フ
レーム信号6として提供し、高次群インタフェース回路
8と低次群インタフェース回路9はこの多重フレーム信
号6にしたがって自らが使用するデータを抽出すること
ができる。
【0024】
【発明の効果】以上説明したように、本発明によれば、
高次群インタフェース回路および低次群インタフェース
回路にそれぞれ専用の物理スロットを設けることなく、
高次群インタフェース回路および低次群インタフェース
回路のどちらでも実装できる同一の物理スロットを用意
することが可能となる。これにより、柔軟なインタフェ
ース配置を行うことができる。
高次群インタフェース回路および低次群インタフェース
回路にそれぞれ専用の物理スロットを設けることなく、
高次群インタフェース回路および低次群インタフェース
回路のどちらでも実装できる同一の物理スロットを用意
することが可能となる。これにより、柔軟なインタフェ
ース配置を行うことができる。
【0025】これにより、物理スロット位置の制約がな
くなるので、全体として装置を小型化することができ
る。
くなるので、全体として装置を小型化することができ
る。
【図1】本発明実施例装置のブロック構成図。
【図2】各部の波形を示す図。
【図3】従来例装置のブロック構成図。
1 第一フレーム信号生成回路 2 主信号 3 第一フレーム信号 4 第二フレーム信号 5 第二フレーム信号生成回路 6 多重フレーム信号 7 多重フレーム信号生成回路 8 高次群インタフェース回路 9 低次群インタフェース回路 10 フレーム選択信号 11 フレーム選択制御回路 12 フレーム信号選択回路 13 クロック信号 15 端子 20 入力端子 30 高次群出力端子 32 低次群出力端子 S1、S11、S12 物理スロット
Claims (3)
- 【請求項1】 高次群のディジタル信号が到来する入力
端子と、この高次群のディジタル信号を入力し主信号と
高次群のフレーム信号とを生成する第一フレーム信号生
成回路と、この高次群のフレーム信号を入力しあらかじ
め定められたハイアラーキにしたがって低次群のフレー
ム信号を生成する第二フレーム信号生成回路と、前記主
信号と前記高次群のフレーム信号とを入力として高次群
の通信端末に接続される高次群出力端子が設けられた高
次群インタフェース回路と、前記主信号と前記低次群の
フレーム信号とを入力として低次群の通信端末に接続さ
れる低次群出力端子が設けられた低次群インタフェース
回路とを備えたインタフェース装置において、 前記高次群のフレーム信号と前記低次群のフレーム信号
とを多重化する手段(7)と、 この多重化する手段の出力信号を前記高次群インタフェ
ース回路および前記低次群インタフェース回路に与える
共通の端子(15)とを備えたことを特徴とするインタ
フェース装置。 - 【請求項2】 前記多重化する手段は、前記高次群のフ
レーム信号にしたがって生成されたクロック信号のハイ
レベル区間において高次群のフレーム信号を出力し、ロ
ーレベル区間において低次群のフレーム信号を出力する
手段を備えた請求項1記載のインタフェース装置。 - 【請求項3】 前記高次群インタフェース回路および前
記低次群インタフェース回路は、前記共通の端子にそれ
ぞれ着脱可能なハードウエアに実装された請求項1また
は2記載のインタフェース装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23189793A JP2727927B2 (ja) | 1993-09-17 | 1993-09-17 | インタフェース装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23189793A JP2727927B2 (ja) | 1993-09-17 | 1993-09-17 | インタフェース装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0787055A true JPH0787055A (ja) | 1995-03-31 |
JP2727927B2 JP2727927B2 (ja) | 1998-03-18 |
Family
ID=16930759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23189793A Expired - Fee Related JP2727927B2 (ja) | 1993-09-17 | 1993-09-17 | インタフェース装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2727927B2 (ja) |
-
1993
- 1993-09-17 JP JP23189793A patent/JP2727927B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2727927B2 (ja) | 1998-03-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |