JPH0786568A - 電荷転送装置 - Google Patents
電荷転送装置Info
- Publication number
- JPH0786568A JPH0786568A JP5248786A JP24878693A JPH0786568A JP H0786568 A JPH0786568 A JP H0786568A JP 5248786 A JP5248786 A JP 5248786A JP 24878693 A JP24878693 A JP 24878693A JP H0786568 A JPH0786568 A JP H0786568A
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- semiconductor region
- charge transfer
- transfer device
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 86
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 238000009825 accumulation Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000002955 isolation Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electromagnetism (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】 電荷検出部の浮遊拡散層に接続されるソース
フォロワの負荷抵抗のチャネルを、シリコン／酸化膜界
面に存在する界面準位から完全に分離できるようにし
て、出力回路のＳ／Ｎを改善する。 【構成】 ｐ型半導体基板１表面に形成された、素子分
離部を構成するｐ+ 型半導体領域５で囲まれた領域内に
負荷抵抗となるｎ型半導体領域２ｂを設け、その上面を
ｐ+ 型半導体領域３で覆い、またｎ型半導体領域２ｂの
両端に、端子部となるｎ+ 型半導体領域４を形成する。
ｎ型半導体領域４の一方は接地され、他方はソースフォ
ロワを構成するＭＯＳＦＥＴのソースに接続される。ｐ
+ 型半導体領域３は紙面の前後においてｐ+ 型半導体領
域５に接続されている。
フォロワの負荷抵抗のチャネルを、シリコン／酸化膜界
面に存在する界面準位から完全に分離できるようにし
て、出力回路のＳ／Ｎを改善する。 【構成】 ｐ型半導体基板１表面に形成された、素子分
離部を構成するｐ+ 型半導体領域５で囲まれた領域内に
負荷抵抗となるｎ型半導体領域２ｂを設け、その上面を
ｐ+ 型半導体領域３で覆い、またｎ型半導体領域２ｂの
両端に、端子部となるｎ+ 型半導体領域４を形成する。
ｎ型半導体領域４の一方は接地され、他方はソースフォ
ロワを構成するＭＯＳＦＥＴのソースに接続される。ｐ
+ 型半導体領域３は紙面の前後においてｐ+ 型半導体領
域５に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、電荷転送装置の構造に
関し、特にその出力回路に使用されるソースフォロワの
負荷抵抗の構造に関する。
関し、特にその出力回路に使用されるソースフォロワの
負荷抵抗の構造に関する。
【０００２】
【従来の技術】図４（ａ）は、（従来例および本発明
の）電荷転送装置の出力部の状態を示す概略の断面図で
ある。図４（ａ）において、１はｐ型半導体基板、２ａ
は、ｐ型半導体基板１内に形成された、電荷転送領域部
および浮遊拡散層部を構成するｎ型半導体領域、４は、
同じくｐ型半導体基板内に形成された、浮遊拡散層にリ
セット電位を与えるｎ+ 型半導体領域、５は、ｐ型半導
体基板１の表面領域内に形成された、素子分離部となる
ｐ+ 型半導体領域である。そして、ｎ型半導体領域２ａ
上には、絶縁膜を介して電荷転送電極となる導電性電極
７ａ、７ｂ、７ｃ、出力ゲート電極となる導電性電極７
ｄ、リセットゲート電極となる導電性電極７ｅが形成さ
れている。
の）電荷転送装置の出力部の状態を示す概略の断面図で
ある。図４（ａ）において、１はｐ型半導体基板、２ａ
は、ｐ型半導体基板１内に形成された、電荷転送領域部
および浮遊拡散層部を構成するｎ型半導体領域、４は、
同じくｐ型半導体基板内に形成された、浮遊拡散層にリ
セット電位を与えるｎ+ 型半導体領域、５は、ｐ型半導
体基板１の表面領域内に形成された、素子分離部となる
ｐ+ 型半導体領域である。そして、ｎ型半導体領域２ａ
上には、絶縁膜を介して電荷転送電極となる導電性電極
７ａ、７ｂ、７ｃ、出力ゲート電極となる導電性電極７
ｄ、リセットゲート電極となる導電性電極７ｅが形成さ
れている。
【０００３】各電荷転送電極に接続された配線ラインに
は、図４（ｂ）に示すようなそれぞれ１２０度ずつ位相
のずれた転送クロックφ1 、φ2 、φ3 が印加される。
これにより、例えば、電荷転送電極となる導電性電極７
ａ下にある信号電荷は、電荷転送電極となる導電性電極
７ｂ、７ｃ下へと順に転送され、最後に出力ゲート電極
となる導電性電極７ｄ下の半導体領域を通ってｎ型半導
体領域２ａの浮遊拡散層部に転送される。この転送され
てきた信号電荷による浮遊拡散層部における電位変動
は、ＭＯＳＦＥＴ８のゲートに入力され、このトランジ
スタとこのトランジスタのソースに接続される負荷抵抗
９によって構成されるソースフォロワによりインピーダ
ンス変換された後、出力端子Ｖout より電圧出力信号と
して取り出される（参考文献：Kosonocky,W.f. and Car
nes,J.E.: "Two Phase Charge Coupled Devices with O
verlapping Polysilicon and Aluminum Gates," RCA Re
view34, pp.164〜202 ）。
は、図４（ｂ）に示すようなそれぞれ１２０度ずつ位相
のずれた転送クロックφ1 、φ2 、φ3 が印加される。
これにより、例えば、電荷転送電極となる導電性電極７
ａ下にある信号電荷は、電荷転送電極となる導電性電極
７ｂ、７ｃ下へと順に転送され、最後に出力ゲート電極
となる導電性電極７ｄ下の半導体領域を通ってｎ型半導
体領域２ａの浮遊拡散層部に転送される。この転送され
てきた信号電荷による浮遊拡散層部における電位変動
は、ＭＯＳＦＥＴ８のゲートに入力され、このトランジ
スタとこのトランジスタのソースに接続される負荷抵抗
９によって構成されるソースフォロワによりインピーダ
ンス変換された後、出力端子Ｖout より電圧出力信号と
して取り出される（参考文献：Kosonocky,W.f. and Car
nes,J.E.: "Two Phase Charge Coupled Devices with O
verlapping Polysilicon and Aluminum Gates," RCA Re
view34, pp.164〜202 ）。
【０００４】図５（ａ）は、ソースフォロワの回路図で
あり、図５（ｂ）は、その等価回路図である。図５
（ｂ）に示す等価回路より、その電圧利得ｖ2 ／ｖ1
は、 ｖ2 ／ｖ1 ＝ｇm ｒdsＲS ／（ＲS ＋ｒds＋ｇm ｒdsＲS ） となるが、実際にはｒds》ＲS となるので、 ｖ2 ／ｖ1 ＝ｇm ＲS ／（１＋ｇm ＲS ） となる。一方、出力インピーダンスＺ0 は、 Ｚ0 ＝ＲS ｒds／（ＲS ＋ｒds＋ｇm ｒdsＲS ） が得られる。
あり、図５（ｂ）は、その等価回路図である。図５
（ｂ）に示す等価回路より、その電圧利得ｖ2 ／ｖ1
は、 ｖ2 ／ｖ1 ＝ｇm ｒdsＲS ／（ＲS ＋ｒds＋ｇm ｒdsＲS ） となるが、実際にはｒds》ＲS となるので、 ｖ2 ／ｖ1 ＝ｇm ＲS ／（１＋ｇm ＲS ） となる。一方、出力インピーダンスＺ0 は、 Ｚ0 ＝ＲS ｒds／（ＲS ＋ｒds＋ｇm ｒdsＲS ） が得られる。
【０００５】ここで、ＲS ＝２００Ω、ｇm ＝２０×１
０-3Ω-1、ｒds＝１０4 Ωとすると 電圧利得 ｖ2 ／ｖ1 ＝０．８ 出力インピーダンス Ｚ0 ＝４０Ω となり、ソースフォロワは、電圧利得は１より小さい
が、入力インピーダンスが大きく、出力インピーダンス
がソース負荷抵抗より小さくなるので、インピーダンス
変換に適しており、電荷転送装置の出力回路として広く
用いられている。
０-3Ω-1、ｒds＝１０4 Ωとすると 電圧利得 ｖ2 ／ｖ1 ＝０．８ 出力インピーダンス Ｚ0 ＝４０Ω となり、ソースフォロワは、電圧利得は１より小さい
が、入力インピーダンスが大きく、出力インピーダンス
がソース負荷抵抗より小さくなるので、インピーダンス
変換に適しており、電荷転送装置の出力回路として広く
用いられている。
【０００６】図６（ａ）、（ｂ）は、それぞれ図４に示
すソースフォロワのソース負荷抵抗として従来より広く
用いられてきたＭＯＳＦＥＴの断面図である。図６
（ａ）には、サーフェイスタイプのＭＯＳＦＥＴが示め
されており、同図において、１はｐ型半導体基板、４
は、ソース・ドレイン領域となるｎ+ 型半導体領域、５
は素子分離部となるｐ+ 型半導体領域、６はゲート絶縁
膜、７ｈはゲート電極となる導電性電極である。また、
図６（ｂ）には、埋め込みタイプのＭＯＳＦＥＴが示め
されており、同図において、１はｐ型半導体基板、２ａ
はｎ型半導体領域、４はソース・ドレイン領域となるｎ
+ 型半導体領域、５は素子分離部となるｐ+ 型半導体領
域、６はゲート絶縁膜、７ｉはゲート電極となる導電性
電極である。そして、図６（ａ）、（ｂ）に示すＭＯＳ
ＦＥＴのドレイン側のｎ+ 型半導体領域４は、図４に示
されるソースフォロワの節点Ａに接続されるものであ
る。両者ともに、電圧利得の安定性を考慮して、通常飽
和領域で使用されるように設計されている。図６（ｂ）
の埋め込みタイプのものでは、電子をシリコン／酸化膜
界面から離れたバルク中を通すことにより、図６（ａ）
のサーフェイスタイプのものに比べてシリコン／酸化膜
界面に存在する界面準位との接触を少なくして、低ノイ
ズ化を図っている。
すソースフォロワのソース負荷抵抗として従来より広く
用いられてきたＭＯＳＦＥＴの断面図である。図６
（ａ）には、サーフェイスタイプのＭＯＳＦＥＴが示め
されており、同図において、１はｐ型半導体基板、４
は、ソース・ドレイン領域となるｎ+ 型半導体領域、５
は素子分離部となるｐ+ 型半導体領域、６はゲート絶縁
膜、７ｈはゲート電極となる導電性電極である。また、
図６（ｂ）には、埋め込みタイプのＭＯＳＦＥＴが示め
されており、同図において、１はｐ型半導体基板、２ａ
はｎ型半導体領域、４はソース・ドレイン領域となるｎ
+ 型半導体領域、５は素子分離部となるｐ+ 型半導体領
域、６はゲート絶縁膜、７ｉはゲート電極となる導電性
電極である。そして、図６（ａ）、（ｂ）に示すＭＯＳ
ＦＥＴのドレイン側のｎ+ 型半導体領域４は、図４に示
されるソースフォロワの節点Ａに接続されるものであ
る。両者ともに、電圧利得の安定性を考慮して、通常飽
和領域で使用されるように設計されている。図６（ｂ）
の埋め込みタイプのものでは、電子をシリコン／酸化膜
界面から離れたバルク中を通すことにより、図６（ａ）
のサーフェイスタイプのものに比べてシリコン／酸化膜
界面に存在する界面準位との接触を少なくして、低ノイ
ズ化を図っている。
【０００７】
【発明が解決しようとする課題】しかしながら、半導体
集積回路の製造技術の進歩に連れ、電荷転送装置の小型
・微細化が進み、その取り扱い信号電子量が少なくなる
に従い、高いＳ／Ｎ比の出力信号を得ることが困難にな
ってきている。このＳ／Ｎ比の劣化は、上述したような
従来技術の出力回路を用いた電荷転送装置では一層助長
される。それは、従来の出力回路におけるソース負荷抵
抗となるＭＯＳＦＥＴのチャネルが、図６（ａ）に示す
サーフェイス型である場合は勿論、図６（ｂ）に示す埋
め込み型も場合にも、シリコン／酸化膜界面での界面順
位から完全には分離されていないことによる。したがっ
て、従来の電荷転送装置を用いて構成された固体撮像素
子では、Ｓ／Ｎ比劣化による画質の劣化が引き起こされ
るという欠点があった。
集積回路の製造技術の進歩に連れ、電荷転送装置の小型
・微細化が進み、その取り扱い信号電子量が少なくなる
に従い、高いＳ／Ｎ比の出力信号を得ることが困難にな
ってきている。このＳ／Ｎ比の劣化は、上述したような
従来技術の出力回路を用いた電荷転送装置では一層助長
される。それは、従来の出力回路におけるソース負荷抵
抗となるＭＯＳＦＥＴのチャネルが、図６（ａ）に示す
サーフェイス型である場合は勿論、図６（ｂ）に示す埋
め込み型も場合にも、シリコン／酸化膜界面での界面順
位から完全には分離されていないことによる。したがっ
て、従来の電荷転送装置を用いて構成された固体撮像素
子では、Ｓ／Ｎ比劣化による画質の劣化が引き起こされ
るという欠点があった。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、電荷転送領域と電荷転送電極とを
有する電荷転送レジスタと、前記電荷転送レジスタから
信号電荷の転送を受ける浮遊拡散層と、前記浮遊拡散層
から信号電荷を引き抜き該拡散層の電位を周期的に一定
電位にリセットするリセット手段と、前記浮遊拡散層に
ゲート電極が接続されたＭＯＳＦＥＴと該ＭＯＳＦＥＴ
のソースに接続された負荷抵抗とを有するソースフォロ
ワと、を備え、前記負荷抵抗が、第１導電型半導体層上
に設けられた、上面を第１導電型キャリア蓄積層によっ
て覆われた第２導電型拡散層によって構成されているこ
とを特徴とする電荷転送装置が提供される。そして、好
ましくは、前記第１導電型キャリア蓄積層は、第１導電
型半導体領域により形成されるか、あるいは前記第２導
電型半導体領域上に絶縁膜を介して導電性電極を設け、
該導電性電極に所望の電位を印加することにより形成さ
れるものである。
め、本発明によれば、電荷転送領域と電荷転送電極とを
有する電荷転送レジスタと、前記電荷転送レジスタから
信号電荷の転送を受ける浮遊拡散層と、前記浮遊拡散層
から信号電荷を引き抜き該拡散層の電位を周期的に一定
電位にリセットするリセット手段と、前記浮遊拡散層に
ゲート電極が接続されたＭＯＳＦＥＴと該ＭＯＳＦＥＴ
のソースに接続された負荷抵抗とを有するソースフォロ
ワと、を備え、前記負荷抵抗が、第１導電型半導体層上
に設けられた、上面を第１導電型キャリア蓄積層によっ
て覆われた第２導電型拡散層によって構成されているこ
とを特徴とする電荷転送装置が提供される。そして、好
ましくは、前記第１導電型キャリア蓄積層は、第１導電
型半導体領域により形成されるか、あるいは前記第２導
電型半導体領域上に絶縁膜を介して導電性電極を設け、
該導電性電極に所望の電位を印加することにより形成さ
れるものである。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例における、
ソースフォロワの負荷抵抗の断面図である。同図におい
て、１はｐ型半導体基板、２ｂは、負荷抵抗のチャネル
となるｎ型半導体領域、３は、ｎ型半導体領域２ｂの上
面を覆うように形成されたｐ+ 型半導体領域、４は、ｎ
型半導体領域２ｂの両端に形成されたｎ+ 型半導体領
域、５は、ｐ型半導体基板１の表面に形成された、素子
分離部となるｐ+ 型半導体領域である。また、ｐ+ 型半
導体領域３は、負荷抵抗のｎ型半導体領域２ｂの側面に
おいて素子分離部のｐ+ 型半導体領域５と電気的に接続
されている（この電気的接続を図１において点線にて示
す）。本実施例の全体の構成は、図４（ａ）に示された
電荷転送装置と同様であり、その動作も同図に示された
ものと同様である。そして、本実施例の負荷抵抗の一
端、すなわち、一方のｎ+ 型半導体領域４は接地され、
該負荷抵抗の他端、すなわち、他方のｎ+ 型半導体領域
４は、図４に示すソースフォロワの節点Ａに接続される
ものである。
て説明する。図１は、本発明の第１の実施例における、
ソースフォロワの負荷抵抗の断面図である。同図におい
て、１はｐ型半導体基板、２ｂは、負荷抵抗のチャネル
となるｎ型半導体領域、３は、ｎ型半導体領域２ｂの上
面を覆うように形成されたｐ+ 型半導体領域、４は、ｎ
型半導体領域２ｂの両端に形成されたｎ+ 型半導体領
域、５は、ｐ型半導体基板１の表面に形成された、素子
分離部となるｐ+ 型半導体領域である。また、ｐ+ 型半
導体領域３は、負荷抵抗のｎ型半導体領域２ｂの側面に
おいて素子分離部のｐ+ 型半導体領域５と電気的に接続
されている（この電気的接続を図１において点線にて示
す）。本実施例の全体の構成は、図４（ａ）に示された
電荷転送装置と同様であり、その動作も同図に示された
ものと同様である。そして、本実施例の負荷抵抗の一
端、すなわち、一方のｎ+ 型半導体領域４は接地され、
該負荷抵抗の他端、すなわち、他方のｎ+ 型半導体領域
４は、図４に示すソースフォロワの節点Ａに接続される
ものである。
【００１０】図１に示された本発明の第１の実施例で
は、ｐ型半導体基板１表面に形成されたｎ型半導体領域
２ｂからなる負荷抵抗の表面にｐ+ 型半導体領域３を形
成し、このｐ+ 型半導体領域３をｐ+ 型半導体領域５を
介して基準電位に固定している。この構成により、電子
をシリコン／酸化膜界面にから完全に離れたバルク中を
通すことが可能となり、シリコン／酸化膜界面に存在す
る界面準位との接触を完全になくすることができるた
め、従来例に比べＳ／Ｎ比で約１．５ｄＢ程度低ノイズ
化することができる。
は、ｐ型半導体基板１表面に形成されたｎ型半導体領域
２ｂからなる負荷抵抗の表面にｐ+ 型半導体領域３を形
成し、このｐ+ 型半導体領域３をｐ+ 型半導体領域５を
介して基準電位に固定している。この構成により、電子
をシリコン／酸化膜界面にから完全に離れたバルク中を
通すことが可能となり、シリコン／酸化膜界面に存在す
る界面準位との接触を完全になくすることができるた
め、従来例に比べＳ／Ｎ比で約１．５ｄＢ程度低ノイズ
化することができる。
【００１１】図２は、本発明の第２の実施例におけるソ
ースフォロワの負荷抵抗の断面図である。本実施例の負
荷抵抗も図４に示す電荷転送装置において用いられるも
のであり、この負荷抵抗の一方の端子は図４のソースフ
ォロワの節点Ａに接続されるものである。図２におい
て、１はｐ型半導体基板、２ｂは、負荷抵抗を構成する
ｎ型半導体領域、３はｐ+ 型半導体領域、４はｎ+ 型半
導体領域、５は素子分離部となるｐ+ 型半導体領域、６
はゲート絶縁膜、７ｆはシールド電極となる導電性電極
である。また、ｐ+ 型半導体領域３は、負荷抵抗のｎ型
半導体領域２ｂの側面において素子分離部のｐ+ 型半導
体領域５と電気的に接続されており（この接続を図２に
おいて点線にて示す）、また、導電性電極７ｆは金属配
線により素子分離部のｐ+ 型半導体領域５と電気的に接
続されている（この接続を図２において実線にて示
す）。
ースフォロワの負荷抵抗の断面図である。本実施例の負
荷抵抗も図４に示す電荷転送装置において用いられるも
のであり、この負荷抵抗の一方の端子は図４のソースフ
ォロワの節点Ａに接続されるものである。図２におい
て、１はｐ型半導体基板、２ｂは、負荷抵抗を構成する
ｎ型半導体領域、３はｐ+ 型半導体領域、４はｎ+ 型半
導体領域、５は素子分離部となるｐ+ 型半導体領域、６
はゲート絶縁膜、７ｆはシールド電極となる導電性電極
である。また、ｐ+ 型半導体領域３は、負荷抵抗のｎ型
半導体領域２ｂの側面において素子分離部のｐ+ 型半導
体領域５と電気的に接続されており（この接続を図２に
おいて点線にて示す）、また、導電性電極７ｆは金属配
線により素子分離部のｐ+ 型半導体領域５と電気的に接
続されている（この接続を図２において実線にて示
す）。
【００１２】図２に示された本発明の第２の実施例の負
荷抵抗では、ｐ型半導体基板１表面に形成されたｎ型半
導体領域２ｂからなる負荷抵抗の表面にｐ+ 型半導体領
域３を形成してこれを基準電位に固定しているため、前
述した第１の実施例の場合とと同様に、電子をシリコン
／酸化膜界面にから完全に離れたバルク中を通すことが
可能となり、従来例に比べＳ／Ｎ比で約１．５ｄＢ程度
低ノイズ化することができる。さらに、本実施例の負荷
抵抗では、シールド電極となる導電性電極７ｆを設けこ
れを接地しているため、前記負荷抵抗上に存在する固定
電荷により前記ｐ+ 型半導体領域３が空乏化されること
がなくなり、シリコン／酸化膜界面に存在する界面準位
の影響により前記負荷抵抗の特性が変動を受けるのを防
ぐことができる。なお、この第２の実施例では、シール
ド電極となる導電性電極７ｆに基準電位を印加した例を
説明したが、これに代え、負の電位を印加するようにし
てもよい。
荷抵抗では、ｐ型半導体基板１表面に形成されたｎ型半
導体領域２ｂからなる負荷抵抗の表面にｐ+ 型半導体領
域３を形成してこれを基準電位に固定しているため、前
述した第１の実施例の場合とと同様に、電子をシリコン
／酸化膜界面にから完全に離れたバルク中を通すことが
可能となり、従来例に比べＳ／Ｎ比で約１．５ｄＢ程度
低ノイズ化することができる。さらに、本実施例の負荷
抵抗では、シールド電極となる導電性電極７ｆを設けこ
れを接地しているため、前記負荷抵抗上に存在する固定
電荷により前記ｐ+ 型半導体領域３が空乏化されること
がなくなり、シリコン／酸化膜界面に存在する界面準位
の影響により前記負荷抵抗の特性が変動を受けるのを防
ぐことができる。なお、この第２の実施例では、シール
ド電極となる導電性電極７ｆに基準電位を印加した例を
説明したが、これに代え、負の電位を印加するようにし
てもよい。
【００１３】図３は、本発明の第３の実施例におけるソ
ースフォロワの負荷抵抗の断面図である。本実施例の負
荷抵抗も図４に示す電荷転送装置において用いられるも
のであり、この負荷抵抗の一方の端子は図４のソースフ
ォロワの節点Ａに接続されるものである。図３におい
て、１はｐ型半導体基板、２ａは、負荷抵抗のチャネル
となるｎ型半導体領域、４は、ｎ型半導体領域２ａの両
端に形成されたｎ+ 型半導体領域、５は素子分離部とな
るｐ+ 型半導体領域、６はゲート絶縁膜、７ｇはゲート
電極およびシールド電極となる導電性電極である。ま
た、ゲート電極およびシールド電極となる導電性電極７
ｇには前記ｎ型半導体領域２ａの表面に正孔蓄積層が形
成されるように負の電位が与えられている。
ースフォロワの負荷抵抗の断面図である。本実施例の負
荷抵抗も図４に示す電荷転送装置において用いられるも
のであり、この負荷抵抗の一方の端子は図４のソースフ
ォロワの節点Ａに接続されるものである。図３におい
て、１はｐ型半導体基板、２ａは、負荷抵抗のチャネル
となるｎ型半導体領域、４は、ｎ型半導体領域２ａの両
端に形成されたｎ+ 型半導体領域、５は素子分離部とな
るｐ+ 型半導体領域、６はゲート絶縁膜、７ｇはゲート
電極およびシールド電極となる導電性電極である。ま
た、ゲート電極およびシールド電極となる導電性電極７
ｇには前記ｎ型半導体領域２ａの表面に正孔蓄積層が形
成されるように負の電位が与えられている。
【００１４】図３に示された本発明の第３の実施例の負
荷抵抗では、ｐ型半導体基板１表面に形成されたｎ型半
導体領域２ａからなる負荷抵抗の表面に、ゲート電極お
よびシールド電極となる導電性電極７ｇに所望の負の電
位を印加することにより正孔蓄積層を形成し、前記正孔
蓄積層を基準電位に固定している。このように構成する
ことにより、電子をシリコン／酸化膜界面にから完全に
離れたバルク中を通すことができるようになり、シリコ
ン／酸化膜界面に存在する界面準位との接触を完全にな
くすることができるため、従来例に比べＳ／Ｎ比で約
１．５ｄＢ程度低ノイズ化を行うことができる。
荷抵抗では、ｐ型半導体基板１表面に形成されたｎ型半
導体領域２ａからなる負荷抵抗の表面に、ゲート電極お
よびシールド電極となる導電性電極７ｇに所望の負の電
位を印加することにより正孔蓄積層を形成し、前記正孔
蓄積層を基準電位に固定している。このように構成する
ことにより、電子をシリコン／酸化膜界面にから完全に
離れたバルク中を通すことができるようになり、シリコ
ン／酸化膜界面に存在する界面準位との接触を完全にな
くすることができるため、従来例に比べＳ／Ｎ比で約
１．５ｄＢ程度低ノイズ化を行うことができる。
【００１５】具体的数値例を挙げると、前述した負荷抵
抗のチャネル幅を５０μｍ、チャネル長を５０μｍ、ｐ
型半導体基板１の不純物濃度を１×１０16cm-3、ｎ型半
導体領域２ａの不純物濃度を８×１０16cm-3、素子分離
領域のｐ+ 型半導体領域５の不純物濃度を１×１０18cm
-3、ゲート絶縁膜６を膜厚７５０Åのシリコン酸化膜、
ゲート電極およびシールド電極となる導電性電極７ｇを
多結晶シリコン膜で形成した場合、ゲート電極およびシ
ールド電極となる導電性電極７ｇに印加する負の電位は
−１０Ｖ以下の電位が必要となる。
抗のチャネル幅を５０μｍ、チャネル長を５０μｍ、ｐ
型半導体基板１の不純物濃度を１×１０16cm-3、ｎ型半
導体領域２ａの不純物濃度を８×１０16cm-3、素子分離
領域のｐ+ 型半導体領域５の不純物濃度を１×１０18cm
-3、ゲート絶縁膜６を膜厚７５０Åのシリコン酸化膜、
ゲート電極およびシールド電極となる導電性電極７ｇを
多結晶シリコン膜で形成した場合、ゲート電極およびシ
ールド電極となる導電性電極７ｇに印加する負の電位は
−１０Ｖ以下の電位が必要となる。
【００１６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、３
相駆動方式埋め込みチャネル型電荷結合素子について説
明したが、これを３相以外の駆動方式のものやサーフェ
イスチャネル型のものに変更することができる。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、３
相駆動方式埋め込みチャネル型電荷結合素子について説
明したが、これを３相以外の駆動方式のものやサーフェ
イスチャネル型のものに変更することができる。
【００１７】
【発明の効果】以上説明したように、本発明の電荷転送
装置は、ｐ型半導体基板と正孔蓄積層との間に配置され
たｎ型拡散層抵抗を、ソースフォロワを構成するＭＯＳ
ＦＥＴのソース負荷抵抗として用いるものであるので、
本発明によれば、電子をシリコン／酸化膜界面にから完
全に離れたバルク中を通すことができるようになり、シ
リコン／酸化膜界面に存在する界面準位との接触を完全
になくすることができるため、出力回路の低ノイズ化を
達成することができる。また、負荷抵抗上にシールド電
極を配置して前記負荷抵抗上に存在する固定電荷により
前記正孔蓄積層が空乏化されるのを防止しているので、
シリコン／酸化膜界面に存在する界面準位の影響により
前記負荷抵抗の特性が変動するのを防ぐことができる。
したがって、本発明による電荷転送装置を固体撮像素子
に適用した場合には、小型化、高画素化によって微細化
されてもＳ／Ｎ比の低下を招くことなく高品質の画像を
得ることができる。
装置は、ｐ型半導体基板と正孔蓄積層との間に配置され
たｎ型拡散層抵抗を、ソースフォロワを構成するＭＯＳ
ＦＥＴのソース負荷抵抗として用いるものであるので、
本発明によれば、電子をシリコン／酸化膜界面にから完
全に離れたバルク中を通すことができるようになり、シ
リコン／酸化膜界面に存在する界面準位との接触を完全
になくすることができるため、出力回路の低ノイズ化を
達成することができる。また、負荷抵抗上にシールド電
極を配置して前記負荷抵抗上に存在する固定電荷により
前記正孔蓄積層が空乏化されるのを防止しているので、
シリコン／酸化膜界面に存在する界面準位の影響により
前記負荷抵抗の特性が変動するのを防ぐことができる。
したがって、本発明による電荷転送装置を固体撮像素子
に適用した場合には、小型化、高画素化によって微細化
されてもＳ／Ｎ比の低下を招くことなく高品質の画像を
得ることができる。
【図１】本発明の第１の実施例におけるソースフォロワ
の負荷抵抗の断面図。
の負荷抵抗の断面図。
【図２】本発明の第２の実施例におけるソースフォロワ
の負荷抵抗の断面図。
の負荷抵抗の断面図。
【図３】本発明の第３の実施例におけるソースフォロワ
の負荷抵抗の断面図。
の負荷抵抗の断面図。
【図４】電荷転送装置の断面図。
【図５】ソースフォロワの回路図と等価回路図。
【図６】ソースフォロワの従来の負荷抵抗の断面図。
１ ｐ型半導体基板 ２ａ ｎ型半導体領域 ２ｂ ｎ型半導体領域 ３ ｐ+ 型半導体領域 ４ ｎ+ 型半導体領域 ５ 素子分離部のｐ+ 型半導体領域 ６ ゲート絶縁膜 ７ａ〜７ｉ 導電性電極 ８ ＭＯＳＦＥＴ ９ 負荷抵抗
Claims (5)
- 【請求項１】 電荷転送領域と電荷転送電極とを有する
電荷転送レジスタと、前記電荷転送レジスタから信号電
荷の転送を受ける浮遊拡散層と、前記浮遊拡散層から信
号電荷を引き抜き該拡散層の電位を周期的に一定電位に
リセットするリセット手段と、前記浮遊拡散層にゲート
電極が接続されたＭＯＳＦＥＴと該ＭＯＳＦＥＴのソー
スに接続された負荷抵抗とを有するソースフォロワと、
を備える電荷転送装置において、 前記負荷抵抗は、第１導電型半導体層上に設けられた、
上面を第１導電型キャリア蓄積層によって覆われた第２
導電型拡散層によって構成されていることを特徴とする
電荷転送装置。 - 【請求項２】 前記第１導電型キャリア蓄積層が、第１
導電型半導体領域で形成されていることを特徴とする請
求項１記載の電荷転送装置。 - 【請求項３】 前記第１導電型半導体領域上に絶縁膜を
介してシールド電極を構成する導電性電極が配置されて
いることを特徴とする請求項２記載の電荷転送装置。 - 【請求項４】 前記シールド電極に、前記第１導電型半
導体領域と同電位の電位が付与されていることを特徴と
する請求項３記載の電荷転送装置。 - 【請求項５】 前記第２導電型半導体領域上に絶縁膜を
介して導電性電極が配置され、該導電性電極に所望の電
位を印加することにより前記第２導電型半導体領域表面
に第１導電型キャリア蓄積層が形成されていることを特
徴とする請求項１記載の電荷転送装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248786A JPH0786568A (ja) | 1993-09-09 | 1993-09-09 | 電荷転送装置 |
| KR1019940022181A KR0143965B1 (ko) | 1993-09-09 | 1994-09-03 | 전하 전송 장치 |
| US08/302,532 US5461247A (en) | 1993-09-09 | 1994-09-08 | Load resistance structure for source follower in charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248786A JPH0786568A (ja) | 1993-09-09 | 1993-09-09 | 電荷転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786568A true JPH0786568A (ja) | 1995-03-31 |
Family
ID=17183381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248786A Pending JPH0786568A (ja) | 1993-09-09 | 1993-09-09 | 電荷転送装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5461247A (ja) |
| JP (1) | JPH0786568A (ja) |
| KR (1) | KR0143965B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3711072B2 (ja) | 2001-12-27 | 2005-10-26 | 富士写真フイルム株式会社 | 撮像装置 |
| US9426390B2 (en) * | 2010-03-04 | 2016-08-23 | BAE Systems Imaging Solutions Inc. | CMOS imaging array with improved noise characteristics |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713764A (en) * | 1980-06-27 | 1982-01-23 | Fujitsu Ltd | Charge detector |
| JPS61220368A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体装置 |
| JPS63224256A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | Ｍｏｓトランジスタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4668971A (en) * | 1985-08-27 | 1987-05-26 | Texas Instruments Incorporated | CCD imager with JFET peripherals |
| JP2666928B2 (ja) * | 1987-07-13 | 1997-10-22 | 株式会社東芝 | 電荷転送素子の出力検出器 |
| US5306932A (en) * | 1989-07-21 | 1994-04-26 | Nec Corporation | Charge transfer device provided with improved output structure |
| US5357128A (en) * | 1993-08-27 | 1994-10-18 | Goldstar Electron Co., Ltd. | Charge detecting device |
-
1993
- 1993-09-09 JP JP5248786A patent/JPH0786568A/ja active Pending
-
1994
- 1994-09-03 KR KR1019940022181A patent/KR0143965B1/ko not_active IP Right Cessation
- 1994-09-08 US US08/302,532 patent/US5461247A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713764A (en) * | 1980-06-27 | 1982-01-23 | Fujitsu Ltd | Charge detector |
| JPS61220368A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体装置 |
| JPS63224256A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | Ｍｏｓトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0143965B1 (ko) | 1998-07-01 |
| KR950010133A (ko) | 1995-04-26 |
| US5461247A (en) | 1995-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09246514A (ja) | 増幅型固体撮像装置 | |
| JPS63120465A (ja) | 電荷転送装置 | |
| JPH079981B2 (ja) | 電荷転送装置 | |
| JPH033391B2 (ja) | ||
| JPH0786568A (ja) | 電荷転送装置 | |
| JPH07106553A (ja) | 固体撮像素子 | |
| JP2864553B2 (ja) | Ｃｃｄ遅延装置 | |
| JP2001189441A (ja) | 光電変換装置 | |
| US6201268B1 (en) | Output structure of charge-coupled device and method for fabricating the same | |
| JPS6259466B2 (ja) | ||
| JPH05315587A (ja) | 半導体装置 | |
| JP3578611B2 (ja) | 固体撮像装置 | |
| JP2870467B2 (ja) | 電荷結合装置 | |
| JP2757583B2 (ja) | 半導体集積回路 | |
| KR100204914B1 (ko) | 고체촬상소자의 신호검출장치 | |
| JP4207268B2 (ja) | 電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置 | |
| JPH04369230A (ja) | 電荷結合装置 | |
| JPH07202171A (ja) | 電荷転送装置 | |
| JPH05102201A (ja) | 半導体装置 | |
| JPH0576770B2 (ja) | ||
| JP2993112B2 (ja) | 電荷転送装置 | |
| JPH0715995B2 (ja) | 電荷転送装置およびその駆動方法 | |
| JPH04315442A (ja) | 電荷結合装置 | |
| JPH0468789B2 (ja) | ||
| JP2542902B2 (ja) | 固体撮像素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |