JPS63224256A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPS63224256A JPS63224256A JP62056636A JP5663687A JPS63224256A JP S63224256 A JPS63224256 A JP S63224256A JP 62056636 A JP62056636 A JP 62056636A JP 5663687 A JP5663687 A JP 5663687A JP S63224256 A JPS63224256 A JP S63224256A
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- Japan
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- buried channel
- channel layer
- potential
- mos transistor
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- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000005036 potential barrier Methods 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、例えばＣＣＤエリアセンサの出力増幅器のよ
うに特に低雑音が要求される回路に使用するのに好適な
ＭＯＳトランジスタに関する。
うに特に低雑音が要求される回路に使用するのに好適な
ＭＯＳトランジスタに関する。
（従来の技術）
ＣＣＤの出力増幅器の一例を第２図をもって説明する。
半導体基板上に絶縁膜を介し並列配置された複数の転送
電極１−１．１−２．・・・１−ｎに適当なパルス電圧
を印加することにより転送電極下のチャネルを転送され
た信号電荷は、最終段電極である出力ゲート２の下のチ
ャネルを通り検出容ｆｆ１３で電圧変換され、増幅トラ
ンジスタ４と負荷ＭＯ３トランジスタ５より構成される
ソースホロワ回路でインピーダンス変換され出力端子６
より出力される。検出容量３の信号電荷は、リセットト
ランジスタ７をＯＮすることにより一定電圧ＶＲＤにバ
イアスされたリセットドレイン８に排出される。
電極１−１．１−２．・・・１−ｎに適当なパルス電圧
を印加することにより転送電極下のチャネルを転送され
た信号電荷は、最終段電極である出力ゲート２の下のチ
ャネルを通り検出容ｆｆ１３で電圧変換され、増幅トラ
ンジスタ４と負荷ＭＯ３トランジスタ５より構成される
ソースホロワ回路でインピーダンス変換され出力端子６
より出力される。検出容量３の信号電荷は、リセットト
ランジスタ７をＯＮすることにより一定電圧ＶＲＤにバ
イアスされたリセットドレイン８に排出される。
（発明が解決しようとする問題点）
この出力増幅器の問題点の一つにＭＯＳトランジスタの
１μ雑音がある。即ち、ＭＯＳトランジスタ４及び５か
ら発生する１／Ｉ’雑音は、特に低雑音が要求されるＣ
ＣＤエリアセンサの場合、低周波雑音となってテレビモ
ニタに再生された画面で目立ち画質を劣化させる。
１μ雑音がある。即ち、ＭＯＳトランジスタ４及び５か
ら発生する１／Ｉ’雑音は、特に低雑音が要求されるＣ
ＣＤエリアセンサの場合、低周波雑音となってテレビモ
ニタに再生された画面で目立ち画質を劣化させる。
１ノｒ′？ｖ、音の原因は、半導体基板と絶縁膜との界
面を流れる電流の一部がそこにある電荷トラップで吸収
及び放出されるからである。この１／ｆ雑音を抑制する
ために、電流が半導体基板内を流れる埋込みチャネル型
のＭＯＳトランジスタを用いることがあるが、この場合
には次の問題がある。
面を流れる電流の一部がそこにある電荷トラップで吸収
及び放出されるからである。この１／ｆ雑音を抑制する
ために、電流が半導体基板内を流れる埋込みチャネル型
のＭＯＳトランジスタを用いることがあるが、この場合
には次の問題がある。
第３図（ａ）は、ゲート電極９に電圧を印加すると電流
が半導体基板１０と絶縁膜１１との界面（基板−絶縁膜
界面）１２を通り、ソース、ドレイン５１．５２間を流
れる通常のＭＯ３Ｉ−ランジスタの断面図である。この
トランジスタを第１図の増幅トランジスタ４に用いた場
合のＸ−Ｙ方向のポテンシャル図を第３図（ｂ）に示す
。ポテンシャルの極性は下方が十である。
が半導体基板１０と絶縁膜１１との界面（基板−絶縁膜
界面）１２を通り、ソース、ドレイン５１．５２間を流
れる通常のＭＯ３Ｉ−ランジスタの断面図である。この
トランジスタを第１図の増幅トランジスタ４に用いた場
合のＸ−Ｙ方向のポテンシャル図を第３図（ｂ）に示す
。ポテンシャルの極性は下方が十である。
ゲート電極９のポテンシャル１４はリセットスイッチ７
をＯＮしたときに設定され、そのポテンシャルはリセッ
トドレイン電圧ＶＲＤとほぼ同じで。
をＯＮしたときに設定され、そのポテンシャルはリセッ
トドレイン電圧ＶＲＤとほぼ同じで。
ある。図よりわかるように半導体基板１０内でのポテン
シャル１５の最大値φ は絶縁膜−半導体基板界１１ｉ
１ｉ１２にあり、Ｖ ＲＤ ＞φ８となる。ここで、増
幅トランジスタ４のドレイン電圧Ｖ。Ｄは最大ポテンシ
ャル値φ より高くする必要があるが、■ 〉φ であ
るから通常はＶｏＤ−ＶＲＤとして用ＲＤ ｓ いる。
シャル１５の最大値φ は絶縁膜−半導体基板界１１ｉ
１ｉ１２にあり、Ｖ ＲＤ ＞φ８となる。ここで、増
幅トランジスタ４のドレイン電圧Ｖ。Ｄは最大ポテンシ
ャル値φ より高くする必要があるが、■ 〉φ であ
るから通常はＶｏＤ−ＶＲＤとして用ＲＤ ｓ いる。
第４図（ａ）は、埋め込みチャネル型のＭＯＳトランジ
スタの断面図である。電流はゲート電極９下の半導体基
板１０（ｐ型）内に埋め込まれたチャネル層１３（ｎ型
）内を流れる。このトランジスタのＸ−Ｙ方向のポテン
シャル図を第４図（ｂ）に示す。
スタの断面図である。電流はゲート電極９下の半導体基
板１０（ｐ型）内に埋め込まれたチャネル層１３（ｎ型
）内を流れる。このトランジスタのＸ−Ｙ方向のポテン
シャル図を第４図（ｂ）に示す。
基板内ポテンシャル１６の最大値φｂはチャネル層１３
内にあり電流はチャネル層１３内を流れるが、最大ポテ
ンシャル値φｂは図に示すようにｖｌ？Ｄ＜φｂとなり
、一方前述のようにドレイン電圧はＶ。、〉φｂの必要
があるため、ドレイン電圧ＶｏＤとして大きい電圧が更
に必要になるという問題がある。また、電流が大きくな
ると第４図（ｂ）の斜線のような領域を電流が流れその
一部は界面１２を通るため、やはり１／ｆ’雑音が発生
してしまうという問題もある。
内にあり電流はチャネル層１３内を流れるが、最大ポテ
ンシャル値φｂは図に示すようにｖｌ？Ｄ＜φｂとなり
、一方前述のようにドレイン電圧はＶ。、〉φｂの必要
があるため、ドレイン電圧ＶｏＤとして大きい電圧が更
に必要になるという問題がある。また、電流が大きくな
ると第４図（ｂ）の斜線のような領域を電流が流れその
一部は界面１２を通るため、やはり１／ｆ’雑音が発生
してしまうという問題もある。
本発明の目的は、大きいドレイン電圧ｖｏＤを必要とせ
ず、かつｌ／［’雑音を抑圧できるＭＯＳトランジスタ
を提供することにある。
ず、かつｌ／［’雑音を抑圧できるＭＯＳトランジスタ
を提供することにある。
（問題点を解決するための手段）
本発明は、半導体基板に絶縁膜を介してゲート電極を設
け、このゲート電極に対応する半導体基板内に埋め込み
チャネル層を形成したＭＯＳトランジスタにおいて、半
導体基板と絶縁膜との界面と埋め込みチャネル層との間
に、埋め込みチャネル層と反対導電形のバリア層を設け
たものである。
け、このゲート電極に対応する半導体基板内に埋め込み
チャネル層を形成したＭＯＳトランジスタにおいて、半
導体基板と絶縁膜との界面と埋め込みチャネル層との間
に、埋め込みチャネル層と反対導電形のバリア層を設け
たものである。
（作 用）
かかるバリア層を設けた場合、基板内のポテンシャル分
布は埋め込みチャネル内で最大値になり、バリア層内で
は低い値となる。従って、電流はポテンシャルの最も高
い埋め込みチャネル内を流れ、そのときポテンシャルの
低いバリア層は電子に対するポテンシャル障壁となり電
流が基板−絶縁膜界面に近づくことを阻止する。
布は埋め込みチャネル内で最大値になり、バリア層内で
は低い値となる。従って、電流はポテンシャルの最も高
い埋め込みチャネル内を流れ、そのときポテンシャルの
低いバリア層は電子に対するポテンシャル障壁となり電
流が基板−絶縁膜界面に近づくことを阻止する。
また、ポテンシャルの低いバリア層は、基板内のゲート
電極に最も近い部分にあることによって、ゲート電極に
印加される高電圧により基板内のポテンシャルが引きに
げられるのを防止して、基板内ポテンシャルを全体的に
低いレベルに抑える。
電極に最も近い部分にあることによって、ゲート電極に
印加される高電圧により基板内のポテンシャルが引きに
げられるのを防止して、基板内ポテンシャルを全体的に
低いレベルに抑える。
（実施例）
第１図（ａ）に本発明に係るＭＯＳトランジスタの一実
施例の断面構造を示す。このトランジスタにおいて、半
導体基板１０（ｐ型）内に形成したソース５１とドレイ
ン５２の間の基板表面上に絶縁膜１１を介してゲート電
極９を形成し、このゲート電極９下の基板１０内に埋め
込みチャネル層１７（ｎ型）を設けている点は、第４図
（ａ）の従来トランジスタと同じである。第４図（ａ）
とは異なる特徴は、埋め込みチャネル層１７と基板−絶
縁膜界面１２との間に、埋め込みチャネル層と反対導電
形（ｐ型）のバリア層１８を有している点である。
施例の断面構造を示す。このトランジスタにおいて、半
導体基板１０（ｐ型）内に形成したソース５１とドレイ
ン５２の間の基板表面上に絶縁膜１１を介してゲート電
極９を形成し、このゲート電極９下の基板１０内に埋め
込みチャネル層１７（ｎ型）を設けている点は、第４図
（ａ）の従来トランジスタと同じである。第４図（ａ）
とは異なる特徴は、埋め込みチャネル層１７と基板−絶
縁膜界面１２との間に、埋め込みチャネル層と反対導電
形（ｐ型）のバリア層１８を有している点である。
このトランジスタを第２図の増幅トランジスタ４に用い
た場合のＸ−Ｙ方向のポテンシャル図を第１図（ｂ）に
示す。
た場合のＸ−Ｙ方向のポテンシャル図を第１図（ｂ）に
示す。
基板内ポテンシャル１つの最大値φ は埋め込みチャネ
ル層１７内にあり、電流はこの埋め込みチャネル層１７
内の斜線で示した領域を流れる。
ル層１７内にあり、電流はこの埋め込みチャネル層１７
内の斜線で示した領域を流れる。
バリア層１８内のポテンシャルは図に示すように埋め込
みチャネル層１７内のそれよりは低い値である。そのた
め、このバリア層１８は埋め込みチャネル層１７内を流
れる電流（電子）に対してポテンシャル障壁になり、電
流が基板−絶縁膜界面１２へ近づくのを抑止する。。従
って、電流は基板−絶縁膜界面１２から離れて流れるの
で、１７ｆ雑音の発生は何効に抑圧される。
みチャネル層１７内のそれよりは低い値である。そのた
め、このバリア層１８は埋め込みチャネル層１７内を流
れる電流（電子）に対してポテンシャル障壁になり、電
流が基板−絶縁膜界面１２へ近づくのを抑止する。。従
って、電流は基板−絶縁膜界面１２から離れて流れるの
で、１７ｆ雑音の発生は何効に抑圧される。
また、このポテンシャルの低いバリア層１８は、基板１
０内のゲート電極９に最も近い部分にあるために、基板
１０のポテンシャルがゲート電極９に印加された高電圧
（＋リセットドレイン電圧ｖＲＤ）によって高いレベル
へ引き上げられるのを防止して、基板１０内の最大ポテ
ンシャル値φ３をリセットドレイン電圧ｖＲＤより低い
値に抑える。
０内のゲート電極９に最も近い部分にあるために、基板
１０のポテンシャルがゲート電極９に印加された高電圧
（＋リセットドレイン電圧ｖＲＤ）によって高いレベル
へ引き上げられるのを防止して、基板１０内の最大ポテ
ンシャル値φ３をリセットドレイン電圧ｖＲＤより低い
値に抑える。
従って、φ３く■。Ｄを必要とするドレイン電圧ＶＯＤ
に、リセットドレイン電圧”ＲＤを用いることができる
。
に、リセットドレイン電圧”ＲＤを用いることができる
。
また、このトランジスタを第２図の負荷ＭＯＳトランジ
スタ５に用いた場合のポテンシャル図を第１図（ｃ）に
示す。
スタ５に用いた場合のポテンシャル図を第１図（ｃ）に
示す。
この場合にも、基板内ポテンシャル２０の最大値φ ′
は埋め込みチャネル１７内にあるので電流はこの埋め込
みチャネル１７内を流れ、かつバリア層１８がポテンシ
ャル障壁となっているため基板−絶縁膜界面１２から離
れて流れる。従って、１／ｆ’雑音が抑圧される。
は埋め込みチャネル１７内にあるので電流はこの埋め込
みチャネル１７内を流れ、かつバリア層１８がポテンシ
ャル障壁となっているため基板−絶縁膜界面１２から離
れて流れる。従って、１／ｆ’雑音が抑圧される。
尚、ｎチャネル型ＭＯＳトランジスタを例に説明したが
、ｐチャネル型でも同様の効果が得られることは明白で
ある。
、ｐチャネル型でも同様の効果が得られることは明白で
ある。
ＣＣＤの雑音低減回路として例えば相関２重サンプリン
グ回路があるが、半導体基板上にオンチップ化された相
関２重サンプリング回路に本発明のＭＯＳトランジスタ
を用いると特に何利である。
グ回路があるが、半導体基板上にオンチップ化された相
関２重サンプリング回路に本発明のＭＯＳトランジスタ
を用いると特に何利である。
以上説明したように本発明によれば、基板−絶縁膜界面
と埋め込みチャネル層との間に形成したバリア層が電流
に対するポテンシャル障壁を構成するため、電流は基板
−絶縁膜界面から離れて流れるので１／ｆ’雑音は有効
に抑圧される。また、このバリア層によって基板内ポテ
ンシャルは全体的に低いレベルに保持されるので、特別
に高いドレイン電圧は必要でなくなる。
と埋め込みチャネル層との間に形成したバリア層が電流
に対するポテンシャル障壁を構成するため、電流は基板
−絶縁膜界面から離れて流れるので１／ｆ’雑音は有効
に抑圧される。また、このバリア層によって基板内ポテ
ンシャルは全体的に低いレベルに保持されるので、特別
に高いドレイン電圧は必要でなくなる。
第１図は本発明に係るＭＯＳトランジスタの一実施例の
断面構造（ａ）およびＸ−Ｙ方向のポテンシャル分布（
ｂ）（ｃ）を示す図、第２図はＣＯＤの出力増幅回路例
を示す回路図、第３図は埋込みチャネル層をもたない従
来のＭＯＳトランジスタの断面構造（ａ）およびＸ−Ｙ
方向のポテンシャル分布（ｂ）を示す図、第４図は埋込
みチャネル層をもつ従来のＭＯＳトランジスタの断面構
造（ａ）およびＸ−Ｙ方向のポテンシャル分布（ｂ）を
示す図。 ９・・・ゲート電極、１０・・・半導体基板、１１・・
・絶縁膜、１２・・・基板−絶縁膜界面、１３．１７・
・・埋込みチャネル層、１８・・・バリア層。 出願人代理人 佐 藤 −雄 ０ ＋ 知ト・）・・）をま 汽３ 口 昆４ 図
断面構造（ａ）およびＸ−Ｙ方向のポテンシャル分布（
ｂ）（ｃ）を示す図、第２図はＣＯＤの出力増幅回路例
を示す回路図、第３図は埋込みチャネル層をもたない従
来のＭＯＳトランジスタの断面構造（ａ）およびＸ−Ｙ
方向のポテンシャル分布（ｂ）を示す図、第４図は埋込
みチャネル層をもつ従来のＭＯＳトランジスタの断面構
造（ａ）およびＸ−Ｙ方向のポテンシャル分布（ｂ）を
示す図。 ９・・・ゲート電極、１０・・・半導体基板、１１・・
・絶縁膜、１２・・・基板−絶縁膜界面、１３．１７・
・・埋込みチャネル層、１８・・・バリア層。 出願人代理人 佐 藤 −雄 ０ ＋ 知ト・）・・）をま 汽３ 口 昆４ 図
Claims (1)
- 半導体基板に絶縁膜を介してゲート電極を設け、このゲ
ート電極に対応する前記基板内に埋込みチャネル層を形
成したＭＯＳトランジスタにおいて、前記基板と前記絶
縁膜との界面と前記埋込みチャネル層との間に、この埋
込みチャネル層と反対導電形のバリア層を設けたことを
特徴とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056636A JPS63224256A (ja) | 1987-03-13 | 1987-03-13 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056636A JPS63224256A (ja) | 1987-03-13 | 1987-03-13 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63224256A true JPS63224256A (ja) | 1988-09-19 |
Family
ID=13032813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056636A Pending JPS63224256A (ja) | 1987-03-13 | 1987-03-13 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63224256A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187233A (ja) * | 1989-12-08 | 1991-08-15 | Samsung Electron Devices Co Ltd | 埋設形電荷結合素子 |
| JPH0786568A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 電荷転送装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-03-13 JP JP62056636A patent/JPS63224256A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050960A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187233A (ja) * | 1989-12-08 | 1991-08-15 | Samsung Electron Devices Co Ltd | 埋設形電荷結合素子 |
| JPH0786568A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 電荷転送装置 |
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