KR0143965B1 - 전하 전송 장치 - Google Patents

전하 전송 장치

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KR0143965B1
KR0143965B1 KR1019940022181A KR19940022181A KR0143965B1 KR 0143965 B1 KR0143965 B1 KR 0143965B1 KR 1019940022181 A KR1019940022181 A KR 1019940022181A KR 19940022181 A KR19940022181 A KR 19940022181A KR 0143965 B1 KR0143965 B1 KR 0143965B1
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야스따까 나까시바
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명은 전하전송레지스터, 전하전송레지스터로부터 전송되는 신호전하를 받기 위한 부유확산층(2a), 부유확산층으로부터 전송되는 신호전하의 추출과 미리 정해진 전위에 주기적으로 부유확산층의 포텐셜을 리셋하기 위한 리셋 회로(4, 7e), MOSFET의 소스에 부하저항(9)가 연결되고 부유확산층(2a)에 게이트가 연결된 MOSFET(8)에 의해 형성되는 소스 폴로어의 출력회로로 이루어진 전하전송장치이다.
부하저항은 제1도전형의 기판(1), (1)기판위에 제공된 제2도전형의 확산층(2b), 확산층(2b)의 정상(頂上)표면에 제공된 제1도전형의 캐리어축적층을 포함한다.
부유확산층에 연결된 소스 폴로어의 부하 저항의 채널이 실시콘/산화물 층 경계면에 존재하는 경계면 레벨로부터 완전히 분리되어 있음으로써 출력 회로의 SN비는 향상된다.

Description

전하 전송 장치
제1A도는 종래 전하 전송장치의 단면도.
제1B도는 제1A도의 장치에 인가된 전송 클락의 위상의 관계를 나타낸 도.
제2A도는 종래 장치의 소스 폴로어(source follower)의 회로도.
제2B도는 제2A도의 소스 폴로어의 등가 회로도.
제3A도는 표면형 MOSFET가 사용된 종래 소스 폴로어의 종래 부하 저항의 단면도.
제3B도는 매립형 MOSFET가 사용된 종래 소스 폴로어의 종래 부하 저항의 단면도.
제4도는 발명의 제1실시예의 전하 전송 장치에 사용된 소스 폴로어의 부하저항의 단면도.
제5도는 발명의 제2실시예의 전하 전송 장치에 사용된 소스 폴로어의 단면도.
제6도는 발명의 제3실시예의 전하 전송 장치에 사용된 소스 폴로어 부하저항의 단면도.
*도면의 주요 부분에 대한 설명
1:p형 반도체 기판2a:n형 반도체 영역
2b:n형 반도체 영역3:p+형 반도체 영역
4:n+형 반도체 영역5:소자분리부의 p+형 반도체 영역
6:게이트 절연막7a∼7i:도전 전극
8:MOSFET9:부하 저항
본 발명은 전하 전송 장치의 구조에 관한 것으로서, 특히 출력회로에 사용되는 소스 폴로어의 부하 저항의 구조에 관한 것이다.
본 발명과 관계되는 종래의 전하 전송 장치를 제1A, 1B, 2A, 2B, 3A, 3B도를 참고로 설명키로 한다.
제1A도는 종래 전하 전송장치의 출력부의 개요를 나타낸다.
제1A도에서 부호(1)은 p형 반도체 기판을 가리키고, 부호 (2a)는 p형 반도체기판 1내에 형성된 부유 확산층부와 전하 전송영역으로 구성된 n형 반도체영역을 가리키고, 부호(4)는 p형 반도체기판 1내에 형성되고 또 부유확산층에 리셋(reset)전압을 주는 n+형 반도체영역을 가리킨다.
부호(5)는 p형 반도체기판 1의 표면영역내에 구성되고 소자분리부가 되는 p+형 반도체영역을 가리킨다.
게다가, 삽입된 절연막과 함께 n형 반도체영역(2a)위에 전하 전송 전극을 구성하는 복수의 도전성전극(7a, 7b, 7c), 출력게이트 전극을 구성하는 도전성 전극(7d), 리셋(reset)게이트 전극을 구성하는 도전성 전극(7e)가 있다.
n형 반도체영역(2a)과 전하 전달 전극(7a, 7b, 7c) 각각은 전하 전달 레지스터를 이룬다.
제1B도에서와 같이 120°위상 차이의 클락 펄스1,2,3는 전하 전달 전극에 각각 연결된 배선에 인가된다.
이의 결과로 예를 들면 전하 전달 전극을 이루는 도전성 전극(7a) 아래의 신호 전하는 순차적으로 전하 전달 전극을 구성하는 도전성 전극(7b, 7c)아래로 전달된다.
마지막으로 출력 게이트 전극을 구성하는 도전성 전극(7d)아래의 반도체 영역을 통과한 후, 신호 전하는 n형 반도체 영역(2a)의 부유확산층 영역으로 전달된다.
신호 전하에 의한 부유확산층 영역에서의 전위의 변화는 MOSFET(8)의 게이트에 입력되어진다.
그리고, 이 트랜지스터의 소스에 연결된 부하저항 9와 이 트랜지스터에 의해 구성된 소스 폴로어 회로에 의해 이루어지는 임피던스 변환후, 전위의 변화는 출력 단자 Vout로부터 전압출력 신호로 끌어 내어진다.(참고 문헌:W.F.Kosonoky and J.E.Carnes:Two-phase charge-Coupled Devices With Overlappinf Polysilicon and Aluminium Gates,RCA Review Vol 34,pp.164-202)
제2도는 소스 폴로어의 회로도이고 제2B도는 그의 등가회로도이다.
제2B도는 등가회로도로부터 소스 폴로어의 전압 이득v2/v1은 아래와 같이 표현된다.
V2/V1=gmrdsRs/(Rs+ rds+ gmrdsRS)
그러나 실제로는, rds≫Rs이므로
V2/V1=gmRs/(1+gmRs)
한편, 출력 임피던스 Zo는
Zo=Rsrds/(RS+rds+gmrdsRs)
로 얻어진다.
만약 Rs=200Ω , gm=20×10-3Ω-1, rds=104Ω
으로 한다면,
전압 이득, V2/V1=0.8이고
출력 임피던스, Zo=40Ω이 된다.
그러므로, 전압 이득이 1보다 작고 입력 임피던스가 큼에도 불구하고 출력 임피던스가 소스 부하 저항보다 작은 소스 폴로어는 임피던스 전환에 적합하고 전하 전송 장치를 출력 회로로서 널리 쓰여진다.
제3A,3B도는 제1A도의 소스 폴로어의 소스 부하저항으로써 현재 널리 사용되는 MOSFET들의 단면도이다.
제3A도는 표면형 MOSFET를 나타내고 같은 그림에서 부호(1)은 P형 반도체 기판을 가리키고, 부호(4)는 소스/드레인 영역을 구성하는 n+형 반도체 영역을 가리킨다.
부호(5)는 소자 분리부를 구성하는 p+형 반도체 영역을 가리키고, 부호(6)은 게이트 절연막을 가리키며, 부호(7h)는 게이트 전극을 구성하는 도전성 전극을 가리킨다.
제3B도는 매립형 MOSFET를 나타내고, 제3B도는 부호(1)은 p형 반도체 기판을 가리킨다.
부호(2a)는 n형 반도체 영역을 가리키고, 부호(4)는 소스와 드레인 영역을 구성하는 n+형 반도체 영역을 가리킨다.
부호(5)는 소자분리부를 구성하는 p+형 반도체 영역을 가리키고, 부호(6)은 게이트 절연막을, 부호(7i)는 게이트 전극을 구성하는 도전성 전극을 가리킨다.
제3A, 3B도에서의 MOSFET의 드레인쪽의 n+형 반도체 영역은 제1A도에서의 소스 폴로어의 노드(node) A에 연결되어 있다.
양쪽 경우에서, MOSFET는 고려되는 전압 이득의 안전성을 가지며, 포화상태(saturation state)에서 사용되도록 설계된다.
제3B도의 매립형 MOSFET에서는 저잡음 기능을 가능케 하는 제3A도의 표면형 MOSFET과 비교해 볼 때, 실리콘/산화물 막 경계면에 존재하는 경계면 레벨과의 접촉을 줄이기 위해 전자는 실리콘/산화물 막 경계면으로부터 분리된 대부분 영역을 통과하게 된다.
반도체 집적 회로의 제조 기술의 발전과 전하 전송 장치의 소형화와 집약화의 진전에 따른 신호를 구성하는 전자수의 감소는 높은 SN비를 갖는 출력신호를 갖는 것을 어렵게 한다.
SN비의 감소는 이미 설명한 종래 기술의 출력 회로를 사용한 전하 전송 장치에 의해 더욱 심해진다.
이것은 종래 출력회로안의 소스 부하 저항을 구성하는 MOSFET의 채널이 실리콘/산화물 막 경계면 레벨로부터 분리되지 않았기 때문이다.
이것은 제3A도의 표면형의 경우나, 제3B도의 매립형의 경우에서도 명백하다.
따라서, 종래 전하전송장치를 사용한 고체 촬상 소자에서 SN비의 감소로 인한 화질의 저하가 문제점이었다.
이 발명의 목적은 종래 기술의 문제를 극복하고 실리콘/산화물 층 경계면에 존재하는 레벨(interface level)로부터 전하감지부의 부유확산층에 연결된 소스 폴로어의 부하 저항의 채널을 완전히 분리함으로써 출력 회로의 SN비가 개선된 전하 전송장치를 제공하는 것이다.
이 발명의 일면(一面)으로서, 전하 전송 영역과 전하 전송 전극들로 이루어진 전하 전송 레지스터, 전하 전송 레지스터로부터 전송된 신호 전하를 받기 위한 부유확산층 영역, 부유확산층영역으로부터 전송된 신호전하의 추출과 미리 정해진 전위에 주기적으로 부유확산층 영역의 포텐셜을 리셋하기 위한 리셋장치, 부유확산층 영역에 연결된 게이트 전극을 가지는 MOSFET와 한쪽 끝은 MOSFET의 소스 전극에 연결되어 있고, 또다른 끝은 접지에 연결된 부하 저항으로 이루어진 소스 폴로어를 가지는 전하 전송 장치를 제공하게 되었다.
부하저항은 다음의 것을 포함한다.
p형 반도체 기판
p형 반도체 기판위에 형성된 n형 확산층
n형 확산층의 윗쪽 표면을 덮는 p형 캐리어 축적층
본 발명의 다른 면으로서, p형 캐리어축적층은 p형 반도체 영역에 의해 형성된다.
본 발명의 다른 면으로서, n형 확산층은 그 위에 절연막과 도전 전극을 가지고 있고, 또 n형 확산층은 그 표면위에 도전성 전극에 정해진 전위를 인가함으로써 형성되는 p형 캐리어 축적층을 가지고 있다.
본 발명에 따른 전하 전송 장치는 소스 폴로어를 형성하는 MOSFET의 소스 부하 저항으로서 양(+)의 홀 축적층과 p형 반도체기판 사이에 놓여진 n형 확산층 저항을 사용한다.
따라서 전자는 실리콘/산화물 경계면으로부터 완전히 분리된 많은 부분을 통과할 수 있다.
그리고, 실리콘/산화물 막 경계면에 존재하는 경계면 레벨의 어떤 연결도 완전히 제거되므로 출력 회로의 잡음 감소가 이루어 진다.
게다가 부하 저항위의 차폐 전극의 설치와 부하 저항위에 존재하는 고정된 전위의 사용, 양(+)의 홀 축적층의 결핍이 방지되고 실리콘/산화물 경계면의 경계면레벨 존재의 영향에 의한 전술(前述)한 부하 저항의 특성의 요동(fluctuation)이 방지된다.
따라서 이 발명에 따른 전하 전송 장치가 고체촬상소자에 적용되는 경우, 고해상도 화상부를 위해 장치가 소형화되고 더욱 미세하게 만들어지더라도 SN비의 감소없이 높은 화질이 얻어질 수 있다.
[실시예]
지금부터 발명의 실시예를 도면을 참조하여 설명하기로 한다.
제 4 도는 이 발명의 제 1 실시예에서 소스 플로어의 부하 저항의 단면도이다.
제 4 도에서 부호(1)은 p형 반도체 기판을 가리키고 부호(2b)는 부하 저항의 채널을 형성하는 n형 반도체 기판을 가리키고 부호(3)은 n형 반도체 영역(2b)의 맨 윗 표면을 덮기 위해 형성된 캐리어 축적층을 구성하는 p+형 반도체 영역을 가리킨다. 또, 부호(5)는 p형 반도체 기판 (1)의 표면에 형성된 소자 분리부를 구성하는 p+형 반도체 영역을 가리킨다.
p+형 반도체 영역 (3)은 부하저항의 n 형 반도체 영역(2b)의 가장자리 표면의 소자 분리부를 구성하는 p+형 반도체 영역 (5)에 전기적으로 연결되어 있다. (이 전기적 연결은 제 4 도의 점선에 의해 표시되어 있다)
이 실시예의 전체 구조는 제 1A 도의 전하전송장치의 그것과 실제적으로 동일하고 그것의 동작은 제 1A도 장치의 동작과 동일하다.
이 실시예의 부하 저항의 한쪽 끝, 즉 n+형 반도체 영역(4)의 하나는 접지되어 있고 다른 쪽 끝, 즉 또다른 n+형 반도체 영역(4)은 제 1A도의 소스폴로어의 노드 A에 연결되어 있다.
제 4 도에서의 이 발명의 제 1 실시예에서, 캐리어 축적층을 구성하는 p+형 반도체 영역(3)은 p형 반도체 기판(1)의 표면에 형성되어 있는 n형 반도체 영역(2b)에 의해 구성되는 부하 저항의 표면에 형성되어 있다.
그리고, 이 p+형 반도체 영역(3)은 p+형 반도체 영역(5)를 통해서 기준 전압에 고정되어 있다.
이런 구조로 인해 전자를 실리콘/산화물 막 경계면으로부터 완전히 분리된 많은 부분을 통해 통과시킬 수 있고, 실리콘/산화물 막 경계면에 존재하는 경계면 레벨의 어떤 접속도 완전히 제거하는 것이 가능하므로 종래 기술의 SN비에 비교해 1.5dB의 잡음 감소가 얻어질 수 있다.
제 5 도는, 단면도에서 이 발명의 제 2 실시예의 소스 폴로어의 부하 저항을 나타낸다. 이 실시예의 부하 저항은 제 1A 도의 전하 전송 장치에도 사용되고 부하 저항의 한쪽 끝은 제 1A 도의 접합 노도 A에 연결된다. 제 5 도에서 부호(1)은 p형은 반도체 기판을 가리키고 부호(2b)는 부하저항을 구성하는 n형 반도체 영역을 가리키며 부호(3)은 캐리어 축적층을 구성하는 p+형 반도체 영역을 가리킨다. 부호(4)는 n+형 반도체 영역을 가리키며, 부호(5)는 소자분리부를 구성하는 p+형 반도체 영역을 가리키고, 부호(6)은 게이트 절연막을, 부호(7f)는 차폐전극을 구성하는 도전 전극을 가리킨다.
p+형 반도체 영역(3)은 부하저항의 n형 반도체 영역 (2b)의 가장자리 표면에서, 소자 분리부를 구성하는 p+형 반도체 영역 (5)에 전기적으로 연결되어 있다. (이 연결은 제 5 도에서 점선으로 표시되어 있다) 그리고, 차폐 전극을 구성하는 도전 전극 (7)은 소자 분리부를 구성하는 p+형 반도체 영역(5)에 연계된 금속에 의해 전기적으로 연결된다. (이 연결은 제 5 도에서 실선으로 표시된다)
제 5 도의 이 발명의 제 2 실시예의 부하 저항에서 캐리어 축적층을 구성하는 p+형 반도체 영역(3)이 p형 반도체 영역(2b)의 윗쪽 표면위에 형성되고, 제 1 실시예에서 설명한 바와 같이 기준 전압에 고정되어 있으므로 실리콘/산화물 막 경계면으로부터 완전히 분리된 많은 부분을 전자가 통과할 수 있고 실리콘/산화물 막 경계면에 존재하는 경계면 레벨과의 어떤 연결도 완전히 제거하는 것이 가능하다.
결론적으로 종래 예의 SN 비와 비교할 때 약 1.5dB 만큼의 잡음 감소가 얻어질 수 있다. 더욱이 이 실시예의 부하저항의 경우 차폐 전극을 구성하는 접지된 도전 전극(7f)때문에, 전술(前述)한 부하저항위에 존재하는 고정된 전하에 기인한 전술의 p+형 반도체 영역(3)의 공핍(depletion)이 제거되고 실리콘/산화물 막 경계면의 경계면 레벨의 존재의 영향에 의한 부하 저항특성의 요동(fluctuation)도 방지될 수 있다.
또, 제 2 실시예에서 차폐 전극을 구성하는 도전 전극(7f)의 기준 전압의 인가 예에 불구하고 음전위의 인가도 또한 가능하다.
제 6 도는 이 발명의 제 3 실시예의 소스 폴로어의 부하 저항의 단면도이다. 이 실시예의 부하 저항은 제 1A도의 전하 전송장치안에서도 사용되어지고, 부하 저항의 한쪽 끝은 제1A도의 접합점 A에 연결된다.
제 6 도에서 부호(1)은 p형 반도체 기판을 가리키고, 부호(2a)는 부하 저항의 채널을 형성하는 n형 반도체 영역을 가리킨다. 부호(4)는 n형 반도체 영역 2a의 가장자리 양쪽위에 형성된 n+반도체 영역을, 부호(5)는 소자 분리부를 형성하는 p+형 반도체 영역을, 부호(6)은 게이트 절연막을 가리키고, 부호(7g)는 게이트 전극과 차폐 전극을 형성하는 도전 전극을 가리킨다.
n형 반도체 영역(2a)의 표면에 양(+)의 홀 축적층을 형성하기 위해 차폐 전극과 게이트전극을 형성하는 도전 전극(7g)에 음의 포텐셜이 주어진다.
제6도에서 나타낸 본 발명의 제3실시예의 부하저항에서, 원하는 음(-)의 포텐셜이 p형 반도체 기판(1)의 표면위에 형성되는 부하저항의 표면(n형 반도체 영역으로 구성한)에 양(+)의 축적층을 형성시키는 게이트 전극과 차폐전극을 구성하는 도전 전극(7g)에 주어진다.
그리고 이 양의 축적층은 기준 전위에 고정된다.
이렇게 형성된 구조에 의해, 실리콘/산화물 막 경계면 레벨로의 어떤 연결도 완전히 제거하는 것이 가능함으로써 종래 예의 SN비에 비교해 볼 때 약 1.5 dB의 잡음 감소가 얻어질 수 있다.
상세한 수치 예를 살핀다면, 부하저항의 채널 넓이가 50 ㎛로 주어지고 p형 반도체 기판(1)의 불순물 농도는 1 × 1016㎝-3, n형 반도체 영역(2a)의 불순물 농도가 8 × 1016㎝-3, 소자분리부를 구성하는 p+형 반도체 영역의 불순물의 농도가 1 × 1018㎝-3,게이트 절연막(6)을 위한 실리콘 이산화로 막의 두께를 750 Å으로 만든다.
그리고 게이트 전극을 구성하는 도전 전극(7g)과 차폐전극은 다결정 실리콘막으로 형성되고, 게이트전극과 차폐 전극을 형성하는 도전 전극(7g)에 인가하기 위해 필요한 음의 전위는 -10 V 이하로 한다.
본 발명을 실시예들에 대해 설명하였지만, 이러한 실시예들에 한정되지 않는다.
다양한 변화, 개량, 조합이 가능하다는 것은 당 업계에서 자명하기 때문이다.
예로서 실시예에서 3상 모드 매립 채널형 전하 결합장치가 설명될 것이다.
그러나 이것은 3상 이상이나 표면 채널형의 동작 모드로 바뀔 수 있다.
본 발명이 실시예에서 설명되었지만, 사용된 용어는 한정이 아닌 설명을 위한 용어이고, 청구항 범위 안의 변화는 발명의 실제 범위와 정신을 벗어나지 않으면 보다 넓은 면에서 만들어질 것이라는 것을 이해할 필요가 있다.

Claims (7)

  1. 전하 전송 영역과 복수의 전하 전송 전극(7a, 7b, 7c)에 의 해 형성되는 전하전송레지스터와, 상기 전하전송레지스터로부터 전송된 신호 전하를 받기 위한 부유확산층영역과, 상기 부유확산층 영역으로부터 전송된 신호 전하의 추출과 상기 부유확산층의 영역의 전위를 주기적으로 소정 전위에 리셋하는 리셋 수단(4, 7e) 및, 상기 부유확산층영역에 게이트 전극이 접속된 MOSFET과 일단이 상기 MOSFET의 소스 전극에 연결되고 타단이 접지된 부하 저항에 의해 형성된 소스 폴로어를 갖는 전하전송장치에 있어서, 상기 부하저항은 제1도전형 반도체 기판(1)과 상기 반도체 기판(1)에 구비되는 제2도전형 확산층(2b) 및 상기 확산층(2b)의 상면을 덮는 제1도전형 캐리어 축적층(3)을 구비하는 것을 특징으로 하는 전하전송장치.
  2. 제1항에 있어서, 상기 제1도전형 캐리어 축적층(3)은 제1도전형 반도체 영역으로 형성되는 것을 특징으로 하는 전하전송장치.
  3. 제2항에 있어서, 차폐 전극을 구성하는 도전 전극(7f)를 구비하며 상기 도전 전극은 제1도전형 반도체 영역위쪽에 절연막(6)을 사이에 두고 구비되는 것을 특징으로 하는 전하전송장치.
  4. 제3항에 있어서, 상기 차폐 전극(7f)에는 상기 제1도전형 반도체 영역(3)에 인가되는 것과 동일한 전위가 인가되는 것을 특징으로 하는 전하 전송장치.
  5. 제1항에 있어서, 상기 제2도전형 확산층(2a)의 위에 절연막(6)을 사이에 두고 구비된 도전 전극(7g)을 구비하고, 상기 도전 전극에 소정 전위를 인가함으로써 상기 제2도정형 확산층의 표면에 제1도전형 캐리어 축적층이 형성되는 것을 특징으로 하는 전하 전송 장치.
  6. 제5항에 있어서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 것을 특징으로 하는 전하전송장치.
  7. 제6항에 있어서, 상기 도전전극에 음(-)의 전위를 인가함으로써 상기 확산층(2a)의 표면에 양(+)의 홀축적층이 형성되는 것을 특징으로 하는 전하전송장치.
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