JPH0786483A - Ｃｏｌ半導体装置用リードフレーム - Google Patents
Ｃｏｌ半導体装置用リードフレームInfo
- Publication number
- JPH0786483A JPH0786483A JP23124293A JP23124293A JPH0786483A JP H0786483 A JPH0786483 A JP H0786483A JP 23124293 A JP23124293 A JP 23124293A JP 23124293 A JP23124293 A JP 23124293A JP H0786483 A JPH0786483 A JP H0786483A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- frame
- laminated
- lead
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体素子の電気的特性の向上、設計上の自
由度を高めることができる。 【構成】 半導体素子３０がインナーリード２６の上面
側にインナーリード２６に跨がって搭載され、該半導体
素子３０とインナーリード２６の上面側とがワイヤボン
ディングされて電気的に接続されるＣＯＬ半導体装置に
用いるＣＯＬ半導体装置用リードフレームにおいて、前
記インナーリード２６上に絶縁物３４を介して積層さ
れ、接地用プレーンもしくは電源用プレーンとして用い
られる積層フレーム３２を設けたことを特徴としてい
る。
由度を高めることができる。 【構成】 半導体素子３０がインナーリード２６の上面
側にインナーリード２６に跨がって搭載され、該半導体
素子３０とインナーリード２６の上面側とがワイヤボン
ディングされて電気的に接続されるＣＯＬ半導体装置に
用いるＣＯＬ半導体装置用リードフレームにおいて、前
記インナーリード２６上に絶縁物３４を介して積層さ
れ、接地用プレーンもしくは電源用プレーンとして用い
られる積層フレーム３２を設けたことを特徴としてい
る。
Description
【０００１】
【産業上の利用分野】本発明はＣＯＬ半導体装置用リー
ドフレームに関する。
ドフレームに関する。
【０００２】
【従来の技術】ＣＯＬ（Chip on lead）半導体装置は、
主としてメモリー用の半導体装置に用いられ、図７に示
すように、半導体素子１０がインナーリード１２の上面
側にインナーリード１２に跨がって搭載され、該半導体
素子１０とインナーリード１２の上面側とがワイヤ１４
により接続されて用いられる。このＣＯＬ半導体装置に
よれば、半導体素子１０がインナーリード１２上に跨が
って搭載されるため、パッケージ実装効率が高いこと、
配線遅延時間が改善されるなどの利点がある。
主としてメモリー用の半導体装置に用いられ、図７に示
すように、半導体素子１０がインナーリード１２の上面
側にインナーリード１２に跨がって搭載され、該半導体
素子１０とインナーリード１２の上面側とがワイヤ１４
により接続されて用いられる。このＣＯＬ半導体装置に
よれば、半導体素子１０がインナーリード１２上に跨が
って搭載されるため、パッケージ実装効率が高いこと、
配線遅延時間が改善されるなどの利点がある。
【０００３】
【発明が解決しようとする課題】しかしながら従来の上
記ＣＯＬ半導体装置では、半導体素子の多数の電源、接
地端子とそれぞれワイヤボンディングされる電源リー
ド、接地リードが多数必要となることから、リードフレ
ームの信号リードの高密度化が図れず、また一方半導体
素子もリードフレーム側の電源リード、接地リードの位
置関係を考えて電源端子、接地端子の配置設計をしなけ
ればならないから設計上の制約が大きいという問題点が
ある。
記ＣＯＬ半導体装置では、半導体素子の多数の電源、接
地端子とそれぞれワイヤボンディングされる電源リー
ド、接地リードが多数必要となることから、リードフレ
ームの信号リードの高密度化が図れず、また一方半導体
素子もリードフレーム側の電源リード、接地リードの位
置関係を考えて電源端子、接地端子の配置設計をしなけ
ればならないから設計上の制約が大きいという問題点が
ある。
【０００４】そこで本発明は上記問題点を解決すべくな
されたもので、その目的とするところは、半導体素子の
設計上の自由度をさらに高め、かつ電気的特性に優れる
ＣＯＬ半導体装置用のリードフレームを提供するにあ
る。
されたもので、その目的とするところは、半導体素子の
設計上の自由度をさらに高め、かつ電気的特性に優れる
ＣＯＬ半導体装置用のリードフレームを提供するにあ
る。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、半導体素子がイ
ンナーリードの上面側にインナーリードに跨がって搭載
され、該半導体素子とインナーリードの上面側とがワイ
ヤボンディングされて電気的に接続されるＣＯＬ半導体
装置に用いるＣＯＬ半導体装置用リードフレームにおい
て、前記インナーリード上に絶縁物を介して積層され、
接地用プレーンもしくは電源用プレーンとして用いられ
る積層フレームを設けたことを特徴としている。前記積
層フレームは絶縁物を介して複数段積層して設けると好
適である。
するため次の構成を備える。すなわち、半導体素子がイ
ンナーリードの上面側にインナーリードに跨がって搭載
され、該半導体素子とインナーリードの上面側とがワイ
ヤボンディングされて電気的に接続されるＣＯＬ半導体
装置に用いるＣＯＬ半導体装置用リードフレームにおい
て、前記インナーリード上に絶縁物を介して積層され、
接地用プレーンもしくは電源用プレーンとして用いられ
る積層フレームを設けたことを特徴としている。前記積
層フレームは絶縁物を介して複数段積層して設けると好
適である。
【０００６】
【作用】本発明に係るＣＯＬ半導体装置用リードフレー
ムによれば、積層フレームを共通の接地プレーンもしく
は電源プレーンに使用できるから、信号リードの高密度
化がそれだけ可能となり、また半導体装置としての電気
的特性を一層向上させることができ、さらには半導体素
子の電源用端子、接地用端子の配置等の設計の自由度も
大きくできる。
ムによれば、積層フレームを共通の接地プレーンもしく
は電源プレーンに使用できるから、信号リードの高密度
化がそれだけ可能となり、また半導体装置としての電気
的特性を一層向上させることができ、さらには半導体素
子の電源用端子、接地用端子の配置等の設計の自由度も
大きくできる。
【０００７】
【実施例】以下、本発明の好適な実施例を添付図面に基
づいて詳細に説明する。図１はＣＯＬ半導体装置用リー
ドフレーム２０の第１の実施例の平面図を示し、図２は
その部分断面図を示す。２２はレール部、２４はアウタ
ーリード、２６はインナーリード、２８はダムバーであ
る。３２は積層フレームであり、搭載される半導体素子
３０の両脇に沿うようにして絶縁性の接着シート３４に
よりインナーリード２６上面側に固着されている。積層
フレーム３２はその接続片３２ｂによりリードフレーム
の電源用リードまたは接地用リードに溶接、導電性接着
剤等の固定手段により接続される。半導体素子３０は絶
縁性の接着シート３６によりインナーリード２６上にイ
ンナーリード２６に跨がって固着される。半導体素子３
０の上面に配設された端子４０と、対応するインナーリ
ード２６、積層フレーム３２との間をワイヤ４２、４４
によって接続する。積層フレーム３２は半導体素子３０
の各接地端子、電源端子の共通の接地プレーンあるいは
電源プレーンとして用いることができる。このように共
通プレーンとして使用することによって、半導体素子の
電気的特性を向上できる。また接地用端子、電源用端子
の位置を自由に配置できるからそれだけ半導体素子の設
計の自由度が高まる。さらに積層フレームを用いること
により、接地用リード、電源用リードの数を減らすこと
ができ、リードフレームの信号リードの高密度化を図る
ことができる。
づいて詳細に説明する。図１はＣＯＬ半導体装置用リー
ドフレーム２０の第１の実施例の平面図を示し、図２は
その部分断面図を示す。２２はレール部、２４はアウタ
ーリード、２６はインナーリード、２８はダムバーであ
る。３２は積層フレームであり、搭載される半導体素子
３０の両脇に沿うようにして絶縁性の接着シート３４に
よりインナーリード２６上面側に固着されている。積層
フレーム３２はその接続片３２ｂによりリードフレーム
の電源用リードまたは接地用リードに溶接、導電性接着
剤等の固定手段により接続される。半導体素子３０は絶
縁性の接着シート３６によりインナーリード２６上にイ
ンナーリード２６に跨がって固着される。半導体素子３
０の上面に配設された端子４０と、対応するインナーリ
ード２６、積層フレーム３２との間をワイヤ４２、４４
によって接続する。積層フレーム３２は半導体素子３０
の各接地端子、電源端子の共通の接地プレーンあるいは
電源プレーンとして用いることができる。このように共
通プレーンとして使用することによって、半導体素子の
電気的特性を向上できる。また接地用端子、電源用端子
の位置を自由に配置できるからそれだけ半導体素子の設
計の自由度が高まる。さらに積層フレームを用いること
により、接地用リード、電源用リードの数を減らすこと
ができ、リードフレームの信号リードの高密度化を図る
ことができる。
【０００８】図３は第２の実施例を示す。本実施例で
は、積層フレーム３２から延出片３２ａを延出して、延
出片３２ａをインナーリード２６の間隙内に進入させ、
かつインナーリード２６上面と同一面になるように折曲
している。したがって、インナーリード２６と同一の高
さでワイヤボンディングが行える。
は、積層フレーム３２から延出片３２ａを延出して、延
出片３２ａをインナーリード２６の間隙内に進入させ、
かつインナーリード２６上面と同一面になるように折曲
している。したがって、インナーリード２６と同一の高
さでワイヤボンディングが行える。
【０００９】図４は第３の実施例を示す。本実施例で
は、積層フレーム３２の上に絶縁性の接着シート３５を
介して積層フレーム３７をもう１層設けている。積層フ
レーム３２を接地プレーン、積層フレーム３７を電源プ
レーンとして使用することができる。もちろん用途に応
じて３層以上の複数の積層フレームを設けてもよい。こ
のように積層フレームを多層に設けることによって、さ
らに広範な用途に対応でき、電気的特性の向上、半導体
素子の設計の自由度をさらに高めることができる。
は、積層フレーム３２の上に絶縁性の接着シート３５を
介して積層フレーム３７をもう１層設けている。積層フ
レーム３２を接地プレーン、積層フレーム３７を電源プ
レーンとして使用することができる。もちろん用途に応
じて３層以上の複数の積層フレームを設けてもよい。こ
のように積層フレームを多層に設けることによって、さ
らに広範な用途に対応でき、電気的特性の向上、半導体
素子の設計の自由度をさらに高めることができる。
【００１０】図５に第４の実施例を示す。本実施例で
は、積層フレーム３２をインナーリード２６の下面側に
絶縁性の接着シート３４により固着している。この場合
のボンディングエリアは同図（ｂ）に示すようにインナ
ーリード２６間の積層フレーム３２上面とするとよい。
また同図（ｃ）のようにやはり延出片３２ａをインナー
リード２６間に延出してボンディング面をインナーリー
ド２６上面と同一面となるようにすることができる。
は、積層フレーム３２をインナーリード２６の下面側に
絶縁性の接着シート３４により固着している。この場合
のボンディングエリアは同図（ｂ）に示すようにインナ
ーリード２６間の積層フレーム３２上面とするとよい。
また同図（ｃ）のようにやはり延出片３２ａをインナー
リード２６間に延出してボンディング面をインナーリー
ド２６上面と同一面となるようにすることができる。
【００１１】図６は第５の実施例を示す。本実施例で
は、積層フレーム３２を半導体素子３０の下方のインナ
ーリード２６下面に接着シート３４によって固着し、延
出片３２ａをインナーリード２６間に延出している。こ
れら各実施例においても上記と同様の作用効果を奏する
ことは明らかである。なお上記各実施例では、積層フレ
ームを半導体素子３０の両脇に配置するようにしたが、
必要に応じてさらに細かくブロック化したり、あるいは
半導体素子３０を取り囲むように枠状に設けてもよい。
は、積層フレーム３２を半導体素子３０の下方のインナ
ーリード２６下面に接着シート３４によって固着し、延
出片３２ａをインナーリード２６間に延出している。こ
れら各実施例においても上記と同様の作用効果を奏する
ことは明らかである。なお上記各実施例では、積層フレ
ームを半導体素子３０の両脇に配置するようにしたが、
必要に応じてさらに細かくブロック化したり、あるいは
半導体素子３０を取り囲むように枠状に設けてもよい。
【００１２】
【発明の効果】本発明に係るＣＯＬ半導体装置用リード
フレームによれば、積層フレームを共通の接地プレーン
もしくは電源プレーンに使用できるから、リードフレー
ムの信号リードの高密度化がそれだけ可能となり、また
半導体装置としての電気的特性を一層向上させることが
でき、さらには半導体素子の電源用端子、接地用端子の
配置等の設計の自由度をより高くすることができるとい
う著効を奏する。
フレームによれば、積層フレームを共通の接地プレーン
もしくは電源プレーンに使用できるから、リードフレー
ムの信号リードの高密度化がそれだけ可能となり、また
半導体装置としての電気的特性を一層向上させることが
でき、さらには半導体素子の電源用端子、接地用端子の
配置等の設計の自由度をより高くすることができるとい
う著効を奏する。
【図１】第１の実施例の平面図である。
【図２】第１の実施例の部分断面図である。
【図３】第２の実施例で延出片を設けた例の部分断面図
である。
である。
【図４】第３の実施例で、積層フレームを２層設けた実
施例を示す部分断面図である。
施例を示す部分断面図である。
【図５】第４の実施例を示す説明図である。
【図６】第５の実施例を示す部分説明図である。
【図７】従来のＣＯＬ半導体装置用のリードフレームを
示す説明図である。
示す説明図である。
２０ ＣＯＬ半導体装置用リードフレーム ２６ インナーリード ３０ 半導体素子 ３２ 積層フレーム ３２ａ 延出片 ３２ｂ 接続片 ３７ 積層フレーム
Claims (2)
- 【請求項１】 半導体素子がインナーリードの上面側に
インナーリードに跨がって搭載され、該半導体素子とイ
ンナーリードの上面側とがワイヤボンディングされて電
気的に接続されるＣＯＬ半導体装置に用いるＣＯＬ半導
体装置用リードフレームにおいて、 前記インナーリード上に絶縁物を介して積層され、接地
用プレーンもしくは電源用プレーンとして用いられる積
層フレームを設けたことを特徴とするＣＯＬ半導体装置
用リードフレーム。 - 【請求項２】 前記積層フレームを絶縁物を介して複数
段積層したことを特徴とする請求項１記載のＣＯＬ半導
体装置用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23124293A JPH0786483A (ja) | 1993-09-17 | 1993-09-17 | Ｃｏｌ半導体装置用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23124293A JPH0786483A (ja) | 1993-09-17 | 1993-09-17 | Ｃｏｌ半導体装置用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786483A true JPH0786483A (ja) | 1995-03-31 |
Family
ID=16920555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23124293A Pending JPH0786483A (ja) | 1993-09-17 | 1993-09-17 | Ｃｏｌ半導体装置用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786483A (ja) |
-
1993
- 1993-09-17 JP JP23124293A patent/JPH0786483A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7969025B2 (en) | Electric power semiconductor device | |
| JP3154579B2 (ja) | 半導体素子搭載用のリードフレーム | |
| JPH06283567A (ja) | リードフレームをリードオンチップ式内部リードボンディングする方法及び装置 | |
| JP2005203775A (ja) | マルチチップパッケージ | |
| JPH04307943A (ja) | 半導体装置 | |
| KR100299560B1 (ko) | 리드프레임리드와도전성트레이스를조합한고밀도집적회로어셈블리 | |
| JP2828056B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0786483A (ja) | Ｃｏｌ半導体装置用リードフレーム | |
| KR20210128295A (ko) | 반도체 칩과 커패시터를 포함한 반도체 패키지 | |
| US6984882B2 (en) | Semiconductor device with reduced wiring paths between an array of semiconductor chip parts | |
| JP2810626B2 (ja) | 半導体装置 | |
| JP2587722Y2 (ja) | 半導体装置 | |
| JP2006186053A (ja) | 積層型半導体装置 | |
| JP3041849B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0770666B2 (ja) | 集積回路装置実装パツケ−ジ | |
| JPH0794658A (ja) | リードフレーム | |
| JP2629461B2 (ja) | 樹脂封止形半導体装置 | |
| JPH06224369A (ja) | 半導体装置 | |
| JPH1012804A (ja) | 半導体装置 | |
| JPH05291478A (ja) | 樹脂封止型半導体装置 | |
| JP2830816B2 (ja) | 樹脂封止型半導体装置 | |
| JPS62183155A (ja) | 半導体集積回路装置 | |
| JPH09252076A (ja) | Ｉｃ及びｉｃ用リードフレーム | |
| JP2008140914A (ja) | 半導体装置 | |
| JPH01251644A (ja) | 半導体集積回路装置 |