JPS62183155A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62183155A JPS62183155A JP2481786A JP2481786A JPS62183155A JP S62183155 A JPS62183155 A JP S62183155A JP 2481786 A JP2481786 A JP 2481786A JP 2481786 A JP2481786 A JP 2481786A JP S62183155 A JPS62183155 A JP S62183155A
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- pad
- die pad
- chip
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000002184 metal Substances 0.000 claims abstract description 4
- 239000011810 insulating material Substances 0.000 claims abstract 2
- 239000003990 capacitor Substances 0.000 abstract description 12
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49589—Capacitor integral with or on the leadframe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分身〕
この発明は、半導体集積回路装置に係り、特にチップを
固定するダイパッド部分の構造に関するものである。
固定するダイパッド部分の構造に関するものである。
第２図ｔａｌ （ｂｌは従来の半導体集積回路装置にお
けるフレームとチップ部分の構成を示す平面図及び断面
図である。
けるフレームとチップ部分の構成を示す平面図及び断面
図である。
図において、ＩＩＩはチップ、（２１は前記チップｆｉ
＋をフレームに固定させるだめの接着部分、（３）はダ
イパッドである。
＋をフレームに固定させるだめの接着部分、（３）はダ
イパッドである。
接着部分（２）の材質は導電性のものを使用し、ダイパ
ッド（３）を接地させチップ（１）である半導体集積回
路基板を接地させる。
ッド（３）を接地させチップ（１）である半導体集積回
路基板を接地させる。
また一般に半導体集積回路装置を実装する場合、電源系
の雑音対策として、前記半導体集積回路装置の電源と接
地の間に、バイパスコンデンサと呼ばれるコンデンサを
入れることが多い。
の雑音対策として、前記半導体集積回路装置の電源と接
地の間に、バイパスコンデンサと呼ばれるコンデンサを
入れることが多い。
このコンデンサを使用する場合は、挿入する電源・接地
間にできるだけ短い配線で行なう方が効果が大きい。
間にできるだけ短い配線で行なう方が効果が大きい。
前記のように、従来の手段で雑音対策を行ないながら、
半導体集積回路装置を実装するには、半導体集積回路装
置を実装したプリント基板などに、コンデンサも実装し
なければならず、実装素子が多くなるため高密度実装の
効率が悪く、又コスト的にも高くなるなどの問題点があ
った。
半導体集積回路装置を実装するには、半導体集積回路装
置を実装したプリント基板などに、コンデンサも実装し
なければならず、実装素子が多くなるため高密度実装の
効率が悪く、又コスト的にも高くなるなどの問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、雑音に強い半導体集積回路装置を得ることを
目的とする。
たもので、雑音に強い半導体集積回路装置を得ることを
目的とする。
この発明に係る半導体集積回路装置は、フレームのダイ
パッド部が絶縁物をはさんだ複数の金属板で構成された
ものである。
パッド部が絶縁物をはさんだ複数の金属板で構成された
ものである。
この発明における半導体集積回路装置は、この半導体集
積回路装置内のダイパッド部にコンデンサを設けること
により、コンデンサが占有する空間を小さくできると共
に、チップとコンデンサの配線長が非常に短かくなる。
積回路装置内のダイパッド部にコンデンサを設けること
により、コンデンサが占有する空間を小さくできると共
に、チップとコンデンサの配線長が非常に短かくなる。
。
〔実施例〕
第１図＋ａｌ ｆｂｌはこの発明の一実施例を示す半導
体集積回路装置のチップとフレーム部分の平面図及び断
面図である。
体集積回路装置のチップとフレーム部分の平面図及び断
面図である。
第２図と同一符号は同一のものである。
第１図において、ｔｌ＋はチップ、１２１はチップ１１
）をフレームに固定するための導電性がある接着部分、
（３；はチップ＋１１を固定する上部ダイパッド、（４
）は絶縁層、（６）は下部ダイパッドである。
）をフレームに固定するための導電性がある接着部分、
（３；はチップ＋１１を固定する上部ダイパッド、（４
）は絶縁層、（６）は下部ダイパッドである。
図からもわかるように上部ダイパッド（３１と同様の下
部ダイパッド（５１ヲ設け、それぞれ２つのダイパッド
＋３１ ＋５１で絶縁層１４＋をはさむサンドインチ構
造を形成している。
部ダイパッド（５１ヲ設け、それぞれ２つのダイパッド
＋３１ ＋５１で絶縁層１４＋をはさむサンドインチ構
造を形成している。
また上部ダイパッド（３）は接地、下部ダイパッド（６
）は電源にそれぞれ接続される。
）は電源にそれぞれ接続される。
前記構造よりわかるように、上部ダイパッド（３１、絶
縁層＋４１、下部ダイパッド（６）でコンデンサを形成
しており、またそれぞれの電極となるダイパッド（３）
、（５）は、それぞれ接地及び電源に接続されているた
め、電源・接地間にコンデンサを形成していることにな
る。
縁層＋４１、下部ダイパッド（６）でコンデンサを形成
しており、またそれぞれの電極となるダイパッド（３）
、（５）は、それぞれ接地及び電源に接続されているた
め、電源・接地間にコンデンサを形成していることにな
る。
上記実施例では、コンデンサの絶縁層を１層にしている
が、多層構造による積層コンデンサを形成してもよい。
が、多層構造による積層コンデンサを形成してもよい。
以上のように、この発明によれば、フレームのダイパッ
ド部を絶縁物をはさんだ複数の金属板で構成したので、
雑音に対する半導体集積回路装置の性能が向上し、また
半導体集積回路装置の実装の際、高密度実装化が可能と
なる効果がある。
ド部を絶縁物をはさんだ複数の金属板で構成したので、
雑音に対する半導体集積回路装置の性能が向上し、また
半導体集積回路装置の実装の際、高密度実装化が可能と
なる効果がある。
第１図（Ｌｌ （ｂｌはこの発明の一実施例による半導
体集積回路装置のチップ・フレーム部の平面図及び断面
図で、第２図＋ＩＬＩ （ｔ）Ｉは従来の半導体集積回
路装置のチップ・フレーム部の平面図及び断面図である
。 ＋１１はチップ、（２１は接着部分、（３１は上部ダイ
パッド、（４１は絶縁層、（６）は下部ダイパッドであ
る。。 なお、図中、同一符号は同一、又は相当部分を示す。
体集積回路装置のチップ・フレーム部の平面図及び断面
図で、第２図＋ＩＬＩ （ｔ）Ｉは従来の半導体集積回
路装置のチップ・フレーム部の平面図及び断面図である
。 ＋１１はチップ、（２１は接着部分、（３１は上部ダイ
パッド、（４１は絶縁層、（６）は下部ダイパッドであ
る。。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体集積回路のチップをダイボンドするフレームのダ
イパッド部が、絶縁物をはさんだ複数の金属板で構成さ
れていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2481786A JPS62183155A (ja) | 1986-02-06 | 1986-02-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2481786A JPS62183155A (ja) | 1986-02-06 | 1986-02-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183155A true JPS62183155A (ja) | 1987-08-11 |
Family
ID=12148739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2481786A Pending JPS62183155A (ja) | 1986-02-06 | 1986-02-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167823A (ja) * | 1996-11-27 | 1997-06-24 | Toshiba Corp | 半導体装置 |
| US5834832A (en) * | 1994-06-09 | 1998-11-10 | Samsung Electronics Co., Ltd. | Packing structure of semiconductor packages |
-
1986
- 1986-02-06 JP JP2481786A patent/JPS62183155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834832A (en) * | 1994-06-09 | 1998-11-10 | Samsung Electronics Co., Ltd. | Packing structure of semiconductor packages |
| JPH09167823A (ja) * | 1996-11-27 | 1997-06-24 | Toshiba Corp | 半導体装置 |
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