JPH0784755A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH0784755A JPH0784755A JP5230143A JP23014393A JPH0784755A JP H0784755 A JPH0784755 A JP H0784755A JP 5230143 A JP5230143 A JP 5230143A JP 23014393 A JP23014393 A JP 23014393A JP H0784755 A JPH0784755 A JP H0784755A
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- Japan
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- bit
- bits
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- digital signal
- floating point
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Abstract
(57)【要約】
【目的】 入力したデジタル信号のビット数を少なく変
換する場合に、ダイナミックレンジの損失を少なくし、
かつ入力信号レベルが大きいとき（フルビットに近いと
き）の分解能の低下を少なくすること。 【構成】 固定小数点方式によるビットシフト変換と浮
動小数点方式による変換とを切り換えて行うことが可能
なビット変換回路２を設け、入力したデジタル信号のビ
ット数を少なく変換する場合に、入力信号レベルを最大
ビット検出回路３にて検出し、この検出信号に応じて固
定・浮動小数点切換回路４は固定小数点方式による変換
か浮動小数点方式による変換かを決定してビット変換回
路２を切り換える構成とすることにより、ダイナミック
レンジの損失を少なくし、かつ入力信号レベルが大きい
とき（フルビットに近いとき）の分解能の低下を少なく
することができる。
換する場合に、ダイナミックレンジの損失を少なくし、
かつ入力信号レベルが大きいとき（フルビットに近いと
き）の分解能の低下を少なくすること。 【構成】 固定小数点方式によるビットシフト変換と浮
動小数点方式による変換とを切り換えて行うことが可能
なビット変換回路２を設け、入力したデジタル信号のビ
ット数を少なく変換する場合に、入力信号レベルを最大
ビット検出回路３にて検出し、この検出信号に応じて固
定・浮動小数点切換回路４は固定小数点方式による変換
か浮動小数点方式による変換かを決定してビット変換回
路２を切り換える構成とすることにより、ダイナミック
レンジの損失を少なくし、かつ入力信号レベルが大きい
とき（フルビットに近いとき）の分解能の低下を少なく
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号を少ない
ビット数に変換する場合に生ずる、ダイナミックレンジ
の損失、或いは入力信号レベルが大きいとき（即ち、フ
ルビットに近いとき）の分解能の低下を少なくすること
ができるデジタル信号処理装置に関する。
ビット数に変換する場合に生ずる、ダイナミックレンジ
の損失、或いは入力信号レベルが大きいとき（即ち、フ
ルビットに近いとき）の分解能の低下を少なくすること
ができるデジタル信号処理装置に関する。
【０００２】
【従来の技術】デジタル信号を扱う装置においては、デ
ータを表現するビットの数が有限であるから表現できる
数の範囲は有限である。そこで少しでも表現できる数の
範囲を広くするために、入力したデジタル信号のビット
数を少なくするよう変換するデジタル信号処理装置が用
いられている。
ータを表現するビットの数が有限であるから表現できる
数の範囲は有限である。そこで少しでも表現できる数の
範囲を広くするために、入力したデジタル信号のビット
数を少なくするよう変換するデジタル信号処理装置が用
いられている。
【０００３】図４はこのようなデジタル信号処理装置の
一例を示すものである。図４は、入力信号のビット数を
少なくする方法である。即ち、入力端子１１に入力され
たデジタル信号をビットシフト回路１２でビットシフト
を行うことによって、下位ビットを切り捨ててビット数
を少なく変換して、出力端子１３に出力する。
一例を示すものである。図４は、入力信号のビット数を
少なくする方法である。即ち、入力端子１１に入力され
たデジタル信号をビットシフト回路１２でビットシフト
を行うことによって、下位ビットを切り捨ててビット数
を少なく変換して、出力端子１３に出力する。
【０００４】しかしながら、この方法では、例えば１６
ビットの入力信号を８ビットに変換して出力するような
場合、図５に示すように下位８ビットが切り捨ててビッ
ト変換を行うため、信号のダイナミックレンジは８ビッ
ト相当になり約４８ｄＢ小さくなるという問題を生じ
る。
ビットの入力信号を８ビットに変換して出力するような
場合、図５に示すように下位８ビットが切り捨ててビッ
ト変換を行うため、信号のダイナミックレンジは８ビッ
ト相当になり約４８ｄＢ小さくなるという問題を生じ
る。
【０００５】図６はデジタル信号処理装置の他の例を示
すものである。図６は浮動小数点方式を使って、仮数部
・指数部にそれぞれ任意のビット数を割り当てて、ビッ
ト数を少なくする方法である。即ち、入力端子２１に入
力されたデジタル信号はビット変換回路２２に入力する
一方最大ビット検出回路２３に入力する。最大ビット検
出回路２３では、入力したデジタル信号の信号レベル
（最大ビットＭＳＢ）の検出を行い、その検出結果を指
数部生成回路２４に出力する。
すものである。図６は浮動小数点方式を使って、仮数部
・指数部にそれぞれ任意のビット数を割り当てて、ビッ
ト数を少なくする方法である。即ち、入力端子２１に入
力されたデジタル信号はビット変換回路２２に入力する
一方最大ビット検出回路２３に入力する。最大ビット検
出回路２３では、入力したデジタル信号の信号レベル
（最大ビットＭＳＢ）の検出を行い、その検出結果を指
数部生成回路２４に出力する。
【０００６】指数部生成回路２４は、最大ビット検出回
路２３から導出された検出信号に応じて指数部を生成
し、ビット変換回路２２に出力する。
路２３から導出された検出信号に応じて指数部を生成
し、ビット変換回路２２に出力する。
【０００７】ビット変換回路２２は、指数部生成回路２
４から導出された指数部の値に応じて、入力信号のビッ
トシフトを行い仮数部に割り当て、指数部の値と併せて
出力する。
４から導出された指数部の値に応じて、入力信号のビッ
トシフトを行い仮数部に割り当て、指数部の値と併せて
出力する。
【０００８】しかしながら、図６の方法では、図４の方
法に比較してダイナミックレンジの損失は少なくなる
が、入力信号の信号レベルが大きいとき（即ち、フルビ
ットに近いとき）には、仮数部に割り当てられたビット
数に変換される（仮数部ビット数に制限される）ため、
分解能が低くなるという問題が生じる。
法に比較してダイナミックレンジの損失は少なくなる
が、入力信号の信号レベルが大きいとき（即ち、フルビ
ットに近いとき）には、仮数部に割り当てられたビット
数に変換される（仮数部ビット数に制限される）ため、
分解能が低くなるという問題が生じる。
【０００９】具体例として、１６ビットの入力信号を８
ビットに変換して出力する場合を図７にて説明する。図
７に示すように仮数部に５ビット、指数部に３ビット割
り当てるとすれば、指数部については最大指数が１１１
即ちビットシフト換算７ビット分となるから、ダイナミ
ックレンジは５＋７＝１２ビット相当となり、約２４ｄ
Ｂ少なくなる。これを図４の場合と比較するとダイナミ
ックレンジの損失が少なくなるが、入力信号レベルが大
きいとき例えば１６進でＦＦＦＦ〜８０００（実際には
２の補数表示で７ＦＦＦ〜４０００又は８０００〜ＢＦ
ＦＦとし、最大ビットＭＳＢを”０”又は”１”となる
ようにして、最大ビットＭＳＢの検出を可能としてい
る）の値の入力に対しては仮数部の５ビット相当の分解
能しか得られないという問題があった。
ビットに変換して出力する場合を図７にて説明する。図
７に示すように仮数部に５ビット、指数部に３ビット割
り当てるとすれば、指数部については最大指数が１１１
即ちビットシフト換算７ビット分となるから、ダイナミ
ックレンジは５＋７＝１２ビット相当となり、約２４ｄ
Ｂ少なくなる。これを図４の場合と比較するとダイナミ
ックレンジの損失が少なくなるが、入力信号レベルが大
きいとき例えば１６進でＦＦＦＦ〜８０００（実際には
２の補数表示で７ＦＦＦ〜４０００又は８０００〜ＢＦ
ＦＦとし、最大ビットＭＳＢを”０”又は”１”となる
ようにして、最大ビットＭＳＢの検出を可能としてい
る）の値の入力に対しては仮数部の５ビット相当の分解
能しか得られないという問題があった。
【００１０】
【発明が解決しようとする課題】上記の如く、従来の入
力したデジタル信号のビット数を少なく変換するデジタ
ル信号処理装置では、下位ビットの切り捨てによってダ
イナミックレンジが少なくなったり、或いは入力信号レ
ベルが大きいとき（フルビットに近いとき）に分解能が
低くなるという問題があった。
力したデジタル信号のビット数を少なく変換するデジタ
ル信号処理装置では、下位ビットの切り捨てによってダ
イナミックレンジが少なくなったり、或いは入力信号レ
ベルが大きいとき（フルビットに近いとき）に分解能が
低くなるという問題があった。
【００１１】そこで、本発明はこのような問題に鑑み、
入力したデジタル信号のビット数を少なく変換する場合
に、ダイナミックレンジの損失を少なくし、かつ入力信
号レベルが大きいとき（フルビットに近いとき）に分解
能の低下を少なくすることができるデジタル信号処理装
置を提供することを目的とするものである。
入力したデジタル信号のビット数を少なく変換する場合
に、ダイナミックレンジの損失を少なくし、かつ入力信
号レベルが大きいとき（フルビットに近いとき）に分解
能の低下を少なくすることができるデジタル信号処理装
置を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】本発明によるデジタル信
号処理装置は、入力したデジタル信号を固定小数点方式
または浮動小数点方式によってビット数を少なくするよ
う変換するビット変換手段と、前記の入力したデジタル
信号の信号レベルを検出する信号レベル検出手段と、こ
の信号レベル検出手段の検出結果に基づき、前記ビット
変換手段において固定小数点方式か浮動小数点方式かの
どちらで変換するかを切り換えるための固定小数点・浮
動小数点切り換え手段と、この固定小数点・浮動小数点
切り換え手段によって前記ビット変換回路が浮動小数点
方式で変換するように切り換えられた場合に、入力デジ
タル信号のレベルに応じた指数部を生成して前記ビット
変換手段に出力するための指数部生成手段とを具備した
ものである。
号処理装置は、入力したデジタル信号を固定小数点方式
または浮動小数点方式によってビット数を少なくするよ
う変換するビット変換手段と、前記の入力したデジタル
信号の信号レベルを検出する信号レベル検出手段と、こ
の信号レベル検出手段の検出結果に基づき、前記ビット
変換手段において固定小数点方式か浮動小数点方式かの
どちらで変換するかを切り換えるための固定小数点・浮
動小数点切り換え手段と、この固定小数点・浮動小数点
切り換え手段によって前記ビット変換回路が浮動小数点
方式で変換するように切り換えられた場合に、入力デジ
タル信号のレベルに応じた指数部を生成して前記ビット
変換手段に出力するための指数部生成手段とを具備した
ものである。
【００１３】
【作用】上記の構成によれば、入力したデジタル信号の
ビット数を少なく変換する場合に、固定小数点方式と浮
動小数点方式による変換を入力信号レベルに応じて切り
換えることにより、ダイナミックレンジの損失を少なく
し、かつ入力信号レベルが大きいとき（フルビットに近
いとき）の分解能の低下を少なくすることができる。具
体的には、入力信号レベルが所定値以上のときには固定
小数点方式に切り換え、入力信号レベルが所定値より小
さいきには浮動小数点方式に切り換えることにより、実
現される。
ビット数を少なく変換する場合に、固定小数点方式と浮
動小数点方式による変換を入力信号レベルに応じて切り
換えることにより、ダイナミックレンジの損失を少なく
し、かつ入力信号レベルが大きいとき（フルビットに近
いとき）の分解能の低下を少なくすることができる。具
体的には、入力信号レベルが所定値以上のときには固定
小数点方式に切り換え、入力信号レベルが所定値より小
さいきには浮動小数点方式に切り換えることにより、実
現される。
【００１４】
【実施例】実施例について図面を参照して説明する。図
１は本発明の一実施例のデジタル信号処理装置を示すブ
ロック図である。
１は本発明の一実施例のデジタル信号処理装置を示すブ
ロック図である。
【００１５】図１において、入力端子１に入力されたデ
ジタル信号はビット変換回路２に入力する一方最大ビッ
ト検出回路３に入力する。最大ビット検出回路３では、
入力したデジタル信号の信号レベル（最大ビットＭＳ
Ｂ）の検出を行い、その検出結果を固定・浮動小数点切
換回路４に出力する。
ジタル信号はビット変換回路２に入力する一方最大ビッ
ト検出回路３に入力する。最大ビット検出回路３では、
入力したデジタル信号の信号レベル（最大ビットＭＳ
Ｂ）の検出を行い、その検出結果を固定・浮動小数点切
換回路４に出力する。
【００１６】固定・浮動小数点切換回路４は、最大ビッ
ト検出回路２３から導出された検出信号に応じてビット
変換回路２におけるビット変換を固定小数点方式による
変換（ビットシフトのみによる変換）にするか、または
仮数部，指数部にそれぞれ任意のビット数を割り当てる
浮動小数点方式による変換にするかを決定して、その情
報を指数部生成回路５とビット変換回路２とに出力する
と共に、指数部生成回路５には指数部生成に必要なデー
タも併せて出力する。
ト検出回路２３から導出された検出信号に応じてビット
変換回路２におけるビット変換を固定小数点方式による
変換（ビットシフトのみによる変換）にするか、または
仮数部，指数部にそれぞれ任意のビット数を割り当てる
浮動小数点方式による変換にするかを決定して、その情
報を指数部生成回路５とビット変換回路２とに出力する
と共に、指数部生成回路５には指数部生成に必要なデー
タも併せて出力する。
【００１７】指数部生成回路２４は、固定・浮動小数点
切換回路４から導出された情報により、浮動小数点方式
によるビット変換である場合には、入力デジタル信号の
レベルに応じた指数部を生成してビット変換回路２に出
力する。
切換回路４から導出された情報により、浮動小数点方式
によるビット変換である場合には、入力デジタル信号の
レベルに応じた指数部を生成してビット変換回路２に出
力する。
【００１８】ビット変換回路２は固定小数点方式による
ビットシフト変換と浮動小数点方式によるビット変換と
を切り換えて実行するもので、固定・浮動小数点切換回
路４から導出された情報により、固定小数点方式の変換
の場合には、入力信号のビットシフトを行い、かつ固定
・浮動小数点認識ビット（１ビット）と併せてビット変
換を行い出力する。一方、固定・浮動小数点切換回路４
から導出された情報により、浮動小数点方式の変換の場
合には、入力信号のビットシフトを行い仮数部に割り当
て、指数部生成回路５から導出された指数部の値と併せ
ると共に、固定・浮動小数点認識ビット（１ビット）と
併せてビット変換を行い出力する。
ビットシフト変換と浮動小数点方式によるビット変換と
を切り換えて実行するもので、固定・浮動小数点切換回
路４から導出された情報により、固定小数点方式の変換
の場合には、入力信号のビットシフトを行い、かつ固定
・浮動小数点認識ビット（１ビット）と併せてビット変
換を行い出力する。一方、固定・浮動小数点切換回路４
から導出された情報により、浮動小数点方式の変換の場
合には、入力信号のビットシフトを行い仮数部に割り当
て、指数部生成回路５から導出された指数部の値と併せ
ると共に、固定・浮動小数点認識ビット（１ビット）と
併せてビット変換を行い出力する。
【００１９】具体例として、１６ビットの入力信号を８
ビットに変換して出力する場合を、図２で説明する。
ビットに変換して出力する場合を、図２で説明する。
【００２０】固定・浮動小数点認識ビット（１ビット）
を最上位ビットに割り付け、固定小数点方式による変換
の場合には図２(a) に示すように７ビットの固定小数点
方式による変換を行い、浮動小数点方式の変換の場合に
は図２(b) に示すように仮数部に４ビット、指数部に３
ビット割り当てた７ビットの浮動小数点方式の変換をす
る。
を最上位ビットに割り付け、固定小数点方式による変換
の場合には図２(a) に示すように７ビットの固定小数点
方式による変換を行い、浮動小数点方式の変換の場合に
は図２(b) に示すように仮数部に４ビット、指数部に３
ビット割り当てた７ビットの浮動小数点方式の変換をす
る。
【００２１】例えば、１６進でＦＦＦＦ〜２０００（実
際には２の補数表示で７ＦＦＦ〜１０００又は８０００
〜ＥＦＦＦとし、最大ビットＭＳＢを”０”又は”１”
となるようにして、最大ビットＭＳＢの検出を可能とし
ている）の値の入力に対しては、７ビットの固定小数点
方式による変換を行い、７ビットの分解能を得ることが
でき、図６の構成と比較して損失が少ない。そして、Ｆ
ＦＦＦ〜２０００（２の補数表示では７ＦＦＦ〜１００
０又は８０００〜ＥＦＦＦ）より小さい値の入力に対し
ては、仮数部に４ビット、指数部に３ビット割り当てた
７ビットの浮動小数点方式の変換をするとすれば、指数
部については最大指数が１１１即ちビットシフト換算７
ビット分となるから、ダイナミックレンジは４＋７＝１
１ビット相当になり、約３０ｄＢ少なくなるので、図４
の構成と比較すると損失が少ない。
際には２の補数表示で７ＦＦＦ〜１０００又は８０００
〜ＥＦＦＦとし、最大ビットＭＳＢを”０”又は”１”
となるようにして、最大ビットＭＳＢの検出を可能とし
ている）の値の入力に対しては、７ビットの固定小数点
方式による変換を行い、７ビットの分解能を得ることが
でき、図６の構成と比較して損失が少ない。そして、Ｆ
ＦＦＦ〜２０００（２の補数表示では７ＦＦＦ〜１００
０又は８０００〜ＥＦＦＦ）より小さい値の入力に対し
ては、仮数部に４ビット、指数部に３ビット割り当てた
７ビットの浮動小数点方式の変換をするとすれば、指数
部については最大指数が１１１即ちビットシフト換算７
ビット分となるから、ダイナミックレンジは４＋７＝１
１ビット相当になり、約３０ｄＢ少なくなるので、図４
の構成と比較すると損失が少ない。
【００２２】また、例えば１６進でＦＦＦＦ〜１０００
（２の補数表示では７ＦＦＦ〜０８００又は８０００〜
Ｆ７ＦＦ）の値の入力に対しては、７ビットの固定小数
点方式による変換を行い、７ビットの分解能を得ること
ができ、図６の構成と比較して損失が少ない。そして、
ＦＦＦＦ〜１０００（２の補数表示では７ＦＦＦ〜０８
００又は８０００〜Ｆ７ＦＦ）より小さい値の入力に対
しては、仮数部に４ビット、指数部に３ビット割り当て
た７ビットの浮動小数点方式の変換をするとすれば、ダ
イナミックレンジは１２ビット相当になり、約２４ｄＢ
少なくなるので、図４の構成と比較すると損失が少な
い。
（２の補数表示では７ＦＦＦ〜０８００又は８０００〜
Ｆ７ＦＦ）の値の入力に対しては、７ビットの固定小数
点方式による変換を行い、７ビットの分解能を得ること
ができ、図６の構成と比較して損失が少ない。そして、
ＦＦＦＦ〜１０００（２の補数表示では７ＦＦＦ〜０８
００又は８０００〜Ｆ７ＦＦ）より小さい値の入力に対
しては、仮数部に４ビット、指数部に３ビット割り当て
た７ビットの浮動小数点方式の変換をするとすれば、ダ
イナミックレンジは１２ビット相当になり、約２４ｄＢ
少なくなるので、図４の構成と比較すると損失が少な
い。
【００２３】図３に、実際の信号値について本発明の実
施例の方式を従来例の方式と比較したものを示す。
施例の方式を従来例の方式と比較したものを示す。
【００２４】図３において、信号値１〜０に１６進数Ｆ
ＦＦＦ〜００００を対応させた場合、信号値１〜１／８
は前記の１６進数ＦＦＦＦ〜２０００に対応し、信号値
１〜１／１６は前記の１６進数ＦＦＦＦ〜１０００に対
応する。図４に示した従来の８ビットの固定小数点方式
による変換では、信号値１〜１／２５６に対しては８ビ
ットとなり、信号値１／２５６〜０に対しては下位ビッ
ト切り捨てによって変換不能である。また、図６に示し
た従来の８ビット（仮数部５ビット、指数部３ビット）
の浮動小数点方式による変換では、信号値１〜１／２で
は５ビット、信号値１／２〜１／４では６ビット、……
…、信号値１／２５６〜０では１２ビットとなる。
ＦＦＦ〜００００を対応させた場合、信号値１〜１／８
は前記の１６進数ＦＦＦＦ〜２０００に対応し、信号値
１〜１／１６は前記の１６進数ＦＦＦＦ〜１０００に対
応する。図４に示した従来の８ビットの固定小数点方式
による変換では、信号値１〜１／２５６に対しては８ビ
ットとなり、信号値１／２５６〜０に対しては下位ビッ
ト切り捨てによって変換不能である。また、図６に示し
た従来の８ビット（仮数部５ビット、指数部３ビット）
の浮動小数点方式による変換では、信号値１〜１／２で
は５ビット、信号値１／２〜１／４では６ビット、……
…、信号値１／２５６〜０では１２ビットとなる。
【００２５】これに対して、図１の本発明による固定小
数点と浮動小数点を切り換える方式では、第１の例とし
て、信号値１〜１／８（即ち、１６進数ＦＦＦＦ〜２０
００）では７ビットの固定小数点方式による変換とな
り、これより小さい信号値１／８〜０では７ビット（仮
数部４ビット、指数部３ビット）の浮動小数点方式によ
る変換となり、各信号値に応じて８ビット〜１１ビット
となる。また、第２の例として、信号値１〜１／１６
（即ち、１６進数ＦＦＦＦ〜１０００）では７ビットの
固定小数点方式による変換となり、これより小さい信号
値１／１６〜０では７ビット（仮数部４ビット、指数部
３ビット）の浮動小数点方式による変換となり、各信号
値に応じて８ビット〜１２ビットとなる。
数点と浮動小数点を切り換える方式では、第１の例とし
て、信号値１〜１／８（即ち、１６進数ＦＦＦＦ〜２０
００）では７ビットの固定小数点方式による変換とな
り、これより小さい信号値１／８〜０では７ビット（仮
数部４ビット、指数部３ビット）の浮動小数点方式によ
る変換となり、各信号値に応じて８ビット〜１１ビット
となる。また、第２の例として、信号値１〜１／１６
（即ち、１６進数ＦＦＦＦ〜１０００）では７ビットの
固定小数点方式による変換となり、これより小さい信号
値１／１６〜０では７ビット（仮数部４ビット、指数部
３ビット）の浮動小数点方式による変換となり、各信号
値に応じて８ビット〜１２ビットとなる。
【００２６】従って、上記本発明の実施例の構成によれ
ば、入力したデジタル信号のビット数を少なく変換する
場合に、固定小数点方式と浮動小数点方式による変換を
入力信号レベルに応じて切り換えることにより、ダイナ
ミックレンジの損失を少なくし、かつ入力信号レベルが
大きいとき（フルビットに近いとき）の分解能の低下を
少なくすることができる。
ば、入力したデジタル信号のビット数を少なく変換する
場合に、固定小数点方式と浮動小数点方式による変換を
入力信号レベルに応じて切り換えることにより、ダイナ
ミックレンジの損失を少なくし、かつ入力信号レベルが
大きいとき（フルビットに近いとき）の分解能の低下を
少なくすることができる。
【００２７】
【発明の効果】以上述べたように本発明によれば、入力
したデジタル信号のビット数を少なく変換する場合に、
固定小数点方式と浮動小数点方式による変換を入力信号
レベルに応じて切り換えることにより、ダイナミックレ
ンジの損失を少なくし、かつ入力信号レベルが大きいと
き（フルビットに近いとき）の分解能の低下を少なくす
ることができるという極めて有効なデジタル信号処理を
行うことができる。
したデジタル信号のビット数を少なく変換する場合に、
固定小数点方式と浮動小数点方式による変換を入力信号
レベルに応じて切り換えることにより、ダイナミックレ
ンジの損失を少なくし、かつ入力信号レベルが大きいと
き（フルビットに近いとき）の分解能の低下を少なくす
ることができるという極めて有効なデジタル信号処理を
行うことができる。
【図１】本発明の一実施例のデジタル信号処理装置を示
すブロック図。
すブロック図。
【図２】図１におけるビット変換方法を説明する図。
【図３】本発明の実施例と従来例との作用効果を比較す
る図。
る図。
【図４】従来のデジタル信号処理装置の一例を示すブロ
ック図。
ック図。
【図５】図４におけるビット変換方法を説明する図。
【図６】他の従来例のデジタル信号処理装置を示すブロ
ック図。
ック図。
【図７】図５におけるビット変換方法を説明する図。
１…デジタル信号入力端子 ２…ビット変換回路 ３…最大ビット検出回路（信号レベル検出手段） ４…固定・浮動小数点切換回路 ５…指数部生成回路 ６…デジタル信号出力端子
Claims (1)
- 【請求項１】入力したデジタル信号を固定小数点方式ま
たは浮動小数点方式によってビット数を少なくするよう
変換するビット変換手段と、 前記の入力したデジタル信号の信号レベルを検出する信
号レベル検出手段と、 この信号レベル検出手段の検出結果に基づき、前記ビッ
ト変換手段において固定小数点方式か浮動小数点方式か
のどちらで変換するかを切り換えるための固定小数点・
浮動小数点切り換え手段と、 この固定小数点・浮動小数点切り換え手段によって前記
ビット変換回路が浮動小数点方式で変換するように切り
換えられた場合に、入力デジタル信号のレベルに応じた
指数部を生成して前記ビット変換手段に出力するための
指数部生成手段とを具備したことを特徴とするデジタル
信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230143A JPH0784755A (ja) | 1993-09-16 | 1993-09-16 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230143A JPH0784755A (ja) | 1993-09-16 | 1993-09-16 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784755A true JPH0784755A (ja) | 1995-03-31 |
Family
ID=16903266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5230143A Pending JPH0784755A (ja) | 1993-09-16 | 1993-09-16 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784755A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002271207A (ja) * | 2001-03-13 | 2002-09-20 | Asahi Kasei Microsystems Kk | データ変換装置およびデータ圧縮装置およびデータ伸長装置 |
| US7263539B2 (en) | 2000-11-13 | 2007-08-28 | Nec Electronics Corporation | Circuit and method for generating fixed point data with reduced circuit scale |
| JP2023050192A (ja) * | 2021-09-29 | 2023-04-10 | 敦 黒川 | 情報処理装置、プログラム、データ構造、及び情報処理方法 |
-
1993
- 1993-09-16 JP JP5230143A patent/JPH0784755A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263539B2 (en) | 2000-11-13 | 2007-08-28 | Nec Electronics Corporation | Circuit and method for generating fixed point data with reduced circuit scale |
| JP2002271207A (ja) * | 2001-03-13 | 2002-09-20 | Asahi Kasei Microsystems Kk | データ変換装置およびデータ圧縮装置およびデータ伸長装置 |
| JP4575609B2 (ja) * | 2001-03-13 | 2010-11-04 | 旭化成エレクトロニクス株式会社 | データ変換装置 |
| JP2023050192A (ja) * | 2021-09-29 | 2023-04-10 | 敦 黒川 | 情報処理装置、プログラム、データ構造、及び情報処理方法 |
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