JPH0783277B2 - Original representation format conversion circuit on Galois field - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル処理回路に関し、特にその符号化・復
号回路において用いられるガロア体（galois体：加減乗
除の四則演算が行える元の集合で元の数が有限であるも
の。通常、ｑを元の数としてGF（ｑ）で表わす。）上の
元の指数・ベクトル変換回路に関する。Description: TECHNICAL FIELD The present invention relates to a digital processing circuit, and particularly to a Galois field used in an encoding / decoding circuit, which is an original set capable of performing four arithmetic operations of addition, subtraction, multiplication and division. A finite number, usually represented by GF (q) where q is the original number).

〔従来技術〕[Prior art]

従来、ガロア体上の元の指数・ベクトル変換は処理が非
常に複雑であるので、指数・ベクトル変換回路としては
ROM（リードオンメモリー）に指数−ベクトル対応テー
ブルを生成しておきそれにより変換処理を行なうのが通
常であった。Conventionally, the processing of the original exponent-vector conversion on the Galois field is very complicated, so as an exponent-vector conversion circuit,
It is usual to generate an index-vector correspondence table in ROM (read-on memory) and then perform the conversion process.

〔従来技術の問題点〕[Problems of conventional technology]

しかしながらROMは回路構成が大きいので回路構成の簡
略化には不適であった。このためROMに変わる簡単で回
路量の小さい指数・ベクトル変換回路が望まれていた。However, since the ROM has a large circuit configuration, it is not suitable for simplifying the circuit configuration. Therefore, an exponent-vector conversion circuit that can be easily replaced with a ROM and has a small circuit amount has been desired.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、ROMを用いず、ゲート回路及び乗算回路によ
ってガロア体上の元の指数・ベクトル変換を行なう簡単
な回路の指数・ベクトル変換回路を提供することを目的
とする。It is an object of the present invention to provide an exponent / vector conversion circuit which is a simple circuit for performing original exponent / vector conversion on a Galois field by a gate circuit and a multiplication circuit without using a ROM.

かかる目的を達成するために、本発明では、αを原始元
とするガロア体GF（2^m）上の任意の元α^ｎについて、指
数表現をｎ＝2^m-1・N_m-1＋2^m-2・N_m-2＋・・・＋２・N₁
＋N₀とするとき、入力されるN_i（ｉ＝0,1,・・・,m−
１）が１のときにαの2ⁱ乗を出力し、０のときに１を出
力する論理回路手段と、記憶手段と、該記憶手段の記憶
内容と前記論理回路手段からの出力とを乗算する乗算手
段と、該乗算手段の乗算結果を前記記憶手段に更新記憶
するように制御する制御手段とを具える。In order to achieve such an object, according to the present invention, an arbitrary element α ⁿ on a Galois field GF (2 ^m ) having α as a primitive element has an exponential expression of n = 2 ^m-1 · N _m-1 +2 ^{m. -2}・ N _m-2 ＋ ・ ・ ・ ＋2 ・ N ₁
+ N ₀ , the input N _i (i = 0,1, ..., m−
When 1) is 1, α 2 ⁱ is output, and when it is 0, 1 is output. Logic circuit means, storage means, the storage content of the storage means and the output from the logic circuit means are multiplied. And a control means for controlling so as to update and store the multiplication result of the multiplication means in the storage means.

〔実施例〕〔Example〕

以下、本発明の実施例について説明する。 Examples of the present invention will be described below.

指数・ベクトル変換回路においては指数ｎはバイナリで
入力され、次のように表される。それからα^ｎを生成す
るために次のように分解される。In the exponent / vector conversion circuit, the exponent n is input in binary and expressed as follows. It is then decomposed to produce α ⁿ as follows.

ｎ＝N7・128＋N6・64＋N5・32 ＋N4・16＋N3・８＋N2・４＋N1・２＋N0・１ α^ｎ＝α^N7・128・α^N6・64・α^N5・32・α^N4・16 ・α^N3・８・α^N2・４・α^N1・２・α^N0 従って、Ni（ｉ＝０・・・７）が１のときα^{2^i}を出力
し、０のとき１を出力する回路を構成し、その出力を順
次乗じていけばよい。そのブロック図を第１図に示し、
その動作タイミングを第２図に示す。符号長ｎのバイナ
リー表現がN0→N7の順で送られてきたときバスラインＹ
にはα^N0→α^N7・128が出力され乗算回路２に送られ
る。乗算回路２の出力Ｚからは順次α^N0〜α^N7・128を
乗じた出力が出力される。その出力をレジスタ３にとり
こみ、乗算回路２のもう一つの入力端子Ｘに出力する。
ただし、Ｘには、最初Ｙがα^N0を出力した時１を出力す
るようにレジスタの内容をセツトしておく。α^N7・128
が出力されたときα^ｎが生成される。n = N7 ・ 128 ＋ N6 ・ 64 ＋ N5 ・ 32 ＋ N4 ・ 16 ＋ N3 ・ 8 ＋ N2 ・ 4 ＋ N1 ・ 2 + N0 ・ 1 α ⁿ = α ^{N7 ・ 128}・ α ^{N6 ・ 64}・ α ^{N5 ・ 32}・ α ^{N4 ・ 16}・ α ^{N3 ・ 8}・ α ^{N2・ 4}・ α ^{N1 ・ 2}・ α ^N0 Therefore, a circuit that outputs α ^{2 ^ i} when Ni (i = 0 ... 7) is 1 and outputs 1 when Ni is 0, and outputs it sequentially Just multiply it. The block diagram is shown in FIG.
The operation timing is shown in FIG. When the binary representation of code length n is sent in the order of N0 → N7 Bus line Y
Α ^N0 → α ^{N7 · 128} is output to and is sent to the multiplication circuit 2. From the output Z of the multiplication circuit 2, an output obtained by sequentially multiplying by α ^{N0 to} α ^{N7 · 128} is output. The output is taken into the register 3 and output to the other input terminal X of the multiplication circuit 2.
However, the contents of the register are set in X so that 1 is output when Y Y first outputs α ^N0 . α ^{N7 ・ 128}
Is output, α ⁿ is generated.

HCKは、N0〜N7が出力されている間図示しないクロツク
発振器から出力されているクロツクパルスである。HCK is a clock pulse output from a clock oscillator (not shown) while N0 to N7 are output.

ここでN0〜N7に従ってα^N0〜^N7・128を出力する指数／
ベクトル回路１の構成を第３図に示す。Here, the index that outputs α ^N0 to ^{N7 · 128} according to ^N0 to ^N7 /
The configuration of the vector circuit 1 is shown in FIG.

この回路は従来はROMによって生成されていたが本実施
例ではゲート回路によって構成してある。尚、第３図に
おいて▲［＋］▼はExclusive OR（排他的論理和）回
路、 はバスラインを示す。第３図の回路は既約多項式がｐ
（ｘ）＝x⁸＋x⁴＋x³＋x²＋１の場合においてNi＝１（ｉ
＝０→７）のとき順次α＝（01000000），α^２＝（0010
0000），α^４＝（00001000），α^８＝（10111000），α
¹⁶＝（00110010），α³²＝（10111001），α⁶⁴＝（1111
1010），α¹²⁸＝（10100001）を出力し、Ni＝０のとき
１を出力するゲート回路構成になっている。This circuit was conventionally generated by a ROM, but in this embodiment it is constituted by a gate circuit. In FIG. 3, ▲ [+] ▼ is an Exclusive OR circuit, Indicates a bus line. In the circuit of FIG. 3, the irreducible polynomial is p
^{(X) = x 8 + x} 4 + x 3 + in the case of x ² +1 Ni = 1 (i
When = 0 → 7) α = (01000000), α ² = (0010
0000), α ⁴ = (00001000), α ⁸ = (10111000), α
¹⁶ = (00110010), α ³² = (10111001), α ⁶⁴ = (1111
1010), α ¹²⁸ = (10100001), and outputs 1 when Ni = 0.

以上の構成によって、指数表現ｎから、ベクトル表現α
^ｎへの変換を簡略化されたゲート回路と乗算回路によっ
て行なうことができる。With the above configuration, from the exponent expression n to the vector expression α
The conversion to ⁿ can be performed by a simplified gate circuit and multiplication circuit.

第１図の例ではα^ｎ生成までにN0〜N7をシリアルに出力
するために８クロツク入力必要であるが、クロツク入力
数を少なくしたい場合N0〜N7をパラレルに出力し、乗算
回路をそれに応じて複数もつことによってクロツク入力
にすることもできる。その場合回路量が多少本実施例よ
り多くなる。In the example of FIG. 1, 8 clock inputs are required to serially output N0 to N7 until α ^{n is} generated. However, if you want to reduce the number of clock inputs, N0 to N7 are output in parallel and the multiplication circuit responds accordingly. It is also possible to make a clock input by having multiple clocks. In that case, the circuit amount is somewhat larger than that of this embodiment.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明によれば、ガロア体上の元
の指数表現からベクトル表現への変換を、演算により実
現するようにしたので、両表現を対応させたテーブルを
利用する場合に比して、小さな回路規模で、この変換を
行うことができるという効果がある。As described above, according to the present invention, since the conversion from the original exponential expression on the Galois field to the vector expression is realized by the operation, it is possible to compare with the case where the table in which both expressions are associated is used. Then, there is an effect that this conversion can be performed with a small circuit scale.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の実施例に係る指数・ベクトル変換回路
のブロツク図、第２図は第１図のブロツク図の動作タイ
ミングチヤート、第３図は指数／ベクトル回路の構成を
示す図である。 １……指数／ベクトル回路 ２……乗算回路 ３……レジスタFIG. 1 is a block diagram of an exponent / vector conversion circuit according to an embodiment of the present invention, FIG. 2 is an operation timing chart of the block diagram of FIG. 1, and FIG. 3 is a diagram showing a structure of an exponent / vector circuit. . 1 ... Exponent / vector circuit 2 ... Multiplication circuit 3 ... Register

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】αを原始元とするガロア体GF（2^m）上の任
意の元α^ｎについて、指数表現を ｎ＝2^m-1・N_m-1＋2^m-2・N_m-2＋・・・＋２・N₁＋N₀ とするとき、入力されるN_i（ｉ＝0,1,・・・,m−１）が
１のときにαの2ⁱ乗を出力し、０のときに１を出力する
論理回路手段と、 記憶手段と、 該記憶手段の記憶内容と前記論理回路手段からの出力と
を乗算する乗算手段と、 該乗算手段の乗算結果を前記記憶手段に更新記憶するよ
うに制御する制御手段とを具え、前記論理回路手段にN_i
（ｉ＝0,1,・・・,m−１）を順次入力して、前記元α^ｎ
のベクトル表現を生成することを特徴とするガロア体上
の元の表現形式変換回路。1. An exponential expression for an arbitrary element α ⁿ on a Galois field GF (2 ^m ) with α as a primitive element is expressed as n = 2 ^m-1 · N _m-1 +2 ^m-2 · N _m-2. + ... + 2 · N ₁ + N ₀ , when the input N _i (i = 0,1, ..., m−1) is 1, α 2 ⁱ is output and 0 Sometimes a logic circuit means for outputting 1; a storage means; a multiplication means for multiplying the stored contents of the storage means by the output from the logic circuit means; and a multiplication result of the multiplication means updated and stored in the storage means. and control means for controlling to, N _i to the logic circuit means
(I = 0,1, ..., m-1) are sequentially input, and the element α ⁿ
An original representation format conversion circuit on a Galois field characterized by generating a vector representation of.