JPH01233520A - High cardinal number irreparable type dividing device - Google Patents
High cardinal number irreparable type dividing deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔概要〕
計算機の除算命令（ＤＩＶＩＤＥ命令）を処理する除算
装置であって１部分商予測値に基づいて１サイクルでｎ
ビットの商を得る高基数非回復型除算装置に関し。[Detailed Description of the Invention] [Summary] A division device that processes a division instruction (DIVIDE instruction) of a computer, and which processes n in one cycle based on a one-partial quotient predicted value.
Concerning a high-radix non-recoverable divider for obtaining bit quotients.
除数、被除数の保持時間を少なくシ、演算時間を短縮す
ると共に、演算器の数も減少できるようにすることを目
的とし。The purpose of the present invention is to reduce the holding time of the divisor and dividend, thereby shortening the calculation time and reducing the number of calculation units.
部分剰余レジスタと除数レジスタの前段に被除数の値と
除数の値とから最初の部分商予測値を出力する第２の商
予測回路と、該第２の商予測回路の出力および部分商予
測回路の出力の一方を選択する手段とを備えるように構
成する。A second quotient prediction circuit that outputs a first partial quotient predicted value from the dividend value and the divisor value before the partial remainder register and the divisor register, and an output of the second quotient prediction circuit and a partial quotient prediction circuit. and means for selecting one of the outputs.
本発明は、汎用スカラ計算機やベクトル計算機などにお
ける除算命令（Ｄ［ＶＩＤＥ命令）を処理する除算装置
であって、特に１部分商予測値に基づいて１サイクルで
れピントの商を得る高基数非回復型除算装置に関する。The present invention is a division device for processing a division instruction (D[VIDE instruction) in a general-purpose scalar computer, a vector computer, etc. This invention relates to a recovery type division device.
第５図は従来の除算演算器の例、第６図は従来方式の例
、第７図は従来方式のタイムチャートを示す。FIG. 5 shows an example of a conventional division arithmetic unit, FIG. 6 shows an example of the conventional system, and FIG. 7 shows a time chart of the conventional system.
部分商予測値に基づいて、１サイクルでｎビットの商を
得る高基数非回復型除算装置の演ｎ器は。The n unit of a high radix non-recoverable division device obtains an n-bit quotient in one cycle based on the predicted partial quotient value.
従来、第５図に示すように構成されている。Conventionally, the configuration is as shown in FIG.
入力データの除数りは、除数レジスタ（ＤＳＲ）にセッ
トされ、被除数Ｎは１部分剰余レジスタ（ＰＲ）にセン
トされる。倍数発生回路（ＭＵＬＴ）は、除数レジスタ
（ＤＳＲ）から入力された除数と１部分商予測回路（Ｑ
Ｐ）からの部分商予測値とにより、除数りの±ｍ倍（ｍ
は整数）の値を作成する回路である。The divisor of the input data is set in the divisor register (DSR), and the dividend N is placed in the 1 partial remainder register (PR). The multiple generation circuit (MULT) uses the divisor input from the divisor register (DSR) and the partial quotient prediction circuit (Q
P) and the predicted partial quotient value from ±m times the divisor (m
is an integer).
加算回路（ＡＤＤＥＲ）は９倍数発生回路（ＭＵＬＴ）
の出力と、被除数との差を演算する。ここでは、高速化
のため、上位ビット部分と下位ビット部分とを別に加１
γするようになっている。The addition circuit (ADDER) is a 9-fold generation circuit (MULT)
Calculate the difference between the output of and the dividend. Here, to increase speed, the upper bit part and lower bit part are added separately.
γ.
部分商予測回路（ＱＰ）は、加算回路出力と除数とを用
いて、デコードテーブルを参照することなどにより１次
のサイクルで使用する部分商予測値を求める回路である
。倍数発生回路（ＭＵＬＴ）は、この部分子ａｌｌ値に
基づいて１次の部分商を求めるための乗算を行う。部分
商発生回路（ＱＧ）は、商の補正を行い正しい部分商を
作成する回路である。The partial quotient prediction circuit (QP) is a circuit that uses the adder circuit output and the divisor to obtain a partial quotient predicted value to be used in the first cycle by referring to a decoding table or the like. The multiple generation circuit (MULT) performs multiplication to obtain a first-order partial quotient based on this partial molecule all value. A partial quotient generating circuit (QG) is a circuit that corrects the quotient and creates a correct partial quotient.
この除算装置は３部分剰余レジスタ（ＰＲ）に設定され
たｉ番目の部分剰余をＰ８２倍数発生回路（ＭＯＬＴ）
が使用するｉ番目の部分商予測値をｄ、とすると、加算
回路（ＡＤＤＥＲ）により。This division device converts the i-th partial remainder set in the 3 partial remainder register (PR) into the P82 multiple generation circuit (MOLT).
Let d be the i-th partial quotient predicted value used by the adder circuit (ADDER).
Ｐ＋。＋ ＝ Ｐ ｉ Ｄ Ｘ ｄ ｉを計算するこ
とにより、各サイクルでｄ、を求めるようになっている
。なお、加算回路（Ａ Ｄ Ｄ ＥＲ）の出力である部
分剰余が、負の数になることもあり、この場合９部分商
発生回路（ＱＧ）によって結果を補正する。P+. By calculating +=P i D X d i, d is determined in each cycle. Note that the partial remainder that is the output of the adder circuit (ADDER) may be a negative number, and in this case, the result is corrected by the 9 partial quotient generating circuit (QG).
従来方式では、除数、被除数がセットされた後の最初の
サイクルでは１部分商予測値が不明であるため、これを
Ｏとして演算し、１サイクル空回りさせ、それによって
、実質的に最初の部分商予測値を得るようになっている
。In the conventional method, since the predicted value of one partial quotient is unknown in the first cycle after the divisor and dividend are set, this is calculated as O and one cycle is idle, thereby effectively calculating the first partial quotient. It is now possible to obtain predicted values.
第６図は、第５図に示す除算演算器を複数個設けて、連
続的に入力されるヘクトルデータをパイプライン動作で
処理する従来方式の例を示している。第６図において、
ＤＩＶＯ，ＤＩＶＩ、・・・。FIG. 6 shows an example of a conventional system in which a plurality of division arithmetic units shown in FIG. 5 are provided to process continuously input hector data by pipeline operation. In Figure 6,
DIVO, DIVI,...
ＤＩＶ５が、各々第５図に示す除算演算器に相当する。DIV5 corresponds to the division arithmetic unit shown in FIG. 5, respectively.
従来の除算演算器では、除数Ｄ８．被除数Ｎ８のデータ
がセントされたとき１部分商予測値は入力されないため
、最初の１τでは部分商は求められず１次のサイクルか
ら部分商が出力される。例えば、５６ビツトのデータで
、１τに４ビツトずつ商を求める場合、最初の部分予測
値を求めるのに１τと、除算に５６ビノト÷４ビット−
１４τの合計１５ｒの時間が必要となる。In the conventional division calculator, the divisor D8. Since no one partial quotient predicted value is input when the data of the dividend N8 is sent, the partial quotient is not calculated in the first 1τ and is output from the first cycle. For example, when calculating the quotient of 1τ by 4 bits with 56-bit data, 1τ is used to calculate the first partial prediction value, and 56 bits ÷ 4 bits is used for division.
A total of 15 r of time, ie, 14 τ, is required.
第６図に示すような装置で、除数り１．被除数Ｎ、が１
本のバスで送られてくる場合、先に入力される除数ＤＩ
は、被除数Ｎ、が用意されるまでにさらに１τ長く保持
される必要があるので、第５図に示す除数レジスタ（Ｄ
Ｓ Ｒ）に１６τ保持されていなければならない。Using an apparatus such as that shown in FIG. 6, the divisor 1. Dividend N is 1
If the book is sent by bus, the divisor DI is input first.
needs to be held for an additional 1τ before the dividend N is prepared, so the divisor register (D
SR) must be maintained at 16τ.
第７回に示す従来方式のタイムチャートのように、除数
Ｄｉｒ被除数Ｎ、のペアが、３τに１度送られてくると
すると、最初のＤ ｏ、 Ｎ ｏが第６図に示す除′！
：を演算器ＤＩＶＯにセットされた後、そのＤｏは除数
レジスタ（ＤＳＲ）に１６τ保持される。従って、除数
および被除数の組を、各除算演算器に入力させていった
場合に、６番目のデータＤｓ、Ｎｓがきたときには、ま
だ除算演算器ＤＩｖＯのレジスタが空きになっていない
。そのため。As shown in the conventional time chart shown in Part 7, if the pair of divisor Dir and dividend N is sent once every 3τ, then the first D o and No are divided by '!' as shown in Fig. 6.
After : is set in the arithmetic unit DIVO, its Do is held in the divisor register (DSR) for 16τ. Therefore, when a set of a divisor and a dividend are input to each division operation unit, when the sixth data Ds and Ns arrive, the register of the division operation unit DIvO is not yet empty. Therefore.
第６図に示すように、最低６個の除算演算器ＤＩ■０〜
ＤＩＶ５が必要であった。As shown in FIG. 6, at least six division operators DI■0~
DIV5 was required.
以上のように従来方式によれば、最初の部分商予測値を
出力するために、除数および被除数をしジスタに１サイ
クル余分に保持しておく必要があり、また１例えば第６
図に示すように、除算を連続的にパイプライン動作で処
理していく場合に。As described above, according to the conventional method, in order to output the first partial quotient predicted value, it is necessary to hold the divisor and dividend in the register for one extra cycle.
As shown in the figure, when divisions are processed sequentially in a pipeline operation.
除算演算器の個数が多く必要になるという問題があった
・
本発明は上記問題点の解決を図り、除数、被除数の保持
時間を少なくシ、演算時間を短縮すると共に、演算器の
数も減少できるようにすることを目的としている。There was a problem that a large number of division calculation units were required. The present invention aims to solve the above problem, and reduces the holding time of the divisor and dividend, shortens the calculation time, and reduces the number of calculation units. The purpose is to make it possible.
本発明では１例えば第１図に示すように、被除数Ｎがセ
ットされる部分剰余レジスタ１０と、除数りがセットさ
れる除数レジスタ１１の前段に。In the present invention, for example, as shown in FIG. 1, a partial remainder register 10 in which the dividend number N is set and a divisor register 11 in which the divisor value is set are provided.
第２の商予測回路２０を設ける。また、第２の商予測回
路２０の出力と部分商予測回路１４の出力のいずれかを
選択する選択回路２１を設ける。これにより、被除数お
よび除数が部分剰余レジスタ１０および除数レジスタ１
１上に用意されると同時に、第２の商予測回路２０によ
って、最初の部分商予測値が１部分商予測レジスタ２２
に用意されるようにする。A second quotient prediction circuit 20 is provided. Further, a selection circuit 21 is provided for selecting either the output of the second quotient prediction circuit 20 or the output of the partial quotient prediction circuit 14. This allows the dividend and divisor to be stored in partial remainder register 10 and divisor register 1.
At the same time, the first partial quotient prediction value is prepared on the 1 partial quotient prediction register 22 by the second quotient prediction circuit 20.
be prepared in advance.
従来方式によれば１倍数発生回路１２によって。 According to the conventional method, by the 1 multiple generation circuit 12.
除数レジスタ１１と部分商予測回路１４との値から、除
数の±ｍ倍（ｍは整数）の値を求める際に。When calculating a value ±m times the divisor (m is an integer) from the values of the divisor register 11 and the partial quotient prediction circuit 14.
最初の１サイクルは１部分商予測値が“Ｏ”で演算され
るのに対し２本発明によれば、最初の実質的な部分予測
値を、第２の商予測回路２０によって、あらかじめ求め
るので、最初の１サイクルの待ち時間を省き、演算サイ
クルを短縮することができるようになる。次のサイクル
からは１選択回路２１によって１部分商予測回路１４に
よる部分予測値が選択される。In the first cycle, the 1 partial quotient predicted value is calculated as “O”, but according to the present invention, the first substantial partial predicted value is calculated in advance by the second quotient prediction circuit 20. , the waiting time of the first cycle can be omitted and the calculation cycle can be shortened. From the next cycle onwards, the 1 selection circuit 21 selects the partial predicted value by the 1 partial quotient prediction circuit 14.
第１図は本発明の構成例、第２図は本発明を使用した装
置の実施例、第３図は第２図に示す前処理部の処理説明
図、第４図は本発明の実施例によるタイムチャートを示
す。FIG. 1 is a configuration example of the present invention, FIG. 2 is an example of an apparatus using the present invention, FIG. 3 is a processing explanatory diagram of the preprocessing section shown in FIG. 2, and FIG. 4 is an example of the present invention. A time chart is shown below.
第１図において、１０は部分剰余レジスタ（ＰＲ）、１
１は除数レジスタ（ＤＳＲ）、１２は倍数発生回路（Ｍ
ＵＬＴ）、１３は桁上げ先見回路を持つ加算回路、１４
は部分商予測回路（ＱＰ）。In FIG. 1, 10 is a partial remainder register (PR), 1
1 is the divisor register (DSR), 12 is the multiple generation circuit (M
ULT), 13 is an adder circuit with a carry look-ahead circuit, 14
is a partial quotient prediction circuit (QP).
１５は部分商発生回路（ＱＧ）、２０は第２の商予測回
路（ＱＰ２）、２１は選択回路、２２ば部分商予測レジ
スタ（ＱＰＲ）、Ｒ１ないしＲ４は値を一時的に保持す
るためのレジスタである。15 is a partial quotient generation circuit (QG), 20 is a second quotient prediction circuit (QP2), 21 is a selection circuit, 22 is a partial quotient prediction register (QPR), and R1 to R4 are for temporarily holding values. It is a register.
これらの部分剰余レジスタｌＯ１除数レジスタ１１、倍
数発生回路１２．加算回路１３（上位部分の加算を行う
アダー１３Ａと下位部分の加算を行うアダー１３Ｂから
なる）１部分商予測回路１４、部分商発生回路１５は、
第５図に示した従来例のものと同様である。These partial remainder registers lO1, divisor register 11, multiple generation circuit 12. The adding circuit 13 (consisting of an adder 13A that adds the upper part and an adder 13B that adds the lower part), the 1 partial quotient prediction circuit 14, and the partial quotient generating circuit 15,
This is similar to the conventional example shown in FIG.
除数りと被除数Ｎが、順次入力されると、それぞれ除数
レジスタ１１．部分剰余レジスタｌＯにセットされると
共に、第２の商予測回路２０に供・ 給され、第２の商
予測回路２０によって１部分商予測値が求められる。な
お、この第２の商予測回路２０は１部分商予測回路１４
と同様に構成されると考えてよい。被除数Ｎが絶対値表
現される場合、つまり正数として表されている場合にお
いては１部分商予測回路１４の符号ビットをなくして商
予測を行うようにした回路と等価である。When the divisor and dividend N are input sequentially, the divisor register 11. It is set in the partial remainder register IO and is also supplied to the second quotient prediction circuit 20, which calculates a 1 partial quotient prediction value. Note that this second quotient prediction circuit 20 is a partial quotient prediction circuit 14.
It can be considered that it is constructed in the same way. When the dividend N is expressed as an absolute value, that is, as a positive number, it is equivalent to a circuit that performs quotient prediction by eliminating the sign bit of the partial quotient prediction circuit 14.
演算開始時には３選択回路２１は、５ＴＡＲＴ信号によ
る選択信号によって、第２の商予測回路２０の出力を選
択し５部分商予測レジスタ２２に。At the start of calculation, the 3 selection circuit 21 selects the output of the second quotient prediction circuit 20 and stores it in the 5-part quotient prediction register 22 in response to the selection signal of the 5TART signal.
部分商予測値を出力する。従って、最初の１サイクルで
は３倍数発生回路１２は、除数レジスタ１１の値と、第
２の商予測回路２０の出力である部分予測値とを使用す
る。Output the partial quotient prediction value. Therefore, in the first cycle, the triple generation circuit 12 uses the value of the divisor register 11 and the partial predicted value that is the output of the second quotient prediction circuit 20.
以後の動作は、従来方式とほぼ同様であり、加算回路１
３によって１部分剰余レジスクｌＯの値から倍数発生回
路１２の出力を引くことにより。The subsequent operation is almost the same as the conventional method, and the adder circuit 1
By subtracting the output of the multiple generator circuit 12 from the value of the one-part remainder register lO by 3.
部分剰余を求める。その値は１部分剰余レジスタ１０に
戻される。すなわち９部分剰余レジスタ１０には、６４
算の最初に被除数Ｎが設定された後は。Find the partial remainder. The value is returned to the 1 partial remainder register 10. In other words, the 9 partial remainder register 10 contains 64
After the dividend N is set at the beginning of the calculation.
各演算サイクルごとに、新たな部分剰余が置数される。A new partial remainder is placed in each calculation cycle.
部分商予測回路１４は、加算回路１３の結果の上位ａビ
ットと、除数レジスタ１１の上位ｂビットとから１倍数
発生回路１２に対する制御信号となる部分商予測値を作
成する。The partial quotient prediction circuit 14 creates a partial quotient predicted value that becomes a control signal for the multiple generation circuit 12 from the high-order a bits of the result of the addition circuit 13 and the high-order b bits of the divisor register 11.
選択回路２１は、２回目のサイクルからは、第２の商予
測回路２０の出力ではなく２部分商予測回路１４の出力
をｉ！訳するので、以後１部分商予測回路１４の出力で
ある部分商予測値によって。From the second cycle, the selection circuit 21 uses the output of the two-part quotient prediction circuit 14 instead of the output of the second quotient prediction circuit 20 as i! Therefore, from now on, based on the partial quotient predicted value that is the output of the 1 partial quotient prediction circuit 14.
演算サイクルが繰り返されることになる。部分商発生回
路１５は、加算回路１３の出力である部分剰余が負数に
なった場合に、商の補正を行う回路である。The calculation cycle will be repeated. The partial quotient generating circuit 15 is a circuit that corrects the quotient when the partial remainder output from the adding circuit 13 becomes a negative number.
第２図は、連続的に入力されるベクトルデータの除算を
パイプライン動作で処理する本発明を使用した装置の例
を示している。機能的には、第６図に示した従来方式と
同様な装置である。FIG. 2 shows an example of an apparatus using the present invention that processes division of continuously input vector data by pipeline operation. Functionally, this device is similar to the conventional system shown in FIG.
第１図に示す第２の商予測回路２０は、前処理部３０内
に設けられる。従って、各除算演算器ＤＩＶＯ〜ＤＩＶ
４に共通に使用される。The second quotient prediction circuit 20 shown in FIG. 1 is provided within the preprocessing section 30. Therefore, each division operation unit DIVO to DIV
Commonly used in 4.
浮動小数点数値の除算を行う場合、前処理部３０は５次
のような処理を行う。When dividing floating-point numbers, the preprocessing unit 30 performs the following processing.
除数りについて１部分商予測値を求めるデコードテーブ
ルを節単にするために、除数りの仮数部の最上位ビット
が“１”になるように、左にビット・シフトする。被除
数Ｎについては、除数りと同じたけ左にシフトする。た
だし、商が１より太き（なるとき、すなわち、Ｄ＜Ｎに
なるときには。In order to simplify the decoding table for calculating the one-part quotient predicted value for the divisor, the bits are shifted to the left so that the most significant bit of the mantissa of the divisor becomes "1". The dividend N is shifted to the left by the same amount as the divisor. However, when the quotient is thicker than 1, that is, when D<N.
左シフトの後、逆に右へ１ ｄｉｇｉｔ（４ｂｉｔ）シ
フトし。After shifting to the left, shift to the right by 1 digit (4 bits).
指数部を＋１する。Add 1 to the exponent.
例えば、演算データが、第３図（イ）に示すような除数
りと被除数Ｎである場合、除数りを左に２ ｂｉｔシフ
トする。これに合わせて被除数Ｎも左へ２ ｂｉｔシフ
トするとき、“１”がシフトアウトされるので、逆に１
６１ｇ１ｔ右へシフトする。すなわち２合計２ｂｉｔ右
シフトを行い、指数部を＋１する。その結果、除数り、
被除数Ｎは、第３図（ロ）に示すように調整される。For example, if the calculation data is a divisor and a dividend N as shown in FIG. 3(a), the divisor is shifted to the left by 2 bits. Accordingly, when the dividend N is also shifted to the left by 2 bits, “1” is shifted out, so conversely, 1
61g1t Shift to the right. That is, a total of 2 bits are shifted to the right, and the exponent part is increased by +1. As a result, the divisor is
The dividend N is adjusted as shown in FIG. 3 (b).
本実施例では、さらにこの調整された値により。In this embodiment, this adjusted value is further used.
第２の商予測回路２０を用いて、最初の部分商予測値を
求める。この除数りと被除数Ｎと部分商予測値とは、空
いている除算演算器ＤＩＶＯ〜ＤＩ■４の１つに送られ
る。各除算演算器ＤＩＶＯ〜ＤＩＶ４における演算動作
は、第１図で説明した動作と同様である。A first partial quotient prediction value is determined using the second quotient prediction circuit 20. The divisor, dividend N, and predicted partial quotient value are sent to one of the vacant division calculators DIVO to DI4. The arithmetic operations in each of the division arithmetic units DIVO to DIV4 are similar to those described in FIG. 1.
第２図に示す装発の全体のタイムチャートは。The overall time chart for loading and unloading is shown in Figure 2.
第４図に示すようになる。The result is as shown in FIG.
最初に除数Ｄ０が除算演算器ＤＩＶＯに入力され１次に
被除数Ｎ０および第２の商予測回路２０の出力である部
分商予測値Ｑ０が入力される。そして、を効な部分商予
測値Ｑ０によって、演算が開始される。次のデータＤ、
、Ｎ、およびＱ、は。First, the divisor D0 is input to the division calculator DIVO, and then the dividend N0 and the partial quotient predicted value Q0 which is the output of the second quotient prediction circuit 20 are inputted. Then, calculation is started using the partial quotient predicted value Q0. The next data D,
, N, and Q.
各々３τ遅れて１次の除算演算器ＤＩＶＩに入力される
。以下、同様に各除算演算器にデータが入力され、演算
が行われる。Each is input to the first-order division calculator DIVI with a delay of 3τ. Thereafter, data is similarly input to each division arithmetic unit and arithmetic operations are performed.
そして、最初の除数Ｄ０が除数レジスタ（ＤＳＲ）にセ
ントされてから１５τ目に、その除数レジスタ（ＤＳＲ
）が空きになる。従って、６番目のデータＤｓ、Ｎｓは
、除算演算器ＤＩＶＯに入力させることができる。Then, at the 15τth time after the first divisor D0 is sent to the divisor register (DSR), the divisor register (DSR) is
) becomes empty. Therefore, the sixth data Ds and Ns can be input to the division operator DIVO.
すなわち、このように３τに１度データが送られてくる
場合、従来方式によれば、除数を１６τ保持する必要が
あるので、６個の除算演算器が必要となるのに対し９本
実施例のように、保持時間が１５τであると、５個の除
算演算器で演算することができる。In other words, when data is sent once every 3τ, according to the conventional method, it is necessary to hold a divisor of 16τ, so six division arithmetic units are required, whereas in this embodiment, nine division arithmetic units are required. If the holding time is 15τ, the calculation can be performed using five division arithmetic units.
なお２本発明は、浮動小数点演算および整数演算のどち
らにも適用することができることは言うまでもない。It goes without saying that the present invention can be applied to both floating point operations and integer operations.
以上説明したように１本発明によれば、除数および被除
数の保持時間を短くして、演算時間を短縮することがで
きるようになる。特に、ベクトル計算機に用いるような
場合には、パイプライン動作に必要な演算器の数も削減
することができるようになる。As explained above, according to the present invention, it is possible to shorten the holding time of the divisor and the dividend, thereby shortening the calculation time. In particular, when used in a vector computer, the number of arithmetic units required for pipeline operation can be reduced.
第１図は本発明の構成例。
第２図は本発明を使用した装置の実施例。
第３Ｍは第２図に示す前処理部の処理説明図。
第４図は本発明の実施例によるタイムチャート。
第５図は従来の除算演算器の例。
第６図は従来方式の例。
第７図は従来方式のタイムチャートを示す。
図中、１０は部分剰余レジスタ、１１は除数レジスタ、
１２は倍数発生回路、１３は加算回路。
１４は部分商予測回路、１５は部分商発生回路。
２０は第２の商予測回路、２１は選択回路、２２は部分
商予測レジスタ、Ｒ１−Ｒ４はレジスタを表す。FIG. 1 shows a configuration example of the present invention. FIG. 2 shows an embodiment of an apparatus using the present invention. 3M is a process explanatory diagram of the preprocessing section shown in FIG. 2; FIG. 4 is a time chart according to an embodiment of the present invention. FIG. 5 is an example of a conventional division calculator. Figure 6 shows an example of the conventional method. FIG. 7 shows a time chart of the conventional system. In the figure, 10 is a partial remainder register, 11 is a divisor register,
12 is a multiple generation circuit, and 13 is an addition circuit. 14 is a partial quotient prediction circuit, and 15 is a partial quotient generating circuit. 20 represents a second quotient prediction circuit, 21 represents a selection circuit, 22 represents a partial quotient prediction register, and R1 to R4 represent registers.
Claims (1)
置であって、少なくとも部分剰余レジスタ（１０）と、
除数レジスタ（１１）と、部分商予測値に基づいて除数
の倍数を発生する倍数発生回路（１２）と、部分剰余と
倍数発生回路の出力との加減算を行う加算回路（１３）
と、加算結果と除数とから部分商予測値を求める部分商
予測回路（１４）とを備えた除算装置において、 前記部分剰余レジスタ（１０）と前記除数レジスタ（１
１）の前段に、被除数の値と除数の値とから最初の部分
商予測値を出力する第２の商予測回路（２０）と、 該第２の商予測回路（２０）の出力および前記部分商予
測回路（１４）の出力の一方を選択する手段（２１）と
を備えたことを特徴とする高基数非回復型除算装置。[Scope of Claim] A high-radix non-recovery division device for obtaining an n-bit quotient in one cycle, comprising: at least a partial remainder register (10);
A divisor register (11), a multiple generation circuit (12) that generates a multiple of the divisor based on the predicted partial quotient value, and an addition circuit (13) that performs addition and subtraction between the partial remainder and the output of the multiple generation circuit.
and a partial quotient prediction circuit (14) that calculates a partial quotient predicted value from the addition result and the divisor, the partial remainder register (10) and the divisor register (1
1), a second quotient prediction circuit (20) that outputs a first partial quotient predicted value from the dividend value and the divisor value, and the output of the second quotient prediction circuit (20) and the part 1. A high radix non-recovery type division device, comprising means (21) for selecting one of the outputs of the quotient prediction circuit (14).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059605A JP2608090B2 (en) | 1988-03-14 | 1988-03-14 | High radix non-restoring divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059605A JP2608090B2 (en) | 1988-03-14 | 1988-03-14 | High radix non-restoring divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233520A true JPH01233520A (en) | 1989-09-19 |
| JP2608090B2 JP2608090B2 (en) | 1997-05-07 |
Family
ID=13118052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059605A Expired - Fee Related JP2608090B2 (en) | 1988-03-14 | 1988-03-14 | High radix non-restoring divider |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608090B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004755A (en) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | Division unit of three-dimensional computer graphic system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142441A (en) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | High radix division system |
-
1988
- 1988-03-14 JP JP63059605A patent/JP2608090B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142441A (en) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | High radix division system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004755A (en) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | Division unit of three-dimensional computer graphic system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2608090B2 (en) | 1997-05-07 |
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