JPH0533245U - Division arithmetic circuit - Google Patents
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- JPH0533245U JPH0533245U JP7911591U JP7911591U JPH0533245U JP H0533245 U JPH0533245 U JP H0533245U JP 7911591 U JP7911591 U JP 7911591U JP 7911591 U JP7911591 U JP 7911591U JP H0533245 U JPH0533245 U JP H0533245U
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Abstract
(57)【要約】
【目的】 被除数と除数の入力データを評価して、その
結果に基づき被除数のロード位置を変更して演算クロッ
ク数を減少させ、除算演算を高速に実行することのでき
る除算演算回路を実現することにある。
【構成】 ゼロカウント回路Ａ１１は被除数データの上
位ビットの０をカウントし、ゼロカウント回路Ｂ１２は
除数データの上位ビットの０の数を数え、これに基づい
てロードデータ発生回路１３は部分剰余用レジスタ２と
被除数用レジスタ３とにロードするデータを発生させ、
動作制御回路１にデータロード位置信号を送って演算完
了のための演算クロック数を認識させる。部分剰余デー
タ制御回路１４はロード時にはロードデータ発生回路１
３のデータを、演算時には演算回路１２の部分剰余デー
タを部分剰余用レジスタ２に送る。演算回路４は被除数
データと除数データとによって除算演算を行う。
(57) [Summary] [Purpose] Divide that evaluates the input data of the dividend and divisor, changes the load position of the dividend based on the result, reduces the number of operation clocks, and can execute the division operation at high speed. It is to realize an arithmetic circuit. [Structure] A zero count circuit A11 counts 0's in the upper bits of the dividend data, a zero count circuit B12 counts the number of 0's in the upper bits of the divisor data, and the load data generation circuit 13 determines the partial remainder register based on this. 2 to generate data to be loaded into the dividend register 3 and the dividend register 3,
A data load position signal is sent to the operation control circuit 1 to recognize the number of operation clocks for completing the operation. The partial remainder data control circuit 14 loads the load data generation circuit 1 at the time of loading.
The data of No. 3 is sent to the partial remainder register 2 as the partial remainder data of the arithmetic circuit 12 at the time of calculation. The arithmetic circuit 4 performs a division operation on the dividend data and the divisor data.
Description
【０００１】[0001]
本考案はマイクロプロセッサにおける除算演算回路に関し、特に入力データの 値を評価することによって除算演算を高速に実現できるようにした除算演算回路 に関する。 The present invention relates to a division operation circuit in a microprocessor, and more particularly to a division operation circuit that can realize a division operation at high speed by evaluating the value of input data.
【０００２】[0002]
従来のシフトレジスタを用いた除算演算回路は図３に示すように、除算演算の 動作を制御する動作制御回路１と部分剰余を保持する部分剰余用レジスタ２、被 除数を上位ビットから１ビットずつ演算回路に送る被除数用シフトレジスタ３、 部分剰余又は剰余と１ビットの商とを求める演算回路４及び、演算回路４で上位 ビットから１ビットずつ求められた商データを保持する商用シフトレジスタ５で 構成されているものであった。 As shown in FIG. 3, a division operation circuit using a conventional shift register has an operation control circuit 1 for controlling the operation of a division operation, a partial remainder register 2 for holding a partial remainder, and a dividend by one bit from the upper bit. A dividend shift register 3 to be sent to an arithmetic circuit, an arithmetic circuit 4 for obtaining a partial remainder or a remainder and a 1-bit quotient, and a commercial shift register 5 for holding quotient data obtained by the arithmetic circuit 4 from the upper bits one by one. It was composed.
【０００３】 ここで被除数である入力データＡは被除数用シフトレジスタ３に入力され、除 数である入力データＢは演算回路４に入力される。 ここで、従来の除算演算回路の動作を実際の数を用いて除算することにより説 明する。起動信号が動作制御回路１に入力されると、動作制御回路１はロード信 号を出力し、部分剰余レジスタ２をクリアし、被除数シフトレジスタ３に入力デ ータＡをロードする。そして既定クロック数後に商と剰余の演算結果がそれぞれ 出力データＱと出力データＲとして出力される。Here, the input data A that is the dividend is input to the shift register 3 for the dividend, and the input data B that is the divisor is input to the arithmetic circuit 4. Here, the operation of the conventional division operation circuit will be described by dividing the operation using an actual number. When the activation signal is input to the operation control circuit 1, the operation control circuit 1 outputs a load signal, clears the partial remainder register 2, and loads the dividend data shift register 3 with the input data A. Then, after a predetermined number of clocks, the calculation results of the quotient and the remainder are output as output data Q and output data R, respectively.
【０００４】 入力データＡを“1101”とし、入力データＢを“0101”として演算を行うもの とする。部分剰余用レジスタ２の出力データをａ、被除数用シフトレジスタ３の 出力データをｂ、入力データＢをｃとする。部分剰余用レジスタ２はクリアされ ているので、そのデータは“0000”で、ａは左にシフトされた出力“000 ”であ る。ｂは被除数用シフトレジスタ３に格納されている上位ビットであって“１” が出力され、演算回路４において合成されて“0001”となる。これはデータｃの “0101”と比較されてａ＜ｃなので商用シフトレジスタ５には信号ｆの“０”が 格納され、出力データｄとして“0001”が出力されて部分剰余レジスタ１にフィ ードバックされる。It is assumed that the input data A is “1101” and the input data B is “0101”. It is assumed that the output data of the partial remainder register 2 is a, the output data of the dividend shift register 3 is b, and the input data B is c. Since the partial remainder register 2 is cleared, its data is "0000" and a is the output "000" which is shifted to the left. “B” is a high-order bit stored in the dividend shift register 3 and “1” is output and combined in the arithmetic circuit 4 to be “0001”. Since this is compared with "0101" of the data c and a <c, "0" of the signal f is stored in the commercial shift register 5, "0001" is output as the output data d, and feedback to the partial remainder register 1 is performed. To be done.
【０００５】 次のクロックにより、部分剰余用レジスタ２はフィードバックされたデータ“ 0001”を左シフトして“001 ”をａとして出力し、被除数用シフトレジスタ３で 左シフトされた最上位ビット“１”と合成されて“0011”となる。これはｃデー タ“0101”と比較され、ａ＜ｃなので商用シフトレジスタ５には“０”が格納さ れ、部分剰余用レジスタ２には“0011”がフィードバックされる。At the next clock, the partial remainder register 2 shifts the fed back data “0001” to the left and outputs “001” as a, and the dividend shift register 3 shifts the leftmost bit to “1”. Is combined with "to produce" 0011 ". This is compared with the c data "0101", and since a <c, "0" is stored in the commercial shift register 5 and "0011" is fed back to the partial remainder register 2.
【０００６】 このようにして、次のクロックでは演算回路４では、ａ≧ｃであるので、“01 10”と“0101”との減算が行われ、ｄデータは“0001”となって部分剰余用レジ スタ２にフィードバックされ、商用シフトレジスタ５には“１”が格納される。 同様に４回目の演算が行われて、商用シフトレジスタ５には“0010”が格納され 、演算回路４からは剰余の“0011”が出力される。４回の演算により規定回数の 演算が終了したことを認識して演算を終了し、商の“0010”が出力データＱとし て、剰余の“0011”が出力データＲとして出力される。In this way, in the next clock, in the arithmetic circuit 4, since a ≧ c, the subtraction between “01 10” and “0101” is performed, and the d data becomes “0001” and the partial remainder is obtained. The value is fed back to the commercial register 2 and “1” is stored in the commercial shift register 5. Similarly, the fourth operation is performed, "0010" is stored in the commercial shift register 5, and the remainder "0011" is output from the arithmetic circuit 4. The operation is ended by recognizing that the operation has been performed a prescribed number of times by four operations, and the quotient “0010” is output as the output data Q and the remainder “0011” is output as the output data R.
【０００７】[0007]
ところで、上記の従来の除算演算回路では、被除数及び除数の如何に拘らず、 常に既定のクロック数の演算時間を必要としており、０の多い被除数に対しては 不必要な演算を行っている。 By the way, in the above-mentioned conventional division arithmetic circuit, regardless of the dividend and the divisor, the arithmetic time of the predetermined number of clocks is always required, and the unnecessary arithmetic operation is performed for the dividend with many 0s.
【０００８】 本考案は上記の点に鑑みてなされたもので、その目的は、被除数と除数の入力 データを評価して、その結果に基づき被除数のロード位置を変更して演算回数を 減少させ除算演算を高速に実行することのできる除算演算回路を実現することに ある。The present invention has been made in view of the above points, and an object thereof is to evaluate input data of a dividend and a divisor, and change a load position of the dividend based on the result to reduce the number of operations and perform division. It is to realize a division operation circuit that can execute an operation at high speed.
【０００９】[0009]
【課題を解決するための手段】 前記の課題を解決する本考案は、入力された被除数データと除数データとを演 算して商１ビットと剰余データを含む部分剰余データを出力する演算回路と、該 演算回路から出力された商１ビットを各々保持し演算終了時に商を出力する商用 シフトレジスタと、入力された被除数データをロードし前記演算回路に演算の都 度上位ビットから１ビットずつシフトしたデータを送る被除数用シフトレジスタ と、演算結果の前記部分剰余データを保持する部分剰余用レジスタとを有する除 算演算回路において、入力された被除数データと除数データの値をロード時に評 価し、評価結果に基づいて入力データの構成ビットを適切に分割してロードし、 データロードの位置を示すデータロード位置信号を出力し、演算時には前記演算 回路の部分剰余データ出力がフィードバックされて１ビットずつシフトされた出 力を前記部分剰余用レジスタに送るデータ制御回路と、起動信号入力により前記 被除数用シフトレジスタと前記データ制御回路とにロード信号を送り、前記デー タ制御回路からのデータロード位置信号を受けて演算完了までのクロック数をカ ウントして演算完了信号を出力する動作制御回路とを具備することを特徴とする ものである。Means for Solving the Problems The present invention, which solves the above-mentioned problems, includes an arithmetic circuit for calculating input dividend data and divisor data and outputting partial remainder data including a quotient 1 bit and remainder data. , A commercial shift register that holds each 1-bit quotient output from the arithmetic circuit and outputs the quotient at the end of the operation, and loads the input dividend data and shifts the arithmetic circuit by 1 bit from the high-order bit at each operation. In the division arithmetic circuit having a shift register for dividend and a register for partial remainder holding the partial remainder data of the operation result, the values of the input dividend data and divisor data are evaluated at the time of loading, Based on the evaluation result, the constituent bits of the input data are appropriately divided and loaded, and the data load position signal indicating the position of the data load is output and the operation is performed. Includes a data control circuit for feeding back an output obtained by feeding back the partial remainder data output of the arithmetic circuit bit by bit to the partial remainder register, a shift register for the dividend by the activation signal input, and the data control circuit. An operation control circuit that sends a load signal to the data control circuit, receives a data load position signal from the data control circuit, counts the number of clocks until completion of the operation, and outputs an operation completion signal. Is.
【００１０】[0010]
起動信号が入力されると動作制御回路はロード信号を出力して被除数用シフト レジスタとデータ制御回路にデータをロードさせる。データ制御回路はロード時 に被除数データと除数データとを評価して被除数を部分剰余用レジスタと被除数 用シフトレジスタとに分割してロードし、データロード位置信号を動作制御回路 に送る。演算回路は部分剰余用レジスタと被除数用レジスタの出力信号を合成し て被除数データとし、除数データとの差を求めて１ビットの商と部分剰余データ とを出力する。部分剰余データはデータ制御回路を経て部分剰余用レジスタにフ ィードバックされ、次のクロックで演算が継続される。動作制御回路はデータロ ード位置信号によって所要演算クロック数を把握して演算終了時に演算完了信号 を出力する。 When the activation signal is input, the operation control circuit outputs a load signal to load the dividend shift register and the data control circuit with data. At the time of loading, the data control circuit evaluates the dividend data and the divisor data, divides the dividend into the partial remainder register and the dividend shift register, loads them, and sends a data load position signal to the operation control circuit. The arithmetic circuit synthesizes the output signals of the partial remainder register and the dividend register to obtain dividend data, calculates the difference from the divisor data, and outputs a 1-bit quotient and partial remainder data. The partial remainder data is fed back to the partial remainder register via the data control circuit, and the operation is continued at the next clock. The operation control circuit grasps the required number of operation clocks by the data load position signal and outputs an operation completion signal when the operation is completed.
【００１１】[0011]
【実施例】 以下、図面を参照して本考案の実施例を詳細に説明する。 図１は本考案の一実施例の除算演算回路のブロック図である。図において、図 ３と同等の部分には同一の符号を付してある。図中、１１は被除数である８ビッ トの入力データＡの最初の１に至るまでの０の数を数えるゼロカウント回路Ａ、 １２は除数である８ビットの入力データＢの最初の１に至るまでの０の数を数え るゼロカウント回路Ｂである。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram of a division operation circuit according to an embodiment of the present invention. In the figure, the same parts as those in FIG. 3 are designated by the same reference numerals. In the figure, 11 is a zero count circuit A that counts the number of 0s to the first 1 of 8-bit input data A that is a dividend, and 12 is the first 1 of 8-bit input data B that is a divisor. It is a zero count circuit B that counts the number of 0s up to.
【００１２】 １３はゼロカウント回路Ａ１１で得た０の数（ｊとする）と、ゼロカウント回 路Ｂ１２で得た０の数（ｉとする）とが入力されて、次式の演算を行う。 p=j+(8-i-1) ………………（１） この演算結果から別に入力されている入力データＡを部分剰余用レジスタ２と被 除数用シフトレジスタ３とにロードするデータを発生し、その入力データＡのロ ード位置を知らせるデータロード位置信号を動作制御回路１に送るロードデータ 発生回路である。The number of 0s obtained by the zero count circuit A 11 (j) and the number of 0s obtained by the zero count circuit B 12 (i) are input to 13 and the following equation is calculated. . p = j + (8-i-1) ……………… (1) Input the input data A separately input from this operation result to the partial remainder register 2 and dividend shift register 3 and load it. The load data generating circuit sends a data load position signal to the operation control circuit 1 to generate a data load position signal for notifying the load position of the input data A.
【００１３】 １４はデータロード時にはロードデータ発生回路１３から送られるデータを部 分剰余用レジスタ２に送り、演算時には演算回路４の部分剰余データ出力を部分 剰余用レジスタ２に送る部分剰余データ制御回路である。Reference numeral 14 denotes a partial remainder data control circuit that sends the data sent from the load data generation circuit 13 to the partial remainder register 2 at the time of data loading, and sends the partial remainder data output of the arithmetic circuit 4 to the partial remainder register 2 at the time of calculation. Is.
【００１４】 １５は入力データＡと入力データＢが入力されて部分剰余用レジスタ２と被除 数用シフトレジスタ３に送るデータの制御を行うデータ制御回路で、ゼロカウン ト回路Ａ１１，ゼロカウント回路Ｂ１２，ロードデータ発生回路１３及び部分剰 余データ制御回路１４とで構成されている。Reference numeral 15 is a data control circuit for controlling the data to which the input data A and the input data B are input and which is sent to the partial remainder register 2 and the dividend shift register 3. The data control circuit 15 includes a zero count circuit A11 and a zero count circuit B12. , A load data generation circuit 13 and a partial remainder data control circuit 14.
【００１５】 次に上記のように構成された実施例の動作を図２のタイムチャートを参照しな がら説明する。ここで説明に入る前に図２を説明しておく。（イ）はＣＰＵ（図 示せず）から入力され、回路の動作の基準となるクロック波形、（ロ）は８ビッ トから成る被除数の入力データＡ、（ハ）は同じく８ビットの除数である入力デ ータＢである。Next, the operation of the embodiment configured as described above will be described with reference to the time chart of FIG. Before going into the explanation here, FIG. 2 will be explained. (A) is a clock waveform that is input from a CPU (not shown) and serves as a reference for the operation of the circuit, (b) is the input data A of the dividend consisting of 8 bits, and (c) is also the 8-bit divisor. This is the input data B.
【００１６】 （ニ）はクロックに基づいて外部制御回路（図示せず）から入力される起動信 号波形である。（ホ）は部分剰余用レジスタ２に格納されるデータ、（ヘ）は被 除数用シフトレジスタ３に格納されるデータで、（ホ）と（ヘ）のデータで１６ ビットの被除数が構成される。(D) is a start signal waveform input from an external control circuit (not shown) based on the clock. (E) is the data stored in the partial remainder register 2, (f) is the data stored in the dividend shift register 3, and the (e) and (f) data make up the 16-bit dividend. .
【００１７】 （ト）は商用シフトレジスタ５に演算回路４で演算結果の商が１ビットずつシ フトしながら入力される商のデータで出力データＱとして現れる。（チ）は１ビ ットずつ演算する度に部分剰余として部分剰余用レジスタ２に格納される剰余デ ータで出力データＲとして現れる。（リ）は演算終了時に外部制御回路に送る演 算完了信号である。(G) is the quotient data that is input to the commercial shift register 5 by the arithmetic circuit 4 while shifting the quotient of the arithmetic result by 1 bit, and appears as output data Q. (H) is the remainder data stored in the partial remainder register 2 as a partial remainder each time one bit is calculated, and appears as output data R. (I) is the operation completion signal sent to the external control circuit at the end of the operation.
【００１８】 入力データＡを図２の（ロ）に示すように“00110101”とし、入力データＢを （ハ）に示すように“00001010”とする。（ニ）の起動信号入力によりクロック の立上りで入力データＡはゼロカウント回路Ａ１１に入力され、ゼロカウント回 路Ａ１１は最初に１が現れるまでの０の数“２”をカウントする。又、入力デー タＢはゼロカウント回路Ｂ１２に入力され、ゼロカウント回路Ｂ１２は最初に１ が現れるまでの０の数“４”をカウントする。このデータはロードデータ発生回 路１３に入力され、（１）式の演算を行ってシフト数ｐ＝５を得る。The input data A is “00110101” as shown in FIG. 2B, and the input data B is “00001010” as shown in FIG. The input data A is input to the zero count circuit A11 at the rising edge of the clock by the input of the start signal (d), and the zero count circuit A11 counts the number "0" of 0 until the first 1 appears. Further, the input data B is input to the zero count circuit B12, and the zero count circuit B12 counts the number "0" of 0 until the first 1 appears. This data is input to the load data generation circuit 13, and the operation of the equation (1) is performed to obtain the shift number p = 5.
【００１９】 一方、入力データＡは直接ロードデータ発生回路１３にも入力される。ロード データ発生回路１３ではシフト数ｐ＝５に基づいて入力データＡの“00110101” を５ビット左へシフトして部分剰余データ制御回路１４を経て部分剰余用レジス タ２に格納する。この時、入力データを８ビットにするため、上位に０を３個付 加して“00000110”として、格納する（図２の（ホ））。又、被除数用シフトレ ジスタ３には入力データの残りの“101 ”に、８ビットにするために下位に５ビ ットの０を付加して、“10100000”として格納される（図２の（ヘ））。On the other hand, the input data A is also directly input to the load data generation circuit 13. The load data generation circuit 13 shifts "00110101" of the input data A to the left by 5 bits based on the shift number p = 5 and stores it in the partial remainder register 2 through the partial remainder data control circuit 14. At this time, in order to make the input data 8 bits, three 0s are added to the upper order and stored as "00000110" ((e) in FIG. 2). In the dividend register 3, the remaining "101" of the input data is stored as "10100000" by adding 5 bits of 0 to the lower order to make it 8 bits. F)).
【００２０】 この後の演算は図３において説明したようにして行われ、第１回の演算は演算 回路４で被除数の“00001101”と除数の“00001010”と比較されて商“１”が出 力され、剰余の“00000011”が部分剰余データ制御回路１４はフィードバックさ れる。部分剰余データ制御回路１４は演算時であるため演算回路４からの剰余デ ータを部分剰余用レジスタ２に出力する（ａ2 ）。これは被除数用レジスタ３の データ（データｂ1 が１ビット左へシフトされたデータｂ2 ）と合成されて“00 000110”となり、除数（（ハ））と比較されて商は“０”となる。同様に３回目 の演算で、（ト）のｃ3 に示す商“00000101”と（チ）のｄ3 に示す剰余“0000 0011”が出力される。Subsequent operations are performed as described with reference to FIG. 3, and the first operation compares the dividend “00001101” with the divisor “00001010” in the arithmetic circuit 4 and outputs the quotient “1”. Is input, and the remainder “00000011” is fed back to the partial remainder data control circuit 14. The partial remainder data control circuit 14 outputs the residual data from the arithmetic circuit 4 to the partial remainder register 2 since it is in operation (a 2 ). This is combined with the data of the register 3 for the dividend (data b 2 obtained by shifting the data b 1 to the left by 1 bit) to become “00 000110”, and compared with the divisor ((c)), the quotient becomes “0”. Become. Similarly, in the third calculation, the quotient “00000101” shown in c 3 of (g) and the remainder “0000 0011” shown in d 3 of (h) are output.
【００２１】 演算クロック数ｖは（１）式で求めたシフト数ｐから次式で求められる。 v=8-p ……………（２） 動作制御回路１は入力されたデータロード位置信号から（２）式により演算クロ ック数を認識しており、演算クロック数に達した時点で、図２の（リ）の演算完 了信号を出力して演算を終了する。The calculation clock number v is obtained by the following equation from the shift number p obtained by the equation (1). v = 8-p (2) The operation control circuit 1 recognizes the number of operation clocks from the input data load position signal by the equation (2), and when the number of operation clocks is reached, Then, the calculation completion signal of (i) in FIG. 2 is output to complete the calculation.
【００２２】 以上説明したように本実施例によれば、従来の除算演算回路にデータ制御回路 を付加してゼロカウント回路で上位ビットのゼロの数を数え、そのゼロの数の値 によって被除数データのロード位置を変えて不要な演算を省くことができるよう になり除算演算を高速に行うことができるようになる。As described above, according to the present embodiment, a data control circuit is added to the conventional division arithmetic circuit, the number of zeros in the upper bits is counted by the zero count circuit, and the dividend data is calculated according to the value of the number of zeros. By changing the load position of, unnecessary operations can be omitted and division operations can be performed at high speed.
【００２３】 今、ビット数をｎ，除数の上位の０の数をｉ，被除数の上位の０の数をｊとす れば、従来の除算回路より次式で示すクロック数ｍだけ高速に演算することがで きる。Now, assuming that the number of bits is n, the number of high-order 0s in the divisor is i, and the number of high-order 0s in the dividend is j, calculation is performed faster than the conventional division circuit by the number of clocks m represented by the following equation. can do.
【００２４】 （１）式から m=n-1-i+j ｉ≧ｊの場合 m=n-1 ｉ＜ｊの場合 （除数が大きい時は演算は１回ですむ。）From the equation (1), when m = n-1-i + j i ≧ j, when m = n-1 i <j (When the divisor is large, the calculation only needs to be performed once.)
【００２５】[0025]
以上詳細に説明したように本考案によれば、被除数と除数の入力データを評価 してその結果に基づき被除数のロード位置を変更することにより、無駄な演算を 省いて高速に演算を行うことができるようになり、実用上の効果は大きい。 As described in detail above, according to the present invention, the input data of the dividend and the divisor are evaluated, and the load position of the dividend is changed based on the result, so that unnecessary calculation can be omitted and high-speed calculation can be performed. It becomes possible, and the practical effect is great.
【図１】本考案の一実施例の回路のブロック図である。FIG. 1 is a block diagram of a circuit according to an embodiment of the present invention.
【図２】実施例の回路による演算のタイムチャートであ
る。FIG. 2 is a time chart of calculation by the circuit of the embodiment.
【図３】従来の除算演算回路のブロック図である。FIG. 3 is a block diagram of a conventional division arithmetic circuit.
１ 動作制御回路 ２ 部分剰余用レジスタ ３ 被除数用シフトレジスタ ４ 演算回路 １５ データ制御回路 1 Operation Control Circuit 2 Partial Remainder Register 3 Dividend Shift Register 4 Arithmetic Circuit 15 Data Control Circuit
Claims (1)
を演算して商１ビットと剰余データを含む部分剰余デー
タを出力する演算回路（４）と、該演算回路（４）から
出力された商１ビットを各々保持し演算終了時に商を出
力する商用シフトレジスタ（５）と、入力された被除数
データをロードし前記演算回路（４）に演算の都度上位
ビットから１ビットずつシフトしたデータを送る被除数
用シフトレジスタ（３）と、演算結果の前記部分剰余デ
ータを保持する部分剰余用レジスタ（２）とを有する除
算演算回路において、 入力された被除数データと除数データの値をロード時に
評価し、評価結果に基づいて入力データの構成ビットを
適切に分割してロードし、データロードの位置を示すデ
ータロード位置信号を出力し、演算時には前記演算回路
（４）の部分剰余データ出力がフィードバックされて１
ビットずつシフトされた出力を前記部分剰余用レジスタ
（２）に送るデータ制御回路（１５）と、 起動信号入力により前記被除数用シフトレジスタ（３）
と前記データ制御回路（１４）とにロード信号を送り、
前記データ制御回路（１５）からのデータロード位置信
号を受けて演算完了までのクロック数をカウントして演
算完了信号を出力する動作制御回路（１）とを具備する
ことを特徴とする除算演算回路。1. An arithmetic circuit (4) for arithmetically operating inputted dividend data and divisor data to output partial remainder data including a quotient 1 bit and remainder data, and a quotient output from the arithmetic circuit (4). A commercial shift register (5) that holds each 1 bit and outputs a quotient at the end of the operation, and the input dividend data is loaded and the data shifted by 1 bit from the upper bit is sent to the operation circuit (4) each time the operation is performed. In a division arithmetic circuit having a dividend shift register (3) and a partial remainder register (2) for holding the partial remainder data of the operation result, the values of the input dividend data and divisor data are evaluated at the time of loading, The constituent bits of the input data are appropriately divided and loaded based on the evaluation result, and a data load position signal indicating the position of the data load is output. It is partial remainder data output feedback of the road (4) 1
A data control circuit (15) for sending an output shifted bit by bit to the partial remainder register (2); and a shift register (3) for the dividend upon activation signal input.
And a load signal to the data control circuit (14),
An operation control circuit (1) which receives a data load position signal from the data control circuit (15) and counts the number of clocks until the completion of operation and outputs an operation completion signal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7911591U JPH0533245U (en) | 1991-09-30 | 1991-09-30 | Division arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7911591U JPH0533245U (en) | 1991-09-30 | 1991-09-30 | Division arithmetic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0533245U true JPH0533245U (en) | 1993-04-30 |
Family
ID=13680919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7911591U Withdrawn JPH0533245U (en) | 1991-09-30 | 1991-09-30 | Division arithmetic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0533245U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004755A (en) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | Division unit of three-dimensional computer graphic system |
-
1991
- 1991-09-30 JP JP7911591U patent/JPH0533245U/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004755A (en) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | Division unit of three-dimensional computer graphic system |
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