JPH0778937A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0778937A JPH0778937A JP5224317A JP22431793A JPH0778937A JP H0778937 A JPH0778937 A JP H0778937A JP 5224317 A JP5224317 A JP 5224317A JP 22431793 A JP22431793 A JP 22431793A JP H0778937 A JPH0778937 A JP H0778937A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】
【目的】高密度実装可能な半導体装置を容易な製造方法
で得る。 【構成】2枚のリードフレームの主表面にそれぞれ個別
にチップマウント及びワイヤーボンディング工程を行
い、封止前または封止工程でリードフレームどうしを貼
合せ、単一パッケージ内にモールド封止する。
で得る。 【構成】2枚のリードフレームの主表面にそれぞれ個別
にチップマウント及びワイヤーボンディング工程を行
い、封止前または封止工程でリードフレームどうしを貼
合せ、単一パッケージ内にモールド封止する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にリードフレームに半導体チップを
搭載した半導体装置及びその製造方法に関する。
造方法に係わり、特にリードフレームに半導体チップを
搭載した半導体装置及びその製造方法に関する。
【0002】
【従来の技術】リードフレームのチップ搭載部(アイラ
ンド部)の片面に1個もしくは複数個の半導体チップを
搭載し樹脂で封止した半導体装置は広く用いられてい
る。
ンド部)の片面に1個もしくは複数個の半導体チップを
搭載し樹脂で封止した半導体装置は広く用いられてい
る。
【0003】一方、図4に示すように、1つのリードフ
レーム1のチップ搭載部11の上面および下面に半導体
集積回路チップ2,2’をそれぞれ搭載固着し、半導体
チップ2の電極と内部リード(インナーリード)12の
上面とをボンディング細線3で接続し、半導体チップ
2’の電極と内部リード12の下面とをボンディング細
線3’で接続し、樹脂7で全体を封止する構造が実装密
度を高めた半導体集積回路装置として、例えば、特開平
1−220837号公報もしくは特開平2−20976
1号公報に開示されてある。
レーム1のチップ搭載部11の上面および下面に半導体
集積回路チップ2,2’をそれぞれ搭載固着し、半導体
チップ2の電極と内部リード(インナーリード)12の
上面とをボンディング細線3で接続し、半導体チップ
2’の電極と内部リード12の下面とをボンディング細
線3’で接続し、樹脂7で全体を封止する構造が実装密
度を高めた半導体集積回路装置として、例えば、特開平
1−220837号公報もしくは特開平2−20976
1号公報に開示されてある。
【0004】
【発明が解決しようとする課題】上述した従来の個別半
導体装置において、リードフレームの片方の面のみに半
導体チップを搭載している構造では、パッケージの寸法
(封止樹脂の外形寸法)が半導体チップの面積の大きさ
で制限されてパッケージの小型化が困難となる。また、
表面実装パッケージにおける電流容量の大きな半導体チ
ップの搭載や単一パッケージ内での複数の半導体チップ
による複合接続搭載も困難となる。
導体装置において、リードフレームの片方の面のみに半
導体チップを搭載している構造では、パッケージの寸法
(封止樹脂の外形寸法)が半導体チップの面積の大きさ
で制限されてパッケージの小型化が困難となる。また、
表面実装パッケージにおける電流容量の大きな半導体チ
ップの搭載や単一パッケージ内での複数の半導体チップ
による複合接続搭載も困難となる。
【0005】一方、図4に示す半導体集積回路装置で
は、1つのリードフレームのチップ搭載部の上面および
下面の両面にそれぞれ半導体チップを搭載する構造とな
っているので、製造方法上、リードフレームへ半導体チ
ップを搭載するチップマウント作業や搭載された半導体
チップの電極と各内部リード間をボンディング細線で接
続するワイヤーボンディング作業とを同一のリードフレ
ームの上面側および下面側の両方に実施する必要があ
る。このために製造工程が複雑となり、工程数の増加あ
るいはマウンター、ボンダー、搬送等で特殊な構造の設
備が必要となり、製造コストや製造技術上の大きな問題
があった。
は、1つのリードフレームのチップ搭載部の上面および
下面の両面にそれぞれ半導体チップを搭載する構造とな
っているので、製造方法上、リードフレームへ半導体チ
ップを搭載するチップマウント作業や搭載された半導体
チップの電極と各内部リード間をボンディング細線で接
続するワイヤーボンディング作業とを同一のリードフレ
ームの上面側および下面側の両方に実施する必要があ
る。このために製造工程が複雑となり、工程数の増加あ
るいはマウンター、ボンダー、搬送等で特殊な構造の設
備が必要となり、製造コストや製造技術上の大きな問題
があった。
【0006】本発明の目的は、上記従来技術の欠点を除
去した有効な半導体装置及びその製造方法を提供するこ
とである。
去した有効な半導体装置及びその製造方法を提供するこ
とである。
【0007】
【課題を解決するための手段】本発明の特徴は、第1の
リードフレームのチップ搭載部の一主表面上に第1の半
導体チップを固着し、前記第1の半導体チップと前記第
1のリードフレームの内部リード間をボンディング細線
で接続し、第2のリードフレームのチップ搭載部の一主
表面上に第2の半導体チップを固着し、前記第2の半導
体チップと前記第2のリードフレームの内部リード間を
ボンディング細線で接続し、前記第1および第2のリー
ドフレームのチップ搭載部の他主表面どうしを面接触さ
せ、前記第1および第2の半導体チップを一体的に樹脂
によりモールド封止した半導体装置にある。ここで他主
面どうしは接着材を介して面接触しこれにより両者は固
着されていることができる。また、前記第1および第2
の半導体チップはそれぞれバイポーラトランジスタであ
り、それらのコレクタが共通接続されてコレクタコモン
ダーリントン接続回路を構成することを可能とすること
ができる。あるいは、前記第1および第2の半導体チッ
プはそれぞれNチャネルおよびPチャネル型FETであ
り、両者がコンプリーメンタリー接続されていることが
できる。
リードフレームのチップ搭載部の一主表面上に第1の半
導体チップを固着し、前記第1の半導体チップと前記第
1のリードフレームの内部リード間をボンディング細線
で接続し、第2のリードフレームのチップ搭載部の一主
表面上に第2の半導体チップを固着し、前記第2の半導
体チップと前記第2のリードフレームの内部リード間を
ボンディング細線で接続し、前記第1および第2のリー
ドフレームのチップ搭載部の他主表面どうしを面接触さ
せ、前記第1および第2の半導体チップを一体的に樹脂
によりモールド封止した半導体装置にある。ここで他主
面どうしは接着材を介して面接触しこれにより両者は固
着されていることができる。また、前記第1および第2
の半導体チップはそれぞれバイポーラトランジスタであ
り、それらのコレクタが共通接続されてコレクタコモン
ダーリントン接続回路を構成することを可能とすること
ができる。あるいは、前記第1および第2の半導体チッ
プはそれぞれNチャネルおよびPチャネル型FETであ
り、両者がコンプリーメンタリー接続されていることが
できる。
【0008】本発明の他の特徴は、2枚のリードフレー
ムのチップ搭載部の一方の面にそれぞれ半導体チップを
マウントし、このマウントされた半導体チップとそれぞ
れのリードフレームの内部リード間をボンディング細線
で接続し、しかる後、前記半導体チップがたがいに反対
向きとなるように前記2枚のリードフレームのチップ搭
載部の他方の面どうしを面接触させ、この状態でこれら
の半導体チップを単一パッケージ内にモールドする半導
体装置の製造方法にある。ここで、前記他方の面どうし
の面接触は、モールド工程の前に接着材を介して両者を
固着して行うことができる。あるいは、前記他方の面ど
うしの面接触は、モールド工程の金型へのセットにおい
て行うことができる。
ムのチップ搭載部の一方の面にそれぞれ半導体チップを
マウントし、このマウントされた半導体チップとそれぞ
れのリードフレームの内部リード間をボンディング細線
で接続し、しかる後、前記半導体チップがたがいに反対
向きとなるように前記2枚のリードフレームのチップ搭
載部の他方の面どうしを面接触させ、この状態でこれら
の半導体チップを単一パッケージ内にモールドする半導
体装置の製造方法にある。ここで、前記他方の面どうし
の面接触は、モールド工程の前に接着材を介して両者を
固着して行うことができる。あるいは、前記他方の面ど
うしの面接触は、モールド工程の金型へのセットにおい
て行うことができる。
【0009】
【実施例】以下、図面を参照して本発明を説明する。
【0010】図1は本発明の実施例の製造方法を示すフ
ローチャート(A)および断面図(B)である。第1の
リードフレーム1のチップ搭載部(アイランド部)11
の一方の主面(表面)上に第1の半導体チップ2を固着
搭載(第1のチップマウント工程)した後、、第1の半
導体チップ2の表面に形成されてあるボンディング電極
(図示省略、以下同じ)と第1のリードフレーム1の内
部リード(インナーリード)12とをボンディング細線
3によりボンディング接続する(第1のワイヤーボンデ
ィング工程)。同様に、第2のリードフレーム1’のチ
ップ搭載部(アイランド部)11’の一方の主面(表
面)上に第2の半導体チップ2’を固着搭載(第2のチ
ップマウント工程)した後、、第2の半導体チップ2’
の表面に形成されてあるボンディング電極と第2のリー
ドフレーム1’の内部リード(インナーリード)12’
とをボンディング細線3’によりボンディング接続する
(第2のワイヤーボンディング工程)。
ローチャート(A)および断面図(B)である。第1の
リードフレーム1のチップ搭載部(アイランド部)11
の一方の主面(表面)上に第1の半導体チップ2を固着
搭載(第1のチップマウント工程)した後、、第1の半
導体チップ2の表面に形成されてあるボンディング電極
(図示省略、以下同じ)と第1のリードフレーム1の内
部リード(インナーリード)12とをボンディング細線
3によりボンディング接続する(第1のワイヤーボンデ
ィング工程)。同様に、第2のリードフレーム1’のチ
ップ搭載部(アイランド部)11’の一方の主面(表
面)上に第2の半導体チップ2’を固着搭載(第2のチ
ップマウント工程)した後、、第2の半導体チップ2’
の表面に形成されてあるボンディング電極と第2のリー
ドフレーム1’の内部リード(インナーリード)12’
とをボンディング細線3’によりボンディング接続する
(第2のワイヤーボンディング工程)。
【0011】次に、第1および第2の半導体チップ2,
2’がたがいに反対向きになるように、第1のリードフ
レーム1のチップ搭載部12の第1の半導体チップ2が
搭載されない方の他方の主面(裏面)と第2のリードフ
レーム1’のチップ搭載部12’の第2の半導体チップ
2’が搭載されない方の他方の主面(裏面)とをはんだ
ペースト等の導電性接着材4により貼合せ積層する(リ
ードフレーム貼合せ工程)。
2’がたがいに反対向きになるように、第1のリードフ
レーム1のチップ搭載部12の第1の半導体チップ2が
搭載されない方の他方の主面(裏面)と第2のリードフ
レーム1’のチップ搭載部12’の第2の半導体チップ
2’が搭載されない方の他方の主面(裏面)とをはんだ
ペースト等の導電性接着材4により貼合せ積層する(リ
ードフレーム貼合せ工程)。
【0012】次に、樹脂封止工程において、封止金型の
キャビティ5の中に、貼合せられた2枚のリードフレー
ムの位置決め穴が金型の位置決めピンと合うようにセッ
トし、金型ゲート6および6’より樹脂供給を行い、樹
脂モールド7を行う。
キャビティ5の中に、貼合せられた2枚のリードフレー
ムの位置決め穴が金型の位置決めピンと合うようにセッ
トし、金型ゲート6および6’より樹脂供給を行い、樹
脂モールド7を行う。
【0013】あるいは、樹脂封止工程において金型へ各
リードフレームをそれぞれセットする際に両者の裏面ど
うしを面接触させることもできる。
リードフレームをそれぞれセットする際に両者の裏面ど
うしを面接触させることもできる。
【0014】この製造方法においては、2枚のリードフ
レームを用い、各々個別にリードフレームの片方の面に
チップマウント及びボンディング配線を行う製法となっ
ているので、従来と同じ設備、製法でワイヤボンディン
グ迄の加工が可能である。
レームを用い、各々個別にリードフレームの片方の面に
チップマウント及びボンディング配線を行う製法となっ
ているので、従来と同じ設備、製法でワイヤボンディン
グ迄の加工が可能である。
【0015】さらに、封止前又は封止工程でこれら2枚
のリードフレームの貼合せ積層を行うことで、同一パッ
ケージ内のリードフレーム対の上側及び下側の両面にそ
れぞれ半導体チップの搭載が可能になるから、図4の半
導体装置と同様に高密度実装が可能なものとなる。
のリードフレームの貼合せ積層を行うことで、同一パッ
ケージ内のリードフレーム対の上側及び下側の両面にそ
れぞれ半導体チップの搭載が可能になるから、図4の半
導体装置と同様に高密度実装が可能なものとなる。
【0016】図2は、図1の実施例の製造方法により得
られた表面実装タイプのミニモールドパッケージに複合
接続素子を搭載した半導体装置を示す図であり、図2
(A)は平面図、図2(B)は図2(A)のX−X’部
の断面図、図2(C)は回路図である。
られた表面実装タイプのミニモールドパッケージに複合
接続素子を搭載した半導体装置を示す図であり、図2
(A)は平面図、図2(B)は図2(A)のX−X’部
の断面図、図2(C)は回路図である。
【0017】尚、図2において図1と同じ機能もしくは
類似の機能の箇所は同一の符号で示してある。
類似の機能の箇所は同一の符号で示してある。
【0018】第1のリードフレーム1のチップ搭載部1
1に第1の半導体チップ2として第1のNPN型バイポ
ーラトランジスタTr1 が搭載され、Tr1 のエミッタ
およびベースはそれぞれ内部リード(インナーリード)
12にボンディング細線3により接続されてその外部リ
ード(アウターリード)13がそれぞれエミッタ端子E
1 およびベース端子B1 として、またTr1 チップの裏
面がコレクタとなりそのままチップ搭載部11に接続さ
れそれに繋がる外部リード13がコレクタ端子C1 とし
てそれぞれモールド樹脂7の側面(図で左側の側面)か
ら導出されている。
1に第1の半導体チップ2として第1のNPN型バイポ
ーラトランジスタTr1 が搭載され、Tr1 のエミッタ
およびベースはそれぞれ内部リード(インナーリード)
12にボンディング細線3により接続されてその外部リ
ード(アウターリード)13がそれぞれエミッタ端子E
1 およびベース端子B1 として、またTr1 チップの裏
面がコレクタとなりそのままチップ搭載部11に接続さ
れそれに繋がる外部リード13がコレクタ端子C1 とし
てそれぞれモールド樹脂7の側面(図で左側の側面)か
ら導出されている。
【0019】同様に第1のリードフレーム1とそのチッ
プ搭載部の裏面どうしが積層接着される第2のリードフ
レーム1’のチップ搭載部11’に第2の半導体チップ
2’として第2のNPN型バイポーラトランジスタTr
2 が搭載され、Tr2 のエミッタおよびベースはそれぞ
れ内部リード12’にボンディング細線3’により接続
されてその外部リード13がそれぞれエミッタ端子E2
およびベース端子B2として、またTr2 チップの裏面
がコレクタとなりそのままチップ搭載部11’に接続さ
れそれに繋がる外部リード13’がコレクタ端子C2 と
してそれぞれモールド樹脂7の側面(図で右側の側面)
から導出されている。
プ搭載部の裏面どうしが積層接着される第2のリードフ
レーム1’のチップ搭載部11’に第2の半導体チップ
2’として第2のNPN型バイポーラトランジスタTr
2 が搭載され、Tr2 のエミッタおよびベースはそれぞ
れ内部リード12’にボンディング細線3’により接続
されてその外部リード13がそれぞれエミッタ端子E2
およびベース端子B2として、またTr2 チップの裏面
がコレクタとなりそのままチップ搭載部11’に接続さ
れそれに繋がる外部リード13’がコレクタ端子C2 と
してそれぞれモールド樹脂7の側面(図で右側の側面)
から導出されている。
【0020】Tr1 のコレクタとTr2 のコレクタとは
リードフレームのチップ搭載部の裏面どうしの積層接着
により共通接続され、図2(C)に示すように、Tr1
のエミッタ端子E1 とTr2 のベース端子B2 とをパッ
ケージの外部で接続(点線で示す)することによりコレ
クタコモンのダーリントン接続素子を構成した半導体装
置となる。
リードフレームのチップ搭載部の裏面どうしの積層接着
により共通接続され、図2(C)に示すように、Tr1
のエミッタ端子E1 とTr2 のベース端子B2 とをパッ
ケージの外部で接続(点線で示す)することによりコレ
クタコモンのダーリントン接続素子を構成した半導体装
置となる。
【0021】尚、第1および第2の半導体チップとして
それぞれPNP型のバイポーラトランジスタを用いて、
コレクタコモンのダーリントン接続素子を構成した半導
体装置とすることもできる。
それぞれPNP型のバイポーラトランジスタを用いて、
コレクタコモンのダーリントン接続素子を構成した半導
体装置とすることもできる。
【0022】この図2のダーリントン接続のバイポーラ
トランジスタを単一パッケージに形成した高い実装密度
の半導体装置は、図1で説明したように、製造を容易に
して得ることができる。
トランジスタを単一パッケージに形成した高い実装密度
の半導体装置は、図1で説明したように、製造を容易に
して得ることができる。
【0023】図3は図1の一実施例の製造方法により得
られたCMOS構造の自立タイプの半導体装置を示し、
図3(A)は正面図、図3(B)は図3(A)のY−
Y’部の断面図、図3(C)は図3(A)の底面図、図
3(D)は回路図である。尚、図3において図1と同じ
機能もしくは類似の機能の箇所は同一の符号で示してあ
る。
られたCMOS構造の自立タイプの半導体装置を示し、
図3(A)は正面図、図3(B)は図3(A)のY−
Y’部の断面図、図3(C)は図3(A)の底面図、図
3(D)は回路図である。尚、図3において図1と同じ
機能もしくは類似の機能の箇所は同一の符号で示してあ
る。
【0024】第1のリードフレーム1のチップ搭載部1
1に第1の半導体チップ2としてPチャネル型MOSF
ETが搭載され、このMOSFET2のソースおよびゲ
ートはそれぞれ内部リード(インナーリード)12にボ
ンディング細線3により接続されてその外部リード(ア
ウターリード)13がそれぞれPチャネルMOSFET
のソース端子S1 およびゲート端子G1 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部11
に接続されそれに繋がる外部リード13がドレイン端子
D1 としてそれぞれモールド樹脂7の側面(図で下側の
側面)から導出されている。
1に第1の半導体チップ2としてPチャネル型MOSF
ETが搭載され、このMOSFET2のソースおよびゲ
ートはそれぞれ内部リード(インナーリード)12にボ
ンディング細線3により接続されてその外部リード(ア
ウターリード)13がそれぞれPチャネルMOSFET
のソース端子S1 およびゲート端子G1 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部11
に接続されそれに繋がる外部リード13がドレイン端子
D1 としてそれぞれモールド樹脂7の側面(図で下側の
側面)から導出されている。
【0025】同様に第1のリードフレーム1とそのチッ
プ搭載部の裏面どうしが積層接着される第2のリードフ
レーム1’のチップ搭載部11’に第2の半導体チップ
2’としてNチャネルMOSFETが搭載され、このM
OSFET2’のソースおよびゲートはそれぞれ内部リ
ード12’にボンディング細線3’により接続されてそ
の外部リード13’がそれぞれNチャネルMOSFET
のソース端子S2 およびゲート端子G2 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部1
1’に接続されそれに繋がる外部リード13’がドレイ
ン端子D2 としてそれぞれモールド樹脂7の側面(図で
下側の側面)から導出されている。
プ搭載部の裏面どうしが積層接着される第2のリードフ
レーム1’のチップ搭載部11’に第2の半導体チップ
2’としてNチャネルMOSFETが搭載され、このM
OSFET2’のソースおよびゲートはそれぞれ内部リ
ード12’にボンディング細線3’により接続されてそ
の外部リード13’がそれぞれNチャネルMOSFET
のソース端子S2 およびゲート端子G2 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部1
1’に接続されそれに繋がる外部リード13’がドレイ
ン端子D2 としてそれぞれモールド樹脂7の側面(図で
下側の側面)から導出されている。
【0026】Pチャネル型MOSFET2のドレインと
Nチャネル型MOSFET2’のドレインとはチップ搭
載部の裏面どうしの積層接着により共通接続され、図3
(D)の回路図に示すように、CMOSの出力端VOUT
となる。また、Pチャネル型MOSFET2のソース端
子S1 は正電源ラインVCCに接続され、Nチャネル型M
OSFET2’のソース端子S2 は負電源ラインVEEに
接続され、両MOSFETのゲート端子G1 ,G2 はパ
ッケージの外部で共通接続されてこのCMOSの入力端
VINとなる。
Nチャネル型MOSFET2’のドレインとはチップ搭
載部の裏面どうしの積層接着により共通接続され、図3
(D)の回路図に示すように、CMOSの出力端VOUT
となる。また、Pチャネル型MOSFET2のソース端
子S1 は正電源ラインVCCに接続され、Nチャネル型M
OSFET2’のソース端子S2 は負電源ラインVEEに
接続され、両MOSFETのゲート端子G1 ,G2 はパ
ッケージの外部で共通接続されてこのCMOSの入力端
VINとなる。
【0027】図3のコンプリメンタリー接続のMOSト
ランジスタを単一パッケージに形成した高い実装密度の
半導体装置は、図1で説明したように、製造を容易にし
て得ることができる。
ランジスタを単一パッケージに形成した高い実装密度の
半導体装置は、図1で説明したように、製造を容易にし
て得ることができる。
【0028】
【発明の効果】以上説明したように、ワイヤーボンディ
ング済みの2枚のリードフレームを封止前又は封止工程
で、チップ実装面が反対向きとなるように面接触させた
貼合せ積層し、単一パッケージ内にモールド封止するこ
とで、特殊な製法や特殊な設備を用いることなく、モー
ルド内の一枚のリードフレームの片面のみに半導体チッ
プを搭載する従来の半導体装置の製造技術をそのまま用
いて、高い実装密度を可能とする半導体装置を得ること
ができる。
ング済みの2枚のリードフレームを封止前又は封止工程
で、チップ実装面が反対向きとなるように面接触させた
貼合せ積層し、単一パッケージ内にモールド封止するこ
とで、特殊な製法や特殊な設備を用いることなく、モー
ルド内の一枚のリードフレームの片面のみに半導体チッ
プを搭載する従来の半導体装置の製造技術をそのまま用
いて、高い実装密度を可能とする半導体装置を得ること
ができる。
【図1】本発明の実施例の製造方法を示す図であり、
(A)は工程のフローチャート、(B)は各工程におけ
る断面図である。
(A)は工程のフローチャート、(B)は各工程におけ
る断面図である。
【図2】図1の製造方法で得られた一実施例の半導体装
置を示す図であり、(A)は平面図、(B)は(A)の
X−X’部の断面図、(C)は回路図である。
置を示す図であり、(A)は平面図、(B)は(A)の
X−X’部の断面図、(C)は回路図である。
【図3】図1の製造方法で得られた他の実施例の半導体
装置を示す図であり、(A)は正面図、(B)は(A)
のY−Y’部の断面図、(C)は底面図、(D)は回路
図である。
装置を示す図であり、(A)は正面図、(B)は(A)
のY−Y’部の断面図、(C)は底面図、(D)は回路
図である。
【図4】従来技術の半導体装置を示す断面図である。
1,1’ リードフレーム 2,2’ 半導体チップ 3,3’ ボンディングワイヤー 4 接着材 5 封止金型キャビティ 6,6’ 封止金型ゲート 7 封止樹脂 11,11’ リードフレームのチップ搭載部(アイ
ラド部) 12,12’ リードフレームの内部リード端子(イ
ンナーリード) 13,13’ リードフレームの外部リード端子(ア
ウターリード)
ラド部) 12,12’ リードフレームの内部リード端子(イ
ンナーリード) 13,13’ リードフレームの外部リード端子(ア
ウターリード)
Claims (7)
- 【請求項1】 第1のリードフレームのチップ搭載部の
一主表面上に第1の半導体チップを固着し、前記第1の
半導体チップと前記第1のリードフレームの内部リード
間をボンディング細線で接続し、第2のリードフレーム
のチップ搭載部の一主表面上に第2の半導体チップを固
着し、前記第2の半導体チップと前記第2のリードフレ
ームの内部リード間をボンディング細線で接続し、前記
第1および第2のリードフレームのチップ搭載部の他主
表面どうしを面接触させ、前記第1および第2の半導体
チップを一体的に樹脂によりモールド封止したことを特
徴とする半導体装置。 - 【請求項2】 前記他主面どうしは接着材を介して面接
触しこれにより両者は固着されていることを特徴とする
請求項1に記載の半導体装置。 - 【請求項3】 前記第1および第2の半導体チップはそ
れぞれバイポーラトランジスタであり、それらのコレク
タが共通接続されてコレクタコモンダーリントン接続回
路を構成することを可能とする請求項1に記載の半導体
装置。 - 【請求項4】 前記第1および第2の半導体チップはそ
れぞれNチャネルおよびPチャネル型FETであり、両
者がコンプリーメンタリー接続されていることを特徴と
する請求項1に記載の半導体装置。 - 【請求項5】 2枚のリードフレームのチップ搭載部の
一方の面にそれぞれ半導体チップをマウントし、このマ
ウントされた半導体チップとそれぞれのリードフレーム
の内部リード間をボンディング細線で接続し、しかる
後、前記半導体チップがたがいに反対向きとなるように
前記2枚のリードフレームのチップ搭載部の他方の面ど
うしを面接触させ、この状態でこれらの半導体チップを
単一パッケージ内にモールドすることを特徴とする半導
体装置の製造方法。 - 【請求項6】 前記他方の面どうしの面接触は、モール
ド工程の前に接着材を介して両者を固着して行うことを
特徴とする請求項5に記載の半導体装置の製造方法。 - 【請求項7】 前記他方の面どうしの面接触は、モール
ド工程の金型へのセットにおいて行うことを特徴とする
請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5224317A JPH0778937A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5224317A JPH0778937A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0778937A true JPH0778937A (ja) | 1995-03-20 |
Family
ID=16811859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5224317A Pending JPH0778937A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0778937A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0536893A (ja) * | 1991-08-02 | 1993-02-12 | Nec Corp | 混成集積回路 |
JP4120247B2 (ja) * | 2002-03-26 | 2008-07-16 | 松下電工株式会社 | 美容器具 |
-
1993
- 1993-09-09 JP JP5224317A patent/JPH0778937A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0536893A (ja) * | 1991-08-02 | 1993-02-12 | Nec Corp | 混成集積回路 |
JP4120247B2 (ja) * | 2002-03-26 | 2008-07-16 | 松下電工株式会社 | 美容器具 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960813 |