JPH0778937A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0778937A JPH0778937A JP5224317A JP22431793A JPH0778937A JP H0778937 A JPH0778937 A JP H0778937A JP 5224317 A JP5224317 A JP 5224317A JP 22431793 A JP22431793 A JP 22431793A JP H0778937 A JPH0778937 A JP H0778937A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
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Abstract
(57)【要約】
【目的】高密度実装可能な半導体装置を容易な製造方法
で得る。 【構成】２枚のリードフレームの主表面にそれぞれ個別
にチップマウント及びワイヤーボンディング工程を行
い、封止前または封止工程でリードフレームどうしを貼
合せ、単一パッケージ内にモールド封止する。
で得る。 【構成】２枚のリードフレームの主表面にそれぞれ個別
にチップマウント及びワイヤーボンディング工程を行
い、封止前または封止工程でリードフレームどうしを貼
合せ、単一パッケージ内にモールド封止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特にリードフレームに半導体チップを
搭載した半導体装置及びその製造方法に関する。
造方法に係わり、特にリードフレームに半導体チップを
搭載した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】リードフレームのチップ搭載部（アイラ
ンド部）の片面に１個もしくは複数個の半導体チップを
搭載し樹脂で封止した半導体装置は広く用いられてい
る。
ンド部）の片面に１個もしくは複数個の半導体チップを
搭載し樹脂で封止した半導体装置は広く用いられてい
る。
【０００３】一方、図４に示すように、１つのリードフ
レーム１のチップ搭載部１１の上面および下面に半導体
集積回路チップ２，２’をそれぞれ搭載固着し、半導体
チップ２の電極と内部リード（インナーリード）１２の
上面とをボンディング細線３で接続し、半導体チップ
２’の電極と内部リード１２の下面とをボンディング細
線３’で接続し、樹脂７で全体を封止する構造が実装密
度を高めた半導体集積回路装置として、例えば、特開平
１−２２０８３７号公報もしくは特開平２−２０９７６
１号公報に開示されてある。
レーム１のチップ搭載部１１の上面および下面に半導体
集積回路チップ２，２’をそれぞれ搭載固着し、半導体
チップ２の電極と内部リード（インナーリード）１２の
上面とをボンディング細線３で接続し、半導体チップ
２’の電極と内部リード１２の下面とをボンディング細
線３’で接続し、樹脂７で全体を封止する構造が実装密
度を高めた半導体集積回路装置として、例えば、特開平
１−２２０８３７号公報もしくは特開平２−２０９７６
１号公報に開示されてある。
【０００４】
【発明が解決しようとする課題】上述した従来の個別半
導体装置において、リードフレームの片方の面のみに半
導体チップを搭載している構造では、パッケージの寸法
（封止樹脂の外形寸法）が半導体チップの面積の大きさ
で制限されてパッケージの小型化が困難となる。また、
表面実装パッケージにおける電流容量の大きな半導体チ
ップの搭載や単一パッケージ内での複数の半導体チップ
による複合接続搭載も困難となる。
導体装置において、リードフレームの片方の面のみに半
導体チップを搭載している構造では、パッケージの寸法
（封止樹脂の外形寸法）が半導体チップの面積の大きさ
で制限されてパッケージの小型化が困難となる。また、
表面実装パッケージにおける電流容量の大きな半導体チ
ップの搭載や単一パッケージ内での複数の半導体チップ
による複合接続搭載も困難となる。
【０００５】一方、図４に示す半導体集積回路装置で
は、１つのリードフレームのチップ搭載部の上面および
下面の両面にそれぞれ半導体チップを搭載する構造とな
っているので、製造方法上、リードフレームへ半導体チ
ップを搭載するチップマウント作業や搭載された半導体
チップの電極と各内部リード間をボンディング細線で接
続するワイヤーボンディング作業とを同一のリードフレ
ームの上面側および下面側の両方に実施する必要があ
る。このために製造工程が複雑となり、工程数の増加あ
るいはマウンター、ボンダー、搬送等で特殊な構造の設
備が必要となり、製造コストや製造技術上の大きな問題
があった。
は、１つのリードフレームのチップ搭載部の上面および
下面の両面にそれぞれ半導体チップを搭載する構造とな
っているので、製造方法上、リードフレームへ半導体チ
ップを搭載するチップマウント作業や搭載された半導体
チップの電極と各内部リード間をボンディング細線で接
続するワイヤーボンディング作業とを同一のリードフレ
ームの上面側および下面側の両方に実施する必要があ
る。このために製造工程が複雑となり、工程数の増加あ
るいはマウンター、ボンダー、搬送等で特殊な構造の設
備が必要となり、製造コストや製造技術上の大きな問題
があった。
【０００６】本発明の目的は、上記従来技術の欠点を除
去した有効な半導体装置及びその製造方法を提供するこ
とである。
去した有効な半導体装置及びその製造方法を提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明の特徴は、第１の
リードフレームのチップ搭載部の一主表面上に第１の半
導体チップを固着し、前記第１の半導体チップと前記第
１のリードフレームの内部リード間をボンディング細線
で接続し、第２のリードフレームのチップ搭載部の一主
表面上に第２の半導体チップを固着し、前記第２の半導
体チップと前記第２のリードフレームの内部リード間を
ボンディング細線で接続し、前記第１および第２のリー
ドフレームのチップ搭載部の他主表面どうしを面接触さ
せ、前記第１および第２の半導体チップを一体的に樹脂
によりモールド封止した半導体装置にある。ここで他主
面どうしは接着材を介して面接触しこれにより両者は固
着されていることができる。また、前記第１および第２
の半導体チップはそれぞれバイポーラトランジスタであ
り、それらのコレクタが共通接続されてコレクタコモン
ダーリントン接続回路を構成することを可能とすること
ができる。あるいは、前記第１および第２の半導体チッ
プはそれぞれＮチャネルおよびＰチャネル型ＦＥＴであ
り、両者がコンプリーメンタリー接続されていることが
できる。
リードフレームのチップ搭載部の一主表面上に第１の半
導体チップを固着し、前記第１の半導体チップと前記第
１のリードフレームの内部リード間をボンディング細線
で接続し、第２のリードフレームのチップ搭載部の一主
表面上に第２の半導体チップを固着し、前記第２の半導
体チップと前記第２のリードフレームの内部リード間を
ボンディング細線で接続し、前記第１および第２のリー
ドフレームのチップ搭載部の他主表面どうしを面接触さ
せ、前記第１および第２の半導体チップを一体的に樹脂
によりモールド封止した半導体装置にある。ここで他主
面どうしは接着材を介して面接触しこれにより両者は固
着されていることができる。また、前記第１および第２
の半導体チップはそれぞれバイポーラトランジスタであ
り、それらのコレクタが共通接続されてコレクタコモン
ダーリントン接続回路を構成することを可能とすること
ができる。あるいは、前記第１および第２の半導体チッ
プはそれぞれＮチャネルおよびＰチャネル型ＦＥＴであ
り、両者がコンプリーメンタリー接続されていることが
できる。
【０００８】本発明の他の特徴は、２枚のリードフレー
ムのチップ搭載部の一方の面にそれぞれ半導体チップを
マウントし、このマウントされた半導体チップとそれぞ
れのリードフレームの内部リード間をボンディング細線
で接続し、しかる後、前記半導体チップがたがいに反対
向きとなるように前記２枚のリードフレームのチップ搭
載部の他方の面どうしを面接触させ、この状態でこれら
の半導体チップを単一パッケージ内にモールドする半導
体装置の製造方法にある。ここで、前記他方の面どうし
の面接触は、モールド工程の前に接着材を介して両者を
固着して行うことができる。あるいは、前記他方の面ど
うしの面接触は、モールド工程の金型へのセットにおい
て行うことができる。
ムのチップ搭載部の一方の面にそれぞれ半導体チップを
マウントし、このマウントされた半導体チップとそれぞ
れのリードフレームの内部リード間をボンディング細線
で接続し、しかる後、前記半導体チップがたがいに反対
向きとなるように前記２枚のリードフレームのチップ搭
載部の他方の面どうしを面接触させ、この状態でこれら
の半導体チップを単一パッケージ内にモールドする半導
体装置の製造方法にある。ここで、前記他方の面どうし
の面接触は、モールド工程の前に接着材を介して両者を
固着して行うことができる。あるいは、前記他方の面ど
うしの面接触は、モールド工程の金型へのセットにおい
て行うことができる。
【０００９】
【実施例】以下、図面を参照して本発明を説明する。
【００１０】図１は本発明の実施例の製造方法を示すフ
ローチャート（Ａ）および断面図（Ｂ）である。第１の
リードフレーム１のチップ搭載部（アイランド部）１１
の一方の主面（表面）上に第１の半導体チップ２を固着
搭載（第１のチップマウント工程）した後、、第１の半
導体チップ２の表面に形成されてあるボンディング電極
（図示省略、以下同じ）と第１のリードフレーム１の内
部リード（インナーリード）１２とをボンディング細線
３によりボンディング接続する（第１のワイヤーボンデ
ィング工程）。同様に、第２のリードフレーム１’のチ
ップ搭載部（アイランド部）１１’の一方の主面（表
面）上に第２の半導体チップ２’を固着搭載（第２のチ
ップマウント工程）した後、、第２の半導体チップ２’
の表面に形成されてあるボンディング電極と第２のリー
ドフレーム１’の内部リード（インナーリード）１２’
とをボンディング細線３’によりボンディング接続する
（第２のワイヤーボンディング工程）。
ローチャート（Ａ）および断面図（Ｂ）である。第１の
リードフレーム１のチップ搭載部（アイランド部）１１
の一方の主面（表面）上に第１の半導体チップ２を固着
搭載（第１のチップマウント工程）した後、、第１の半
導体チップ２の表面に形成されてあるボンディング電極
（図示省略、以下同じ）と第１のリードフレーム１の内
部リード（インナーリード）１２とをボンディング細線
３によりボンディング接続する（第１のワイヤーボンデ
ィング工程）。同様に、第２のリードフレーム１’のチ
ップ搭載部（アイランド部）１１’の一方の主面（表
面）上に第２の半導体チップ２’を固着搭載（第２のチ
ップマウント工程）した後、、第２の半導体チップ２’
の表面に形成されてあるボンディング電極と第２のリー
ドフレーム１’の内部リード（インナーリード）１２’
とをボンディング細線３’によりボンディング接続する
（第２のワイヤーボンディング工程）。
【００１１】次に、第１および第２の半導体チップ２，
２’がたがいに反対向きになるように、第１のリードフ
レーム１のチップ搭載部１２の第１の半導体チップ２が
搭載されない方の他方の主面（裏面）と第２のリードフ
レーム１’のチップ搭載部１２’の第２の半導体チップ
２’が搭載されない方の他方の主面（裏面）とをはんだ
ペースト等の導電性接着材４により貼合せ積層する（リ
ードフレーム貼合せ工程）。
２’がたがいに反対向きになるように、第１のリードフ
レーム１のチップ搭載部１２の第１の半導体チップ２が
搭載されない方の他方の主面（裏面）と第２のリードフ
レーム１’のチップ搭載部１２’の第２の半導体チップ
２’が搭載されない方の他方の主面（裏面）とをはんだ
ペースト等の導電性接着材４により貼合せ積層する（リ
ードフレーム貼合せ工程）。
【００１２】次に、樹脂封止工程において、封止金型の
キャビティ５の中に、貼合せられた２枚のリードフレー
ムの位置決め穴が金型の位置決めピンと合うようにセッ
トし、金型ゲート６および６’より樹脂供給を行い、樹
脂モールド７を行う。
キャビティ５の中に、貼合せられた２枚のリードフレー
ムの位置決め穴が金型の位置決めピンと合うようにセッ
トし、金型ゲート６および６’より樹脂供給を行い、樹
脂モールド７を行う。
【００１３】あるいは、樹脂封止工程において金型へ各
リードフレームをそれぞれセットする際に両者の裏面ど
うしを面接触させることもできる。
リードフレームをそれぞれセットする際に両者の裏面ど
うしを面接触させることもできる。
【００１４】この製造方法においては、２枚のリードフ
レームを用い、各々個別にリードフレームの片方の面に
チップマウント及びボンディング配線を行う製法となっ
ているので、従来と同じ設備、製法でワイヤボンディン
グ迄の加工が可能である。
レームを用い、各々個別にリードフレームの片方の面に
チップマウント及びボンディング配線を行う製法となっ
ているので、従来と同じ設備、製法でワイヤボンディン
グ迄の加工が可能である。
【００１５】さらに、封止前又は封止工程でこれら２枚
のリードフレームの貼合せ積層を行うことで、同一パッ
ケージ内のリードフレーム対の上側及び下側の両面にそ
れぞれ半導体チップの搭載が可能になるから、図４の半
導体装置と同様に高密度実装が可能なものとなる。
のリードフレームの貼合せ積層を行うことで、同一パッ
ケージ内のリードフレーム対の上側及び下側の両面にそ
れぞれ半導体チップの搭載が可能になるから、図４の半
導体装置と同様に高密度実装が可能なものとなる。
【００１６】図２は、図１の実施例の製造方法により得
られた表面実装タイプのミニモールドパッケージに複合
接続素子を搭載した半導体装置を示す図であり、図２
（Ａ）は平面図、図２（Ｂ）は図２（Ａ）のＸ−Ｘ’部
の断面図、図２（Ｃ）は回路図である。
られた表面実装タイプのミニモールドパッケージに複合
接続素子を搭載した半導体装置を示す図であり、図２
（Ａ）は平面図、図２（Ｂ）は図２（Ａ）のＸ−Ｘ’部
の断面図、図２（Ｃ）は回路図である。
【００１７】尚、図２において図１と同じ機能もしくは
類似の機能の箇所は同一の符号で示してある。
類似の機能の箇所は同一の符号で示してある。
【００１８】第１のリードフレーム１のチップ搭載部１
１に第１の半導体チップ２として第１のＮＰＮ型バイポ
ーラトランジスタＴｒ1 が搭載され、Ｔｒ1 のエミッタ
およびベースはそれぞれ内部リード（インナーリード）
１２にボンディング細線３により接続されてその外部リ
ード（アウターリード）１３がそれぞれエミッタ端子Ｅ
1 およびベース端子Ｂ1 として、またＴｒ1 チップの裏
面がコレクタとなりそのままチップ搭載部１１に接続さ
れそれに繋がる外部リード１３がコレクタ端子Ｃ1 とし
てそれぞれモールド樹脂７の側面（図で左側の側面）か
ら導出されている。
１に第１の半導体チップ２として第１のＮＰＮ型バイポ
ーラトランジスタＴｒ1 が搭載され、Ｔｒ1 のエミッタ
およびベースはそれぞれ内部リード（インナーリード）
１２にボンディング細線３により接続されてその外部リ
ード（アウターリード）１３がそれぞれエミッタ端子Ｅ
1 およびベース端子Ｂ1 として、またＴｒ1 チップの裏
面がコレクタとなりそのままチップ搭載部１１に接続さ
れそれに繋がる外部リード１３がコレクタ端子Ｃ1 とし
てそれぞれモールド樹脂７の側面（図で左側の側面）か
ら導出されている。
【００１９】同様に第１のリードフレーム１とそのチッ
プ搭載部の裏面どうしが積層接着される第２のリードフ
レーム１’のチップ搭載部１１’に第２の半導体チップ
２’として第２のＮＰＮ型バイポーラトランジスタＴｒ
2 が搭載され、Ｔｒ2 のエミッタおよびベースはそれぞ
れ内部リード１２’にボンディング細線３’により接続
されてその外部リード１３がそれぞれエミッタ端子Ｅ2
およびベース端子Ｂ2として、またＴｒ2 チップの裏面
がコレクタとなりそのままチップ搭載部１１’に接続さ
れそれに繋がる外部リード１３’がコレクタ端子Ｃ2 と
してそれぞれモールド樹脂７の側面（図で右側の側面）
から導出されている。
プ搭載部の裏面どうしが積層接着される第２のリードフ
レーム１’のチップ搭載部１１’に第２の半導体チップ
２’として第２のＮＰＮ型バイポーラトランジスタＴｒ
2 が搭載され、Ｔｒ2 のエミッタおよびベースはそれぞ
れ内部リード１２’にボンディング細線３’により接続
されてその外部リード１３がそれぞれエミッタ端子Ｅ2
およびベース端子Ｂ2として、またＴｒ2 チップの裏面
がコレクタとなりそのままチップ搭載部１１’に接続さ
れそれに繋がる外部リード１３’がコレクタ端子Ｃ2 と
してそれぞれモールド樹脂７の側面（図で右側の側面）
から導出されている。
【００２０】Ｔｒ1 のコレクタとＴｒ2 のコレクタとは
リードフレームのチップ搭載部の裏面どうしの積層接着
により共通接続され、図２（Ｃ）に示すように、Ｔｒ1
のエミッタ端子Ｅ1 とＴｒ2 のベース端子Ｂ2 とをパッ
ケージの外部で接続（点線で示す）することによりコレ
クタコモンのダーリントン接続素子を構成した半導体装
置となる。
リードフレームのチップ搭載部の裏面どうしの積層接着
により共通接続され、図２（Ｃ）に示すように、Ｔｒ1
のエミッタ端子Ｅ1 とＴｒ2 のベース端子Ｂ2 とをパッ
ケージの外部で接続（点線で示す）することによりコレ
クタコモンのダーリントン接続素子を構成した半導体装
置となる。
【００２１】尚、第１および第２の半導体チップとして
それぞれＰＮＰ型のバイポーラトランジスタを用いて、
コレクタコモンのダーリントン接続素子を構成した半導
体装置とすることもできる。
それぞれＰＮＰ型のバイポーラトランジスタを用いて、
コレクタコモンのダーリントン接続素子を構成した半導
体装置とすることもできる。
【００２２】この図２のダーリントン接続のバイポーラ
トランジスタを単一パッケージに形成した高い実装密度
の半導体装置は、図１で説明したように、製造を容易に
して得ることができる。
トランジスタを単一パッケージに形成した高い実装密度
の半導体装置は、図１で説明したように、製造を容易に
して得ることができる。
【００２３】図３は図１の一実施例の製造方法により得
られたＣＭＯＳ構造の自立タイプの半導体装置を示し、
図３（Ａ）は正面図、図３（Ｂ）は図３（Ａ）のＹ−
Ｙ’部の断面図、図３（Ｃ）は図３（Ａ）の底面図、図
３（Ｄ）は回路図である。尚、図３において図１と同じ
機能もしくは類似の機能の箇所は同一の符号で示してあ
る。
られたＣＭＯＳ構造の自立タイプの半導体装置を示し、
図３（Ａ）は正面図、図３（Ｂ）は図３（Ａ）のＹ−
Ｙ’部の断面図、図３（Ｃ）は図３（Ａ）の底面図、図
３（Ｄ）は回路図である。尚、図３において図１と同じ
機能もしくは類似の機能の箇所は同一の符号で示してあ
る。
【００２４】第１のリードフレーム１のチップ搭載部１
１に第１の半導体チップ２としてＰチャネル型ＭＯＳＦ
ＥＴが搭載され、このＭＯＳＦＥＴ２のソースおよびゲ
ートはそれぞれ内部リード（インナーリード）１２にボ
ンディング細線３により接続されてその外部リード（ア
ウターリード）１３がそれぞれＰチャネルＭＯＳＦＥＴ
のソース端子Ｓ1 およびゲート端子Ｇ1 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部１１
に接続されそれに繋がる外部リード１３がドレイン端子
Ｄ1 としてそれぞれモールド樹脂７の側面（図で下側の
側面）から導出されている。
１に第１の半導体チップ２としてＰチャネル型ＭＯＳＦ
ＥＴが搭載され、このＭＯＳＦＥＴ２のソースおよびゲ
ートはそれぞれ内部リード（インナーリード）１２にボ
ンディング細線３により接続されてその外部リード（ア
ウターリード）１３がそれぞれＰチャネルＭＯＳＦＥＴ
のソース端子Ｓ1 およびゲート端子Ｇ1 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部１１
に接続されそれに繋がる外部リード１３がドレイン端子
Ｄ1 としてそれぞれモールド樹脂７の側面（図で下側の
側面）から導出されている。
【００２５】同様に第１のリードフレーム１とそのチッ
プ搭載部の裏面どうしが積層接着される第２のリードフ
レーム１’のチップ搭載部１１’に第２の半導体チップ
２’としてＮチャネルＭＯＳＦＥＴが搭載され、このＭ
ＯＳＦＥＴ２’のソースおよびゲートはそれぞれ内部リ
ード１２’にボンディング細線３’により接続されてそ
の外部リード１３’がそれぞれＮチャネルＭＯＳＦＥＴ
のソース端子Ｓ2 およびゲート端子Ｇ2 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部１
１’に接続されそれに繋がる外部リード１３’がドレイ
ン端子Ｄ2 としてそれぞれモールド樹脂７の側面（図で
下側の側面）から導出されている。
プ搭載部の裏面どうしが積層接着される第２のリードフ
レーム１’のチップ搭載部１１’に第２の半導体チップ
２’としてＮチャネルＭＯＳＦＥＴが搭載され、このＭ
ＯＳＦＥＴ２’のソースおよびゲートはそれぞれ内部リ
ード１２’にボンディング細線３’により接続されてそ
の外部リード１３’がそれぞれＮチャネルＭＯＳＦＥＴ
のソース端子Ｓ2 およびゲート端子Ｇ2 として、またチ
ップの裏面がドレインとなりそのままチップ搭載部１
１’に接続されそれに繋がる外部リード１３’がドレイ
ン端子Ｄ2 としてそれぞれモールド樹脂７の側面（図で
下側の側面）から導出されている。
【００２６】Ｐチャネル型ＭＯＳＦＥＴ２のドレインと
Ｎチャネル型ＭＯＳＦＥＴ２’のドレインとはチップ搭
載部の裏面どうしの積層接着により共通接続され、図３
（Ｄ）の回路図に示すように、ＣＭＯＳの出力端ＶOUT
となる。また、Ｐチャネル型ＭＯＳＦＥＴ２のソース端
子Ｓ1 は正電源ラインＶCCに接続され、Ｎチャネル型Ｍ
ＯＳＦＥＴ２’のソース端子Ｓ2 は負電源ラインＶEEに
接続され、両ＭＯＳＦＥＴのゲート端子Ｇ1 ，Ｇ2 はパ
ッケージの外部で共通接続されてこのＣＭＯＳの入力端
ＶINとなる。
Ｎチャネル型ＭＯＳＦＥＴ２’のドレインとはチップ搭
載部の裏面どうしの積層接着により共通接続され、図３
（Ｄ）の回路図に示すように、ＣＭＯＳの出力端ＶOUT
となる。また、Ｐチャネル型ＭＯＳＦＥＴ２のソース端
子Ｓ1 は正電源ラインＶCCに接続され、Ｎチャネル型Ｍ
ＯＳＦＥＴ２’のソース端子Ｓ2 は負電源ラインＶEEに
接続され、両ＭＯＳＦＥＴのゲート端子Ｇ1 ，Ｇ2 はパ
ッケージの外部で共通接続されてこのＣＭＯＳの入力端
ＶINとなる。
【００２７】図３のコンプリメンタリー接続のＭＯＳト
ランジスタを単一パッケージに形成した高い実装密度の
半導体装置は、図１で説明したように、製造を容易にし
て得ることができる。
ランジスタを単一パッケージに形成した高い実装密度の
半導体装置は、図１で説明したように、製造を容易にし
て得ることができる。
【００２８】
【発明の効果】以上説明したように、ワイヤーボンディ
ング済みの２枚のリードフレームを封止前又は封止工程
で、チップ実装面が反対向きとなるように面接触させた
貼合せ積層し、単一パッケージ内にモールド封止するこ
とで、特殊な製法や特殊な設備を用いることなく、モー
ルド内の一枚のリードフレームの片面のみに半導体チッ
プを搭載する従来の半導体装置の製造技術をそのまま用
いて、高い実装密度を可能とする半導体装置を得ること
ができる。
ング済みの２枚のリードフレームを封止前又は封止工程
で、チップ実装面が反対向きとなるように面接触させた
貼合せ積層し、単一パッケージ内にモールド封止するこ
とで、特殊な製法や特殊な設備を用いることなく、モー
ルド内の一枚のリードフレームの片面のみに半導体チッ
プを搭載する従来の半導体装置の製造技術をそのまま用
いて、高い実装密度を可能とする半導体装置を得ること
ができる。
【図１】本発明の実施例の製造方法を示す図であり、
（Ａ）は工程のフローチャート、（Ｂ）は各工程におけ
る断面図である。
（Ａ）は工程のフローチャート、（Ｂ）は各工程におけ
る断面図である。
【図２】図１の製造方法で得られた一実施例の半導体装
置を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｘ−Ｘ’部の断面図、（Ｃ）は回路図である。
置を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｘ−Ｘ’部の断面図、（Ｃ）は回路図である。
【図３】図１の製造方法で得られた他の実施例の半導体
装置を示す図であり、（Ａ）は正面図、（Ｂ）は（Ａ）
のＹ−Ｙ’部の断面図、（Ｃ）は底面図、（Ｄ）は回路
図である。
装置を示す図であり、（Ａ）は正面図、（Ｂ）は（Ａ）
のＹ−Ｙ’部の断面図、（Ｃ）は底面図、（Ｄ）は回路
図である。
【図４】従来技術の半導体装置を示す断面図である。
１，１’ リードフレーム ２，２’ 半導体チップ ３，３’ ボンディングワイヤー ４ 接着材 ５ 封止金型キャビティ ６，６’ 封止金型ゲート ７ 封止樹脂 １１，１１’ リードフレームのチップ搭載部（アイ
ラド部） １２，１２’ リードフレームの内部リード端子（イ
ンナーリード） １３，１３’ リードフレームの外部リード端子（ア
ウターリード）
ラド部） １２，１２’ リードフレームの内部リード端子（イ
ンナーリード） １３，１３’ リードフレームの外部リード端子（ア
ウターリード）
Claims (7)
- 【請求項１】 第１のリードフレームのチップ搭載部の
一主表面上に第１の半導体チップを固着し、前記第１の
半導体チップと前記第１のリードフレームの内部リード
間をボンディング細線で接続し、第２のリードフレーム
のチップ搭載部の一主表面上に第２の半導体チップを固
着し、前記第２の半導体チップと前記第２のリードフレ
ームの内部リード間をボンディング細線で接続し、前記
第１および第２のリードフレームのチップ搭載部の他主
表面どうしを面接触させ、前記第１および第２の半導体
チップを一体的に樹脂によりモールド封止したことを特
徴とする半導体装置。 - 【請求項２】 前記他主面どうしは接着材を介して面接
触しこれにより両者は固着されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記第１および第２の半導体チップはそ
れぞれバイポーラトランジスタであり、それらのコレク
タが共通接続されてコレクタコモンダーリントン接続回
路を構成することを可能とする請求項１に記載の半導体
装置。 - 【請求項４】 前記第１および第２の半導体チップはそ
れぞれＮチャネルおよびＰチャネル型ＦＥＴであり、両
者がコンプリーメンタリー接続されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項５】 ２枚のリードフレームのチップ搭載部の
一方の面にそれぞれ半導体チップをマウントし、このマ
ウントされた半導体チップとそれぞれのリードフレーム
の内部リード間をボンディング細線で接続し、しかる
後、前記半導体チップがたがいに反対向きとなるように
前記２枚のリードフレームのチップ搭載部の他方の面ど
うしを面接触させ、この状態でこれらの半導体チップを
単一パッケージ内にモールドすることを特徴とする半導
体装置の製造方法。 - 【請求項６】 前記他方の面どうしの面接触は、モール
ド工程の前に接着材を介して両者を固着して行うことを
特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記他方の面どうしの面接触は、モール
ド工程の金型へのセットにおいて行うことを特徴とする
請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224317A JPH0778937A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224317A JPH0778937A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778937A true JPH0778937A (ja) | 1995-03-20 |
Family
ID=16811859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224317A Pending JPH0778937A (ja) | 1993-09-09 | 1993-09-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778937A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536893A (ja) * | 1991-08-02 | 1993-02-12 | Nec Corp | 混成集積回路 |
| JP4120247B2 (ja) * | 2002-03-26 | 2008-07-16 | 松下電工株式会社 | 美容器具 |
-
1993
- 1993-09-09 JP JP5224317A patent/JPH0778937A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536893A (ja) * | 1991-08-02 | 1993-02-12 | Nec Corp | 混成集積回路 |
| JP4120247B2 (ja) * | 2002-03-26 | 2008-07-16 | 松下電工株式会社 | 美容器具 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960813 |