JPH11111910A - マルチチップマウント半導体装置及びその製造方法 - Google Patents
マルチチップマウント半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 パッケージサイズに対して、比較的面積の大
きい半導体チップをマウントすることである。 【解決手段】 非導電性テープ１１の上下の面に予め回
路化された第１、第２のリードフレーム１５のそれぞれ
の背面を貼り付け、更に第１、第２のリードフレーム１
５上にそれぞれ半導体チップ１４ａ，１４ｂをマウント
した後、これらをモールド樹脂で封止してパッケージ化
する。これにより、モールド樹脂で形成したパッケージ
の大きさを小形にしたまま、半導体チップをマウントす
るリードフレーム面が従来のそれの少なくとも２倍とな
るため、比較的面積の大きい半導体チップを容易にマウ
ントすることができるようになる。
きい半導体チップをマウントすることである。 【解決手段】 非導電性テープ１１の上下の面に予め回
路化された第１、第２のリードフレーム１５のそれぞれ
の背面を貼り付け、更に第１、第２のリードフレーム１
５上にそれぞれ半導体チップ１４ａ，１４ｂをマウント
した後、これらをモールド樹脂で封止してパッケージ化
する。これにより、モールド樹脂で形成したパッケージ
の大きさを小形にしたまま、半導体チップをマウントす
るリードフレーム面が従来のそれの少なくとも２倍とな
るため、比較的面積の大きい半導体チップを容易にマウ
ントすることができるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、予め回路化された
リードフレーム上に多数の半導体チップがマウントされ
てパッケージ化されたマルチチップマウント半導体装置
及びその製造方法に関する。
リードフレーム上に多数の半導体チップがマウントされ
てパッケージ化されたマルチチップマウント半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】図２は従来の半導体ＩＣの構造例を示し
た断面図である。中央のリードフレーム（搭載台部）１
上に半導体チップ２がマウントされ、この半導体チップ
２と外側のリードフレーム１はボンディングワイヤ３に
より電気的に接続されている。これらリードフレーム
１、半導体チップ２、ボンディングワイヤ３はモールド
樹脂４で周囲を封止されて、パッケージ化されている。
た断面図である。中央のリードフレーム（搭載台部）１
上に半導体チップ２がマウントされ、この半導体チップ
２と外側のリードフレーム１はボンディングワイヤ３に
より電気的に接続されている。これらリードフレーム
１、半導体チップ２、ボンディングワイヤ３はモールド
樹脂４で周囲を封止されて、パッケージ化されている。
【０００３】このような従来からの半導体ＩＣの製造技
術及び実装技術において、半導体ＩＣをＩＣ基板に実装
する面積を小さくには、ＩＣパッケージの外形の小型
化、半導体ＩＣの外部端子の多ピン化及び半導体ＩＣに
内蔵される半導体チップの高集積化の程度に左右されて
いる。ＩＣパッケージの外形の小型化には外部端子の配
置限界（最小ピッチ等）、ボンディング端子の配置限界
及びボンディング技術によって決められており、これら
を加工限界が制約をしている。
術及び実装技術において、半導体ＩＣをＩＣ基板に実装
する面積を小さくには、ＩＣパッケージの外形の小型
化、半導体ＩＣの外部端子の多ピン化及び半導体ＩＣに
内蔵される半導体チップの高集積化の程度に左右されて
いる。ＩＣパッケージの外形の小型化には外部端子の配
置限界（最小ピッチ等）、ボンディング端子の配置限界
及びボンディング技術によって決められており、これら
を加工限界が制約をしている。
【０００４】上記のような状況において、図３に示すよ
うなマルチチップマウント（以下ＭＣＭと略称すること
もある）手法のように、予め回路化されたＭＣＭ用リー
ドフレーム５上に多数の半導体チップ２ａ，２ｂ（ここ
では２個の半導体チップしか図示していない）をマウン
トして、回路基板の縮小を図る技術が開発されている。
しかし、この手法は同一平面上に多数の半導体チップを
マウントする構造のため、パッケージサイズの面積に対
して、比較的面積の小さい半導体チップしかマウントで
きなかった。
うなマルチチップマウント（以下ＭＣＭと略称すること
もある）手法のように、予め回路化されたＭＣＭ用リー
ドフレーム５上に多数の半導体チップ２ａ，２ｂ（ここ
では２個の半導体チップしか図示していない）をマウン
トして、回路基板の縮小を図る技術が開発されている。
しかし、この手法は同一平面上に多数の半導体チップを
マウントする構造のため、パッケージサイズの面積に対
して、比較的面積の小さい半導体チップしかマウントで
きなかった。
【０００５】
【発明が解決しようとする課題】上記のように半導体Ｉ
ＣをＩＣ基板に実装する面積を小さくするために、予め
回路化されたリードフレーム上に多数の半導体チップを
同時にマウントして、回路基板の縮小を図るマルチチッ
プマウントという手法が従来より開発されている。しか
し、この手法は、パッケージサイズの面積に対して、比
較的面積の小さい半導体チップしかマウントできないと
いう問題があり、前記面積に対して比較的大きな面積の
半導体チップを多数をマウントする自由度が小さかっ
た。
ＣをＩＣ基板に実装する面積を小さくするために、予め
回路化されたリードフレーム上に多数の半導体チップを
同時にマウントして、回路基板の縮小を図るマルチチッ
プマウントという手法が従来より開発されている。しか
し、この手法は、パッケージサイズの面積に対して、比
較的面積の小さい半導体チップしかマウントできないと
いう問題があり、前記面積に対して比較的大きな面積の
半導体チップを多数をマウントする自由度が小さかっ
た。
【０００６】本発明は上述の如き従来の課題を解決する
ためになされたもので、その目的は、パッケージのサイ
ズを小さいままとして、前記サイズに対して比較的面積
の大きな半導体チップを容易にマウントすることができ
るマルチチップマウント半導体装置及びその製造方法を
提供することである。
ためになされたもので、その目的は、パッケージのサイ
ズを小さいままとして、前記サイズに対して比較的面積
の大きな半導体チップを容易にマウントすることができ
るマルチチップマウント半導体装置及びその製造方法を
提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、テープ形状の非導電材と、こ
の非導電材の一方の面に貼り付けられた予め回路化され
た第１のリードフレームと、同非導電材の他方の面に貼
り付けられた予め回路化された第２のリードフレーム
と、前記第１のリードフレーム上にマウントされる少な
くとも１個以上の第１系統の半導体チップと、前記第２
のリードフレーム上にマウントされる少なくとも１個以
上の第２系統の半導体チップと、前記第１系統の半導体
チップと前記第１のリードフレームとを電気的に接続す
るワイヤと、前記第２系統の半導体チップと前記第２の
リードフレームとを電気的に接続するワイヤとを備えた
ことにある。
に、第１の発明の特徴は、テープ形状の非導電材と、こ
の非導電材の一方の面に貼り付けられた予め回路化され
た第１のリードフレームと、同非導電材の他方の面に貼
り付けられた予め回路化された第２のリードフレーム
と、前記第１のリードフレーム上にマウントされる少な
くとも１個以上の第１系統の半導体チップと、前記第２
のリードフレーム上にマウントされる少なくとも１個以
上の第２系統の半導体チップと、前記第１系統の半導体
チップと前記第１のリードフレームとを電気的に接続す
るワイヤと、前記第２系統の半導体チップと前記第２の
リードフレームとを電気的に接続するワイヤとを備えた
ことにある。
【０００８】この第１の発明によれば、予め回路化され
た第１のリードフレームと第２のリードフレームがテー
プ形状の非導電材を挟んでサンドイッチ状に互いに電気
的に絶縁されて貼り付けられている。このように２個の
リードフレームをサンドイッチ状にしても、サイズを大
きくする要因にはならないので、全体のサイズはほぼそ
のままで、半導体チップをマウントするリードフレーム
面が少なくとも従来の２倍になつている。これにより、
比較的大きな面積を有する半導体チップが容易にマウン
トされる。
た第１のリードフレームと第２のリードフレームがテー
プ形状の非導電材を挟んでサンドイッチ状に互いに電気
的に絶縁されて貼り付けられている。このように２個の
リードフレームをサンドイッチ状にしても、サイズを大
きくする要因にはならないので、全体のサイズはほぼそ
のままで、半導体チップをマウントするリードフレーム
面が少なくとも従来の２倍になつている。これにより、
比較的大きな面積を有する半導体チップが容易にマウン
トされる。
【０００９】第２の発明の特徴は、テープ形状の非導電
材と、この非導電材の一方の面に貼り付けられた予め回
路化された第１のリードフレームと、同非導電材の他方
の面に貼り付けられた予め回路化された第２のリードフ
レームと、前記第１のリードフレーム上にマウントされ
る少なくとも１個以上の第１系統の半導体チップと、前
記第２のリードフレーム上にマウントされる少なくとも
１個以上の第２系統の半導体チップと、前記第１系統の
半導体チップと前記第１のリードフレームとを電気的に
接続するワイヤと、前記第２系統の半導体チップと前記
第２のリードフレームとを電気的に接続するワイヤと、
前記テープ形状の非導電材と第１、第２のリードフレー
ムと前記第１、第２系統の半導体チップ及びワイヤの周
囲を樹脂封止して形成したパッケージと、を備えたこと
にある。
材と、この非導電材の一方の面に貼り付けられた予め回
路化された第１のリードフレームと、同非導電材の他方
の面に貼り付けられた予め回路化された第２のリードフ
レームと、前記第１のリードフレーム上にマウントされ
る少なくとも１個以上の第１系統の半導体チップと、前
記第２のリードフレーム上にマウントされる少なくとも
１個以上の第２系統の半導体チップと、前記第１系統の
半導体チップと前記第１のリードフレームとを電気的に
接続するワイヤと、前記第２系統の半導体チップと前記
第２のリードフレームとを電気的に接続するワイヤと、
前記テープ形状の非導電材と第１、第２のリードフレー
ムと前記第１、第２系統の半導体チップ及びワイヤの周
囲を樹脂封止して形成したパッケージと、を備えたこと
にある。
【００１０】この第２の発明によれば、予め回路化され
た第１のリードフレームと第２のリードフレームがテー
プ形状の非導電材を挟んでサンドイッチ状に互いに電気
的に絶縁されて貼り付けられており、これら部品の周囲
を樹脂で封止してパッケージ化されている。このように
２個のリードフレームをサンドイッチ状にしても、サイ
ズを大きくする要因にはならないので、前記パッケージ
は小型のままで、半導体チップをマウントするリードフ
レーム面は少なくとも従来の２倍になっている。これに
より、前記パッケージのサイズに対して比較的大きな面
積を有する半導体チップが容易にマウントされる。
た第１のリードフレームと第２のリードフレームがテー
プ形状の非導電材を挟んでサンドイッチ状に互いに電気
的に絶縁されて貼り付けられており、これら部品の周囲
を樹脂で封止してパッケージ化されている。このように
２個のリードフレームをサンドイッチ状にしても、サイ
ズを大きくする要因にはならないので、前記パッケージ
は小型のままで、半導体チップをマウントするリードフ
レーム面は少なくとも従来の２倍になっている。これに
より、前記パッケージのサイズに対して比較的大きな面
積を有する半導体チップが容易にマウントされる。
【００１１】第３の発明の特徴は、テープ形状の非導電
材の一方の面に予め回路化された第１のリードフレーム
の背面を貼り付けると共に同非導電材の他方の面に予め
回路化された第２のリードフレームの背面を貼り付ける
工程と、第１のリードフレーム上に少なくとも１個以上
の半導体チップをマウントすると共に第２のリードフレ
ーム上に少なくとも１個以上の半導体チップをマウント
する工程とを含むことである。
材の一方の面に予め回路化された第１のリードフレーム
の背面を貼り付けると共に同非導電材の他方の面に予め
回路化された第２のリードフレームの背面を貼り付ける
工程と、第１のリードフレーム上に少なくとも１個以上
の半導体チップをマウントすると共に第２のリードフレ
ーム上に少なくとも１個以上の半導体チップをマウント
する工程とを含むことである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の半導体装置の一実
施の形態を示した断面図である。非導電性テープ１１の
上下面に予め回路化されたリードフレーム１２、１３の
それぞれの背面が貼付けられている。半導体チップ１４
ａは中央のリードフレーム（搭載台部）１２上にマウン
卜され、この半導体チップ１４ａと外側のリードフレー
ム１２がボンディングワイヤ１５により電気的に接続さ
れている。同様に、半導体チップ１４ｂは中央のリード
フレーム１３（搭載台部）上にマウン卜され、この半導
体チップ１４ｂと外側のリードフレーム１３がボンディ
ングワイヤ１５により電気的に接続されている。
に基づいて説明する。図１は本発明の半導体装置の一実
施の形態を示した断面図である。非導電性テープ１１の
上下面に予め回路化されたリードフレーム１２、１３の
それぞれの背面が貼付けられている。半導体チップ１４
ａは中央のリードフレーム（搭載台部）１２上にマウン
卜され、この半導体チップ１４ａと外側のリードフレー
ム１２がボンディングワイヤ１５により電気的に接続さ
れている。同様に、半導体チップ１４ｂは中央のリード
フレーム１３（搭載台部）上にマウン卜され、この半導
体チップ１４ｂと外側のリードフレーム１３がボンディ
ングワイヤ１５により電気的に接続されている。
【００１３】これら非導電性テープ１１、リードフレー
ム１２、１３、半導体チップ１４ａ、１４ｂ、ボンディ
ングワイヤ１５の周囲はモールド樹脂１６で封止され、
パッケージ化されている。なお、非導電性テープ１１で
互いの背面を貼り合わせた上下のリードフレーム１２、
１３の外側の一端は互いに絶縁されているため、各々別
々の外部端子として使用可能な構造となっている。
ム１２、１３、半導体チップ１４ａ、１４ｂ、ボンディ
ングワイヤ１５の周囲はモールド樹脂１６で封止され、
パッケージ化されている。なお、非導電性テープ１１で
互いの背面を貼り合わせた上下のリードフレーム１２、
１３の外側の一端は互いに絶縁されているため、各々別
々の外部端子として使用可能な構造となっている。
【００１４】次に、本実施形態の半導体装置の製造方法
について説明する。まず、テープ形状の非導電性テープ
の一方の面に、予め回路化されたリードフレーム１２の
背面を貼り付けると共に、同非導電性テープ１１の他方
の面に予め回路化されたリードフレーム１３の背面を貼
り付ける。
について説明する。まず、テープ形状の非導電性テープ
の一方の面に、予め回路化されたリードフレーム１２の
背面を貼り付けると共に、同非導電性テープ１１の他方
の面に予め回路化されたリードフレーム１３の背面を貼
り付ける。
【００１５】続いて、リードフレーム１２上に半導体チ
ップ１４ａをマウントすると共に、リードフレーム１３
上に半導体チップ１４ｂをマウントする。その後に、モ
ールト゛樹脂１６で封止する。
ップ１４ａをマウントすると共に、リードフレーム１３
上に半導体チップ１４ｂをマウントする。その後に、モ
ールト゛樹脂１６で封止する。
【００１６】本実施の形態によれば、非導電性テープの
他方の面に２系統のリードフレーム１２、１３を貼り合
わせて、それぞれのリードフレーム１２、１３上に複数
の半導体チップ１４ａ、１４ｂをマウントする構造のた
め、パッケージのサイズは小さいままで、半導体チップ
をマウントする面積を少なくとも従来の２倍にすること
ができ、前記サイズに対して比較的大きな面積を持つ半
導体チップ１４ａ、１４ｂを容易にマウントすることが
でき、その分、従来より高い集積度の基板実装を可能と
して、電気回路の小型・軽量化を一層促進することがで
きる。
他方の面に２系統のリードフレーム１２、１３を貼り合
わせて、それぞれのリードフレーム１２、１３上に複数
の半導体チップ１４ａ、１４ｂをマウントする構造のた
め、パッケージのサイズは小さいままで、半導体チップ
をマウントする面積を少なくとも従来の２倍にすること
ができ、前記サイズに対して比較的大きな面積を持つ半
導体チップ１４ａ、１４ｂを容易にマウントすることが
でき、その分、従来より高い集積度の基板実装を可能と
して、電気回路の小型・軽量化を一層促進することがで
きる。
【００１７】また、１チップマウントの従来パッケージ
（図２参照）に比べ、リードフレーム１２、１３を非導
電性テープ１１を介したサンドイッチ構造としたこと
で、リードピッチを狭めることなく、２倍以上の外部端
子を保有することができる。
（図２参照）に比べ、リードフレーム１２、１３を非導
電性テープ１１を介したサンドイッチ構造としたこと
で、リードピッチを狭めることなく、２倍以上の外部端
子を保有することができる。
【００１８】更に、リードフレームを貼り合わせること
によって外部端子を増加できるため、タブタイプ（ＴＡ
Ｂ ＴＹＰＥ）のフレームとの組み合わせも容易に行う
ことができる。
によって外部端子を増加できるため、タブタイプ（ＴＡ
Ｂ ＴＹＰＥ）のフレームとの組み合わせも容易に行う
ことができる。
【００１９】
【発明の効果】以上詳細に説明したように、本発明に係
るマルチチップマウント半導体装置及びその製造方法に
よれば、パッケージサイズは小さいままで、前記サイズ
に対して比較的面積の大きい半導体チップをマウントす
ることができ、その分、従来より高い集積度の基板実装
が可能となる。
るマルチチップマウント半導体装置及びその製造方法に
よれば、パッケージサイズは小さいままで、前記サイズ
に対して比較的面積の大きい半導体チップをマウントす
ることができ、その分、従来より高い集積度の基板実装
が可能となる。
【図１】本発明のマルチチップマウント半導体装置の一
実施の形態を示した断面図である。
実施の形態を示した断面図である。
【図２】従来のマルチチップマウント半導体装置の構造
例を示した断面図である。
例を示した断面図である。
【図３】従来のマルチチップマウント半導体装置の他の
構造例を示した断面図である。
構造例を示した断面図である。
１ リードフレーム ２ 半導体チップ ３ ボンディングワイヤ ４ モールト゛樹脂 ５ ＭＣＭ用リードフレーム １１ 非導電性テープ １２、１３ リードフレーム １４ａ、１４ｂ 半導体チップ １５ ボンディングワイヤ １６ モールド樹脂
Claims (3)
- 【請求項１】 テープ形状の非導電材と、 この非導電材の一方の面に貼り付けられた予め回路化さ
れた第１のリードフレームと、 同非導電材の他方の面に貼り付けられた予め回路化され
た第２のリードフレームと、 前記第１のリードフレーム上にマウントされる少なくと
も１個以上の第１系統の半導体チップと、 前記第２のリードフレーム上にマウントされる少なくと
も１個以上の第２系統の半導体チップと、 前記第１系統の半導体チップと前記第１のリードフレー
ムとを電気的に接続するワイヤと、 前記第２系統の半導体チップと前記第２のリードフレー
ムとを電気的に接続するワイヤとを、 備えたことを特徴とするマルチチップマウント半導体装
置。 - 【請求項２】 テープ形状の非導電材と、 この非導電材の一方の面に貼り付けられた予め回路化さ
れた第１のリードフレームと、 同非導電材の他方の面に貼り付けられた予め回路化され
た第２のリードフレームと、 前記第１のリードフレーム上にマウントされる少なくと
も１個以上の第１系統の半導体チップと、 前記第２のリードフレーム上にマウントされる少なくと
も１個以上の第２系統の半導体チップと、 前記第１系統の半導体チップと前記第１のリードフレー
ムとを電気的に接続するワイヤと、 前記第２系統の半導体チップと前記第２のリードフレー
ムとを電気的に接続するワイヤと、 前記テープ形状の非導電材と第１、第２のリードフレー
ムと前記第１、第２系統の半導体チップ及びワイヤの周
囲を樹脂封止して形成したパッケージと、 を備えたことを特徴とするマルチチップマウント半導体
装置。 - 【請求項３】 テープ形状の非導電材の一方の面に、予
め回路化された第１のリードフレームの背面を貼り付け
ると共に同非導電材の他方の面に予め回路化された第２
のリードフレームの背面を貼り付ける工程と、 前記第１のリードフレーム上に少なくとも１個以上の半
導体チップをマウントすると共に前記第２のリードフレ
ーム上に少なくとも１個以上の半導体チップをマウント
する工程と、 を含むことを特徴とするマルチチップマウント半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27154297A JPH11111910A (ja) | 1997-10-03 | 1997-10-03 | マルチチップマウント半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27154297A JPH11111910A (ja) | 1997-10-03 | 1997-10-03 | マルチチップマウント半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111910A true JPH11111910A (ja) | 1999-04-23 |
Family
ID=17501525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27154297A Pending JPH11111910A (ja) | 1997-10-03 | 1997-10-03 | マルチチップマウント半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111910A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG104307A1 (en) * | 1997-09-29 | 2004-06-21 | Hitachi Ulsi Sys Co Ltd | Semiconductor device and method of producing the same |
| KR100548592B1 (ko) * | 1998-12-21 | 2006-06-01 | 주식회사 하이닉스반도체 | 적층형 마이크로 비 지 에이 패키지 |
| JP2007294884A (ja) * | 2006-03-29 | 2007-11-08 | Sanyo Electric Co Ltd | 半導体装置 |
-
1997
- 1997-10-03 JP JP27154297A patent/JPH11111910A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG104307A1 (en) * | 1997-09-29 | 2004-06-21 | Hitachi Ulsi Sys Co Ltd | Semiconductor device and method of producing the same |
| KR100548592B1 (ko) * | 1998-12-21 | 2006-06-01 | 주식회사 하이닉스반도체 | 적층형 마이크로 비 지 에이 패키지 |
| JP2007294884A (ja) * | 2006-03-29 | 2007-11-08 | Sanyo Electric Co Ltd | 半導体装置 |
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