JPH05101205A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05101205A JPH05101205A JP3256852A JP25685291A JPH05101205A JP H05101205 A JPH05101205 A JP H05101205A JP 3256852 A JP3256852 A JP 3256852A JP 25685291 A JP25685291 A JP 25685291A JP H05101205 A JPH05101205 A JP H05101205A
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- Japan
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- buffer
- line
- wiring
- lines
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Abstract
(57)【要約】
【構成】 クロック線を両端のみが結線されている２本
の平行線で構成し、クロック線とそれにつながる論理ゲ
ートの入力端子との結線は対のクロック線のどちらか一
方とする。 【効果】 論理ゲートに流れ込む電流の経路が２つ出
来、配線抵抗の影響が単に配線幅を２倍にした時上りも
はるかに低減され、バッファから遠方にある論理ゲート
に対しても十分なマージンを持たせてハイレベルを供給
することが出来る。
の平行線で構成し、クロック線とそれにつながる論理ゲ
ートの入力端子との結線は対のクロック線のどちらか一
方とする。 【効果】 論理ゲートに流れ込む電流の経路が２つ出
来、配線抵抗の影響が単に配線幅を２倍にした時上りも
はるかに低減され、バッファから遠方にある論理ゲート
に対しても十分なマージンを持たせてハイレベルを供給
することが出来る。
Description
【０００１】
【産業上の利用分野】本発明はＧａＡｓＭＥＳＦＥＴを
用いた半導体集積回路に関する。
用いた半導体集積回路に関する。
【０００２】
【従来の技術】ＧａＡｓＭＥＳＦＥＴを用いた半導体集
積回路は高速性に優れたデバイスとして確固たる地位を
築いており、近年その大規模化に向けて勢力的な技術開
発が行われている。
積回路は高速性に優れたデバイスとして確固たる地位を
築いており、近年その大規模化に向けて勢力的な技術開
発が行われている。
【０００３】ＧａＡｓＬＳＩの基本回路としてはＤＣＦ
Ｌ（Ｄｉｒｅｃｔ ＣｏｕｐｌｅｄＦＥＴ Ｌｏｇｉ
ｃ）が有望である。論理ゲート１段当たりの素子数が種
々ある基本回路群の中で最も少なくレイアウト面積、消
費電力ともに小さいからである。
Ｌ（Ｄｉｒｅｃｔ ＣｏｕｐｌｅｄＦＥＴ Ｌｏｇｉ
ｃ）が有望である。論理ゲート１段当たりの素子数が種
々ある基本回路群の中で最も少なくレイアウト面積、消
費電力ともに小さいからである。
【０００４】その他のＤＣＦＬの特徴はＨｉｇｈレベル
がＦＥＴのゲート接合電位でほぼ決まるため論理振幅が
０．６Ｖ程度と小さいことである。このことは高速性に
優れていることを意味すると同時に動作マージンがＳｉ
ＣＭＯＳなどに比べて極めて小さいことを意味する。こ
のようなことからＧａＡｓＬＳＩの設計のポイントは十
分な動作マージンを確保した上で高速性を追求すること
であるといえる。
がＦＥＴのゲート接合電位でほぼ決まるため論理振幅が
０．６Ｖ程度と小さいことである。このことは高速性に
優れていることを意味すると同時に動作マージンがＳｉ
ＣＭＯＳなどに比べて極めて小さいことを意味する。こ
のようなことからＧａＡｓＬＳＩの設計のポイントは十
分な動作マージンを確保した上で高速性を追求すること
であるといえる。
【０００５】さて高速性の追求においてはクロック系の
設計が重要なポイントとなる。ＧａＡｓＤＣＦＬで構成
した回路は高速であり、たとえば０．５μｍプロセスを
用いたＭＥＳＦＥＴで構成されたＤＦＦの最高動作周波
数はＧＨｚのオーダーとなるが、たとえ基本回路レベル
で高速動作が保証されていてもクロック系の設計が悪く
スキュウが大きければ基本回路の性能が十分反映されず
ＬＳＩ全体としての性能は良いものとはならない。特に
ＧａＡｓＬＳＩのようにＧＨｚ領域で動作するものでは
クロック系に対する要求は非常に厳しいものとなる（た
とえば５ＧＨｚのクロック周波数でスキュウをクロック
周期の１０％以下に抑えるにはそれを２０ｐｓｅｃ以下
にする必要がある）。
設計が重要なポイントとなる。ＧａＡｓＤＣＦＬで構成
した回路は高速であり、たとえば０．５μｍプロセスを
用いたＭＥＳＦＥＴで構成されたＤＦＦの最高動作周波
数はＧＨｚのオーダーとなるが、たとえ基本回路レベル
で高速動作が保証されていてもクロック系の設計が悪く
スキュウが大きければ基本回路の性能が十分反映されず
ＬＳＩ全体としての性能は良いものとはならない。特に
ＧａＡｓＬＳＩのようにＧＨｚ領域で動作するものでは
クロック系に対する要求は非常に厳しいものとなる（た
とえば５ＧＨｚのクロック周波数でスキュウをクロック
周期の１０％以下に抑えるにはそれを２０ｐｓｅｃ以下
にする必要がある）。
【０００６】クロック系の設計に際してまず決定すべき
ものはクロック信号供給方式である。クロック信号供給
方式には大きく分けて一括供給方式と分割供給方式（Ｔ
ｒｅｅ方式）がある。
ものはクロック信号供給方式である。クロック信号供給
方式には大きく分けて一括供給方式と分割供給方式（Ｔ
ｒｅｅ方式）がある。
【０００７】一括供給方式は非常に大きい駆動能力を持
つ１つのクロックバッファがすべてのクロック線を駆動
する方式である。分割供給方式（Ｔｒｅｅ方式）は初段
のクロックバッファからＴｒｅｅ状にクロックバッファ
を配置配線し、クロック線を分割して駆動する方式であ
る。
つ１つのクロックバッファがすべてのクロック線を駆動
する方式である。分割供給方式（Ｔｒｅｅ方式）は初段
のクロックバッファからＴｒｅｅ状にクロックバッファ
を配置配線し、クロック線を分割して駆動する方式であ
る。
【０００８】ところで大規模なＧａＡｓＬＳＩにおいて
は一括供給方式は実際上不可能である。その理由はＧａ
ＡｓＭＥＳＦＥＴは論理ゲートの入力に電流が流れ込む
ためクロック線の配線抵抗によって電位降下が生じクロ
ックドライバーから遠い場所では十分なＨｉｇｈレベル
が得られないためである。よって必然的に分割供給方式
を用いることになる。分割供給方式は１段あたりのバッ
ファが駆動すべき次段のバッファあるいは論理ゲートの
段数（ファンアウト数）を抑えることができるので、着
目するクロックバッファの出力に接続されている次段の
バッファあるいは論理ゲートのうち遠くに位置するもの
に対しても十分なＨｉｇｈレベルを供給することができ
る。しかしそのファンアウト数がある限界を越えて大き
くなると一括供給方式の時と同様の問題が生じる。この
ことについて以下に詳しく説明する。
は一括供給方式は実際上不可能である。その理由はＧａ
ＡｓＭＥＳＦＥＴは論理ゲートの入力に電流が流れ込む
ためクロック線の配線抵抗によって電位降下が生じクロ
ックドライバーから遠い場所では十分なＨｉｇｈレベル
が得られないためである。よって必然的に分割供給方式
を用いることになる。分割供給方式は１段あたりのバッ
ファが駆動すべき次段のバッファあるいは論理ゲートの
段数（ファンアウト数）を抑えることができるので、着
目するクロックバッファの出力に接続されている次段の
バッファあるいは論理ゲートのうち遠くに位置するもの
に対しても十分なＨｉｇｈレベルを供給することができ
る。しかしそのファンアウト数がある限界を越えて大き
くなると一括供給方式の時と同様の問題が生じる。この
ことについて以下に詳しく説明する。
【０００９】図５は分割供給方式で構成されたクロック
系の一部の配線の容量および抵抗を考慮して描いた等価
回路図である。Ａ０はクロックバッファであり、Ａ１〜
Ａｎは一定の長さのピッチで配置された論理ゲートを示
している。図６は図５に対応して、クロック線の位置と
Ｈｉｇｈレベルの関係を示すグラフである。クロックバ
ッファから離れるほどＨｉｇｈレベルが降下している様
子が示されている。図７も図５に対応し、ファンアウト
数とクロックバッファから最も離れた論理ゲートの入力
ノードのＨｉｇｈレベルの関係を示したグラフである。
十分なノイズマージンを確保するために設計上Ｈｉｇｈ
レベルに対して下限（ＶＨｍｉｎ）が与えられる。それ
によって必然的に最大ファンアウト数（ＦＯｍａｘ）が
決定されることになる。また図５のＡ１〜Ａｎが配置さ
れているピッチが大きくなるとＦＯｍａｘはさらに小さ
くなる。クロック系を設計する際には以上の事を十分考
慮する必要がある。この際ＦＯｍａｘが小さいとクロッ
ク系の設計に対して厳しい制限が課せられることとな
り、Ｔｒｅｅ状に構成されたクロック系の各枝に対して
最適化が行われなければならなくなる。このことによっ
て設計のＴＡＴは大きくなる。またクロック系を構成す
るのに必要なクロックバッファの数は大きなものとな
る。これはレイアウト面積の増大と消費電力の増大を招
くことになる。クロックバッファは大きいディメンジョ
ンのＦＥＴで構成されているため通常の論理ゲートに比
べ数倍あるいは十倍を越えるレイアウト面積および消費
電力を必要とするからである。
系の一部の配線の容量および抵抗を考慮して描いた等価
回路図である。Ａ０はクロックバッファであり、Ａ１〜
Ａｎは一定の長さのピッチで配置された論理ゲートを示
している。図６は図５に対応して、クロック線の位置と
Ｈｉｇｈレベルの関係を示すグラフである。クロックバ
ッファから離れるほどＨｉｇｈレベルが降下している様
子が示されている。図７も図５に対応し、ファンアウト
数とクロックバッファから最も離れた論理ゲートの入力
ノードのＨｉｇｈレベルの関係を示したグラフである。
十分なノイズマージンを確保するために設計上Ｈｉｇｈ
レベルに対して下限（ＶＨｍｉｎ）が与えられる。それ
によって必然的に最大ファンアウト数（ＦＯｍａｘ）が
決定されることになる。また図５のＡ１〜Ａｎが配置さ
れているピッチが大きくなるとＦＯｍａｘはさらに小さ
くなる。クロック系を設計する際には以上の事を十分考
慮する必要がある。この際ＦＯｍａｘが小さいとクロッ
ク系の設計に対して厳しい制限が課せられることとな
り、Ｔｒｅｅ状に構成されたクロック系の各枝に対して
最適化が行われなければならなくなる。このことによっ
て設計のＴＡＴは大きくなる。またクロック系を構成す
るのに必要なクロックバッファの数は大きなものとな
る。これはレイアウト面積の増大と消費電力の増大を招
くことになる。クロックバッファは大きいディメンジョ
ンのＦＥＴで構成されているため通常の論理ゲートに比
べ数倍あるいは十倍を越えるレイアウト面積および消費
電力を必要とするからである。
【００１０】さて以上述べた問題は配線が抵抗を持つこ
とに起因している。配線幅を太くすれば単位長さあたり
の配線抵抗は小さくなるため上記の問題はある程度改善
される。しかしたとえばＦＯｍａｘを２倍にするために
は配線幅を１０倍程度大きくする必要があることがシュ
ミレーションから明らかとなっている。ところで配線幅
を１０倍も太くすると配線容量が大幅に増大しクロック
波形がなまるとともに、スキュウも増大する。これは誤
動作あるいは性能劣化をもたらす。このようにＤＣ的な
問題とＡＣ的問題のジレンマに陥るのである。
とに起因している。配線幅を太くすれば単位長さあたり
の配線抵抗は小さくなるため上記の問題はある程度改善
される。しかしたとえばＦＯｍａｘを２倍にするために
は配線幅を１０倍程度大きくする必要があることがシュ
ミレーションから明らかとなっている。ところで配線幅
を１０倍も太くすると配線容量が大幅に増大しクロック
波形がなまるとともに、スキュウも増大する。これは誤
動作あるいは性能劣化をもたらす。このようにＤＣ的な
問題とＡＣ的問題のジレンマに陥るのである。
【００１１】さてここで本発明の効果においても重要な
事柄となるのでＧａＡｓＬＳＩにおける配線容量につい
て補足的に説明を行う。ＧａＡｓＬＳＩの場合、半絶縁
性であるＧａＡｓを基板としているため配線の容量は対
地容量（対基板容量）成分は無視しうるほど小さく、違
う層の配線とのクロスオーバ容量が存在しなければその
ほとんど（９０％以上）は線間容量成分である。そして
その線間容量は配線間のスペースを広げれば小さくな
る。よって配線幅を広げてもそれに見合った分スペース
も広げることによって配線容量の増加を抑えることがで
きる。しかしそれはクロスオーバ容量が存在しないとき
のことであって、通常は相当のクロスオーバ容量が存在
する。その理由を次に述べる。ＧａＡｓＬＳＩはＭＥＳ
ＦＥＴを用いているため各論理ゲートは常時電流を消費
している。そのため電源線は相当太くレイアウトされ
る。そうしないと電源線における電位降下が大きくなり
論理ゲートの動作余裕が減少するためである。よって大
規模なＧａＡｓＬＳＩでは太い電源線が縦横無尽に這う
ことになり、クロック線のような長い信号線は必ずと言
っていいほどこの太い電源線とクロスオーバすることに
なるのである。
事柄となるのでＧａＡｓＬＳＩにおける配線容量につい
て補足的に説明を行う。ＧａＡｓＬＳＩの場合、半絶縁
性であるＧａＡｓを基板としているため配線の容量は対
地容量（対基板容量）成分は無視しうるほど小さく、違
う層の配線とのクロスオーバ容量が存在しなければその
ほとんど（９０％以上）は線間容量成分である。そして
その線間容量は配線間のスペースを広げれば小さくな
る。よって配線幅を広げてもそれに見合った分スペース
も広げることによって配線容量の増加を抑えることがで
きる。しかしそれはクロスオーバ容量が存在しないとき
のことであって、通常は相当のクロスオーバ容量が存在
する。その理由を次に述べる。ＧａＡｓＬＳＩはＭＥＳ
ＦＥＴを用いているため各論理ゲートは常時電流を消費
している。そのため電源線は相当太くレイアウトされ
る。そうしないと電源線における電位降下が大きくなり
論理ゲートの動作余裕が減少するためである。よって大
規模なＧａＡｓＬＳＩでは太い電源線が縦横無尽に這う
ことになり、クロック線のような長い信号線は必ずと言
っていいほどこの太い電源線とクロスオーバすることに
なるのである。
【００１２】このようにして、クロック線の幅を大幅に
広げればＤＣ的問題、すなわちクロックバッファの出力
線の端におけるＨｉｇｈレベルがドロップする問題は回
避できるが、ＡＣ的問題、すなわちクロック波形の劣化
およびスキュウが増大するという問題が生じるのであ
る。
広げればＤＣ的問題、すなわちクロックバッファの出力
線の端におけるＨｉｇｈレベルがドロップする問題は回
避できるが、ＡＣ的問題、すなわちクロック波形の劣化
およびスキュウが増大するという問題が生じるのであ
る。
【００１３】このような状況のなかでＬＳＩのクロック
系を最適設計することになるとまずＤＣ的に十分な動作
余裕を持たせるために必要なＨｉｇｈレベルを求め、次
に注目するクロック線に対するＡＣ的要求、すなわち波
形の立ち上がりおよび立ち下がり時間、そしてクロック
線の両側でのクロック信号伝達時間の差（スキュウ）の
許容値をシュミレーションなどによって求めなければな
らない。そしてこのようなことをＴｒｅｅ状に広がった
クロック系の各枝ごとに行わなければならない。しかし
大規模なＬＳＩに対してこのような最適化を行うことは
実際上非常に困難である。設計のＴＡＴが膨大なものと
なるからである。実際はある一律の設計基準を設けてそ
れに従って設計を行うことになる。この際一律にＦＯｍ
ａｘを決定することになるが、ＦＯｍａｘをある程度大
きい値としないと前述のように消費電力およびレイアウ
ト面積の増大を招くので、性能を犠牲にしてもクロック
配線の太さを太くしてＦＯｍａｘの値を大きく設定する
こととなる。しかしこのことは当然、最高動作周波数な
どのＬＳＩの性能が劣化することを意味する。
系を最適設計することになるとまずＤＣ的に十分な動作
余裕を持たせるために必要なＨｉｇｈレベルを求め、次
に注目するクロック線に対するＡＣ的要求、すなわち波
形の立ち上がりおよび立ち下がり時間、そしてクロック
線の両側でのクロック信号伝達時間の差（スキュウ）の
許容値をシュミレーションなどによって求めなければな
らない。そしてこのようなことをＴｒｅｅ状に広がった
クロック系の各枝ごとに行わなければならない。しかし
大規模なＬＳＩに対してこのような最適化を行うことは
実際上非常に困難である。設計のＴＡＴが膨大なものと
なるからである。実際はある一律の設計基準を設けてそ
れに従って設計を行うことになる。この際一律にＦＯｍ
ａｘを決定することになるが、ＦＯｍａｘをある程度大
きい値としないと前述のように消費電力およびレイアウ
ト面積の増大を招くので、性能を犠牲にしてもクロック
配線の太さを太くしてＦＯｍａｘの値を大きく設定する
こととなる。しかしこのことは当然、最高動作周波数な
どのＬＳＩの性能が劣化することを意味する。
【００１４】
【発明が解決しようとする課題】以上述べたようにＧａ
ＡｓＬＳＩにおいては、高速動作を阻害せずに一段あた
りのクロックバッファに負荷されるゲート数 （ＦＯ
ｍａｘ）を大きくすることが出来ないことによって、ク
ロック系の設計が困難になったり、クロック系によって
全体の性能が律速されていた。
ＡｓＬＳＩにおいては、高速動作を阻害せずに一段あた
りのクロックバッファに負荷されるゲート数 （ＦＯ
ｍａｘ）を大きくすることが出来ないことによって、ク
ロック系の設計が困難になったり、クロック系によって
全体の性能が律速されていた。
【００１５】本発明はこのような問題を解決して、クロ
ック波形の劣化とスキュウの増大を招かずにＦＯｍａｘ
を大きくできるクロック系を有する半導体集積回路を提
供することを目的とする。
ック波形の劣化とスキュウの増大を招かずにＦＯｍａｘ
を大きくできるクロック系を有する半導体集積回路を提
供することを目的とする。
【００１６】
【課題を解決するための手段】本発明によるクロック線
は下記のようにレイアウトされたことを特徴とする。 （１）クロック線はクロックバッファの出力端子で直近
で２本に分かれてレイアウト上許される最小の間隔で平
行に配線されている。 （２）上記の対のクロック線はクロックバッファから遠
い方の端においても結線されている。
は下記のようにレイアウトされたことを特徴とする。 （１）クロック線はクロックバッファの出力端子で直近
で２本に分かれてレイアウト上許される最小の間隔で平
行に配線されている。 （２）上記の対のクロック線はクロックバッファから遠
い方の端においても結線されている。
【００１７】（３）さらに各論理ゲートのクロック入力
端子に結線される配線はすべて対クロック線のどちらか
片方に共通に結線されている。すなわち対クロック線の
どちらか片方はクロックバッファの出力端子からその端
まで、どの論理ゲートあるいはバッファの入力端子とも
結線されていない。
端子に結線される配線はすべて対クロック線のどちらか
片方に共通に結線されている。すなわち対クロック線の
どちらか片方はクロックバッファの出力端子からその端
まで、どの論理ゲートあるいはバッファの入力端子とも
結線されていない。
【００１８】
【作用】本発明によれば、標準の太さのクロック線を平
行に２本走らせることによって、クロックバッファから
遠いほうの端におけるＨｉｇｈレベルの電位降下をクロ
ック線を単に２倍の太さにしたときよりも大幅に抑える
ことができる。本発明におけるこの効果はクロック線の
幅を１０倍程度太くしたときと同等となる。一方クロッ
ク線と他の配線層の配線とのクロスオーバ容量は２倍に
しかならない。
行に２本走らせることによって、クロックバッファから
遠いほうの端におけるＨｉｇｈレベルの電位降下をクロ
ック線を単に２倍の太さにしたときよりも大幅に抑える
ことができる。本発明におけるこの効果はクロック線の
幅を１０倍程度太くしたときと同等となる。一方クロッ
ク線と他の配線層の配線とのクロスオーバ容量は２倍に
しかならない。
【００１９】
【実施例】以下、本発明の実施例を説明する。
【００２０】図１は、本発明に係わるクロック系を示す
回路図である。１０はクロックバッファ、１１〜１１６
はクロック入力を受ける論理ゲートである。図ではイン
バータゲートであるが、一般には何でもかまわない。図
２は図１に対応するクロック系を配線抵抗と配線容量を
考慮して描いた等価回路図である。Ｃ１はＣ３はクロッ
ク線に隣接する他の配線との線間容量およびクロック線
とクロスオーバする配線とのクロスオーバ容量の和であ
る。Ｃ２は対クロック線同志の線間容量である。
回路図である。１０はクロックバッファ、１１〜１１６
はクロック入力を受ける論理ゲートである。図ではイン
バータゲートであるが、一般には何でもかまわない。図
２は図１に対応するクロック系を配線抵抗と配線容量を
考慮して描いた等価回路図である。Ｃ１はＣ３はクロッ
ク線に隣接する他の配線との線間容量およびクロック線
とクロスオーバする配線とのクロスオーバ容量の和であ
る。Ｃ２は対クロック線同志の線間容量である。
【００２１】本発明の効果を次のようなモデルで検証し
た。図１のクロックバッファ１０は図３に示すプッシュ
プル回路で構成し、１１〜１１６の論理ゲートは図４に
示すインバータで構成した（図３，４中のＭＥＳＦＥＴ
の横の数字はゲート幅［μｍ］を示している。ゲート長
は０．５μｍである）各論理ゲートのレイアウト上のピ
ッチは４００μｍとし、配線はシート抵抗が０．０８Ω
／□で配線幅を１．５μｍとした。これによって第２図
のｒは２１．３Ωとなる。このときクロック線の端すな
わち論理ゲート１１６の入力端子におけるＨｉｇｈレベ
ルは６３０ｍＶであった。本実施例では１．５μｍ幅の
配線を２本平行に走らせており、配線幅を２倍にしたこ
とと一見等価のようであるがそうではない。クロスする
他の配線とのクロスオーバ面積が２倍になるためクロス
オーバ容量がほぼ２倍になることは同じであるが、クロ
ックバッファから論理ゲートに流れ込む電流は第２図中
で示されているように経路１および経路２の２つの経路
があるため配線抵抗の効き方は軽減される。実際第４図
に示される従来のクロック系では配線幅を２倍にしただ
けではクロック線の端におけるＨｉｇｈレベルは６１０
ｍＶにしか達しない。Ｈｉｇｈレベルの下限はＬＳＩの
ゲート規模やプロセス制御性に大きく依存するが、今６
３０ｍＶをＨｉｇｈレベルの下限とするならば従来の方
法では配線幅を２倍にしたのでは不十分ということであ
る。シュミレーションによれば６３０ ｍＶを得るには
配線幅を８倍の１２μｍにする必要がある。しかし配線
幅を８倍にすると配線間のスペースを十分に取ってもク
ロスオーバ容量は本発明の４倍となりクロック波形の劣
化とスキュウが増大することになる。今、１．５μｍ幅
の配線４００μｍ（論理ゲートが配置されているピッ
チ）あたり１００μｍのクロスオーバがあったとすると
（この様な状況は太い電源線がチップ全体を縦横無尽に
這っているＧａＡｓＬＳＩにおいては容易に起こり得
る）、クロスオーバしている配線間の層間膜がＳｉＯ2
でその膜厚が６０００オングストロームであるとする
と、４００μｍあたり３０ｆＦのクロスオーバ容量が存
在することになる。本発明では４００μｍあたり６０ｆ
Ｆであるが従来法では２４０ｆＦとなる。今、ＦＯ＝１
６を想定しているのでトータルで３８４０ｆＦとなり配
線幅を全く太くしない場合よりも３３６０ｆＦも大きい
ことになる。これによって波形の立上がり、立ち下がり
時間は３４０ｐｓｅｃ程度劣化することになる。クロッ
クの周波数がＧＨｚのオーダ（クロック周期は１ｎｓｅ
ｃ以下）であればこれ程の波形劣化は許されない。一方
本実施例ではクロスオーバ容量の増加は配線幅が１．５
μｍの従来の場合（もちろんこのときクロック線の端
において十分なＨｉｇｈレベルは得られずその値は５９
０ｍＶである）に比べて４８０ｆＦの増加にとどまりこ
れは５０ｐｓｅｃ程度の立上がり、立ち下がり時間の増
加をもたらすのみである。すなわち従来、クロック線の
端において十分なＨｉｇｈレベルが得られなかった（よ
って用いることができなかった）クロック系を本実施例
が示すような改良を行うことによって、波形劣化および
スキュウをほとんど増加させずにクロック線の端におい
て十分なＨｉｇｈレベルを供給することができる。なお
本発明はクロック系に限らず大きいファンアウトを有す
る信号線に対して全く同様に有効である。尚、回路シュ
ミレーションで用いたＦＥＴパラメータは次のＭＥＳＦ
ＥＴを測定し抽出したものである。 しきい値 ドーズ量×１０12／cm2 ＤＦＥＴ −０．２８Ｖ ６．７５ ＥＦＥＴ ０．１５Ｖ ４．０６
た。図１のクロックバッファ１０は図３に示すプッシュ
プル回路で構成し、１１〜１１６の論理ゲートは図４に
示すインバータで構成した（図３，４中のＭＥＳＦＥＴ
の横の数字はゲート幅［μｍ］を示している。ゲート長
は０．５μｍである）各論理ゲートのレイアウト上のピ
ッチは４００μｍとし、配線はシート抵抗が０．０８Ω
／□で配線幅を１．５μｍとした。これによって第２図
のｒは２１．３Ωとなる。このときクロック線の端すな
わち論理ゲート１１６の入力端子におけるＨｉｇｈレベ
ルは６３０ｍＶであった。本実施例では１．５μｍ幅の
配線を２本平行に走らせており、配線幅を２倍にしたこ
とと一見等価のようであるがそうではない。クロスする
他の配線とのクロスオーバ面積が２倍になるためクロス
オーバ容量がほぼ２倍になることは同じであるが、クロ
ックバッファから論理ゲートに流れ込む電流は第２図中
で示されているように経路１および経路２の２つの経路
があるため配線抵抗の効き方は軽減される。実際第４図
に示される従来のクロック系では配線幅を２倍にしただ
けではクロック線の端におけるＨｉｇｈレベルは６１０
ｍＶにしか達しない。Ｈｉｇｈレベルの下限はＬＳＩの
ゲート規模やプロセス制御性に大きく依存するが、今６
３０ｍＶをＨｉｇｈレベルの下限とするならば従来の方
法では配線幅を２倍にしたのでは不十分ということであ
る。シュミレーションによれば６３０ ｍＶを得るには
配線幅を８倍の１２μｍにする必要がある。しかし配線
幅を８倍にすると配線間のスペースを十分に取ってもク
ロスオーバ容量は本発明の４倍となりクロック波形の劣
化とスキュウが増大することになる。今、１．５μｍ幅
の配線４００μｍ（論理ゲートが配置されているピッ
チ）あたり１００μｍのクロスオーバがあったとすると
（この様な状況は太い電源線がチップ全体を縦横無尽に
這っているＧａＡｓＬＳＩにおいては容易に起こり得
る）、クロスオーバしている配線間の層間膜がＳｉＯ2
でその膜厚が６０００オングストロームであるとする
と、４００μｍあたり３０ｆＦのクロスオーバ容量が存
在することになる。本発明では４００μｍあたり６０ｆ
Ｆであるが従来法では２４０ｆＦとなる。今、ＦＯ＝１
６を想定しているのでトータルで３８４０ｆＦとなり配
線幅を全く太くしない場合よりも３３６０ｆＦも大きい
ことになる。これによって波形の立上がり、立ち下がり
時間は３４０ｐｓｅｃ程度劣化することになる。クロッ
クの周波数がＧＨｚのオーダ（クロック周期は１ｎｓｅ
ｃ以下）であればこれ程の波形劣化は許されない。一方
本実施例ではクロスオーバ容量の増加は配線幅が１．５
μｍの従来の場合（もちろんこのときクロック線の端
において十分なＨｉｇｈレベルは得られずその値は５９
０ｍＶである）に比べて４８０ｆＦの増加にとどまりこ
れは５０ｐｓｅｃ程度の立上がり、立ち下がり時間の増
加をもたらすのみである。すなわち従来、クロック線の
端において十分なＨｉｇｈレベルが得られなかった（よ
って用いることができなかった）クロック系を本実施例
が示すような改良を行うことによって、波形劣化および
スキュウをほとんど増加させずにクロック線の端におい
て十分なＨｉｇｈレベルを供給することができる。なお
本発明はクロック系に限らず大きいファンアウトを有す
る信号線に対して全く同様に有効である。尚、回路シュ
ミレーションで用いたＦＥＴパラメータは次のＭＥＳＦ
ＥＴを測定し抽出したものである。 しきい値 ドーズ量×１０12／cm2 ＤＦＥＴ −０．２８Ｖ ６．７５ ＥＦＥＴ ０．１５Ｖ ４．０６
【００２２】
【発明の効果】以上述べたように本発明によれば、クロ
ック波形の劣化およびスキュウを劣化させることなく、
大きいファンアウトを有するにもかかわらず十分な大き
さのＨｉｇｈレベルをクロック線の端まで供給できるク
ロック系を得ることができる。
ック波形の劣化およびスキュウを劣化させることなく、
大きいファンアウトを有するにもかかわらず十分な大き
さのＨｉｇｈレベルをクロック線の端まで供給できるク
ロック系を得ることができる。
【図１】 本発明の一実施例におけるクロック系を示す
図。
図。
【図２】 図１に対して配線抵抗および配線容量を考慮
したときの等価回路図。
したときの等価回路図。
【図３】 本実施例の効果検証用回路におけるクロック
バッファの回路図。
バッファの回路図。
【図４】 本実施例の効果検証用回路における論理ゲー
トの回路図。
トの回路図。
【図５】 従来のクロック系を配線抵抗および配線容量
を考慮して描いたときの等価回路図。
を考慮して描いたときの等価回路図。
【図６】 図５の回路においてクロック線の位置とＨｉ
ｇｈレベルの関係を示したグラフ。
ｇｈレベルの関係を示したグラフ。
【図７】 図５の回路において、ファンアウト数とクロ
ック線の端におけるＨｉｇｈレベルの関係を示したグラ
フ。
ック線の端におけるＨｉｇｈレベルの関係を示したグラ
フ。
Claims (1)
- 【請求項１】 化合物半導体ＭＥＳＦＥＴを用いた半導
体集積回路において、その次段の論理ゲートあるいはバ
ッファゲートの数が２以上のバッファゲートの出力線の
内、少なくとも１つに対して、バッファゲートの出力線
は２本の平行な対から、上記２本の対の出力線はその両
端でのみ結線されており、そのどちらか一方がバッファ
の出力端子と結線され、上記２本の対の出力線をそれぞ
れＡ，Ｂとすると、このバッファ出力線を入力とする論
理ゲートあるいは次段のバッファの入力端子への結線は
出力線Ａのみあるいは出力線Ｂのみから行われているレ
イアウトが施されたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256852A JPH05101205A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256852A JPH05101205A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101205A true JPH05101205A (ja) | 1993-04-23 |
Family
ID=17298312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256852A Pending JPH05101205A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101205A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11175184A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | 半導体集積回路におけるクロック分配回路 |
| US6442057B1 (en) | 2000-08-28 | 2002-08-27 | Samsung Electronics Co., Ltd. | Memory module for preventing skew between bus lines |
-
1991
- 1991-10-04 JP JP3256852A patent/JPH05101205A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11175184A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | 半導体集積回路におけるクロック分配回路 |
| US6442057B1 (en) | 2000-08-28 | 2002-08-27 | Samsung Electronics Co., Ltd. | Memory module for preventing skew between bus lines |
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