JPH05101205A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05101205A JPH05101205A JP3256852A JP25685291A JPH05101205A JP H05101205 A JPH05101205 A JP H05101205A JP 3256852 A JP3256852 A JP 3256852A JP 25685291 A JP25685291 A JP 25685291A JP H05101205 A JPH05101205 A JP H05101205A
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- JP
- Japan
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- clock
- buffer
- line
- wiring
- lines
- Prior art date
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Abstract
(57)【要約】
【構成】 クロック線を両端のみが結線されている2本
の平行線で構成し、クロック線とそれにつながる論理ゲ
ートの入力端子との結線は対のクロック線のどちらか一
方とする。 【効果】 論理ゲートに流れ込む電流の経路が2つ出
来、配線抵抗の影響が単に配線幅を2倍にした時上りも
はるかに低減され、バッファから遠方にある論理ゲート
に対しても十分なマージンを持たせてハイレベルを供給
することが出来る。
の平行線で構成し、クロック線とそれにつながる論理ゲ
ートの入力端子との結線は対のクロック線のどちらか一
方とする。 【効果】 論理ゲートに流れ込む電流の経路が2つ出
来、配線抵抗の影響が単に配線幅を2倍にした時上りも
はるかに低減され、バッファから遠方にある論理ゲート
に対しても十分なマージンを持たせてハイレベルを供給
することが出来る。
Description
【0001】
【産業上の利用分野】本発明はGaAsMESFETを
用いた半導体集積回路に関する。
用いた半導体集積回路に関する。
【0002】
【従来の技術】GaAsMESFETを用いた半導体集
積回路は高速性に優れたデバイスとして確固たる地位を
築いており、近年その大規模化に向けて勢力的な技術開
発が行われている。
積回路は高速性に優れたデバイスとして確固たる地位を
築いており、近年その大規模化に向けて勢力的な技術開
発が行われている。
【0003】GaAsLSIの基本回路としてはDCF
L(Direct CoupledFET Logi
c)が有望である。論理ゲート1段当たりの素子数が種
々ある基本回路群の中で最も少なくレイアウト面積、消
費電力ともに小さいからである。
L(Direct CoupledFET Logi
c)が有望である。論理ゲート1段当たりの素子数が種
々ある基本回路群の中で最も少なくレイアウト面積、消
費電力ともに小さいからである。
【0004】その他のDCFLの特徴はHighレベル
がFETのゲート接合電位でほぼ決まるため論理振幅が
0.6V程度と小さいことである。このことは高速性に
優れていることを意味すると同時に動作マージンがSi
CMOSなどに比べて極めて小さいことを意味する。こ
のようなことからGaAsLSIの設計のポイントは十
分な動作マージンを確保した上で高速性を追求すること
であるといえる。
がFETのゲート接合電位でほぼ決まるため論理振幅が
0.6V程度と小さいことである。このことは高速性に
優れていることを意味すると同時に動作マージンがSi
CMOSなどに比べて極めて小さいことを意味する。こ
のようなことからGaAsLSIの設計のポイントは十
分な動作マージンを確保した上で高速性を追求すること
であるといえる。
【0005】さて高速性の追求においてはクロック系の
設計が重要なポイントとなる。GaAsDCFLで構成
した回路は高速であり、たとえば0.5μmプロセスを
用いたMESFETで構成されたDFFの最高動作周波
数はGHzのオーダーとなるが、たとえ基本回路レベル
で高速動作が保証されていてもクロック系の設計が悪く
スキュウが大きければ基本回路の性能が十分反映されず
LSI全体としての性能は良いものとはならない。特に
GaAsLSIのようにGHz領域で動作するものでは
クロック系に対する要求は非常に厳しいものとなる(た
とえば5GHzのクロック周波数でスキュウをクロック
周期の10%以下に抑えるにはそれを20psec以下
にする必要がある)。
設計が重要なポイントとなる。GaAsDCFLで構成
した回路は高速であり、たとえば0.5μmプロセスを
用いたMESFETで構成されたDFFの最高動作周波
数はGHzのオーダーとなるが、たとえ基本回路レベル
で高速動作が保証されていてもクロック系の設計が悪く
スキュウが大きければ基本回路の性能が十分反映されず
LSI全体としての性能は良いものとはならない。特に
GaAsLSIのようにGHz領域で動作するものでは
クロック系に対する要求は非常に厳しいものとなる(た
とえば5GHzのクロック周波数でスキュウをクロック
周期の10%以下に抑えるにはそれを20psec以下
にする必要がある)。
【0006】クロック系の設計に際してまず決定すべき
ものはクロック信号供給方式である。クロック信号供給
方式には大きく分けて一括供給方式と分割供給方式(T
ree方式)がある。
ものはクロック信号供給方式である。クロック信号供給
方式には大きく分けて一括供給方式と分割供給方式(T
ree方式)がある。
【0007】一括供給方式は非常に大きい駆動能力を持
つ1つのクロックバッファがすべてのクロック線を駆動
する方式である。分割供給方式(Tree方式)は初段
のクロックバッファからTree状にクロックバッファ
を配置配線し、クロック線を分割して駆動する方式であ
る。
つ1つのクロックバッファがすべてのクロック線を駆動
する方式である。分割供給方式(Tree方式)は初段
のクロックバッファからTree状にクロックバッファ
を配置配線し、クロック線を分割して駆動する方式であ
る。
【0008】ところで大規模なGaAsLSIにおいて
は一括供給方式は実際上不可能である。その理由はGa
AsMESFETは論理ゲートの入力に電流が流れ込む
ためクロック線の配線抵抗によって電位降下が生じクロ
ックドライバーから遠い場所では十分なHighレベル
が得られないためである。よって必然的に分割供給方式
を用いることになる。分割供給方式は1段あたりのバッ
ファが駆動すべき次段のバッファあるいは論理ゲートの
段数(ファンアウト数)を抑えることができるので、着
目するクロックバッファの出力に接続されている次段の
バッファあるいは論理ゲートのうち遠くに位置するもの
に対しても十分なHighレベルを供給することができ
る。しかしそのファンアウト数がある限界を越えて大き
くなると一括供給方式の時と同様の問題が生じる。この
ことについて以下に詳しく説明する。
は一括供給方式は実際上不可能である。その理由はGa
AsMESFETは論理ゲートの入力に電流が流れ込む
ためクロック線の配線抵抗によって電位降下が生じクロ
ックドライバーから遠い場所では十分なHighレベル
が得られないためである。よって必然的に分割供給方式
を用いることになる。分割供給方式は1段あたりのバッ
ファが駆動すべき次段のバッファあるいは論理ゲートの
段数(ファンアウト数)を抑えることができるので、着
目するクロックバッファの出力に接続されている次段の
バッファあるいは論理ゲートのうち遠くに位置するもの
に対しても十分なHighレベルを供給することができ
る。しかしそのファンアウト数がある限界を越えて大き
くなると一括供給方式の時と同様の問題が生じる。この
ことについて以下に詳しく説明する。
【0009】図5は分割供給方式で構成されたクロック
系の一部の配線の容量および抵抗を考慮して描いた等価
回路図である。A0はクロックバッファであり、A1〜
Anは一定の長さのピッチで配置された論理ゲートを示
している。図6は図5に対応して、クロック線の位置と
Highレベルの関係を示すグラフである。クロックバ
ッファから離れるほどHighレベルが降下している様
子が示されている。図7も図5に対応し、ファンアウト
数とクロックバッファから最も離れた論理ゲートの入力
ノードのHighレベルの関係を示したグラフである。
十分なノイズマージンを確保するために設計上High
レベルに対して下限(VHmin)が与えられる。それ
によって必然的に最大ファンアウト数(FOmax)が
決定されることになる。また図5のA1〜Anが配置さ
れているピッチが大きくなるとFOmaxはさらに小さ
くなる。クロック系を設計する際には以上の事を十分考
慮する必要がある。この際FOmaxが小さいとクロッ
ク系の設計に対して厳しい制限が課せられることとな
り、Tree状に構成されたクロック系の各枝に対して
最適化が行われなければならなくなる。このことによっ
て設計のTATは大きくなる。またクロック系を構成す
るのに必要なクロックバッファの数は大きなものとな
る。これはレイアウト面積の増大と消費電力の増大を招
くことになる。クロックバッファは大きいディメンジョ
ンのFETで構成されているため通常の論理ゲートに比
べ数倍あるいは十倍を越えるレイアウト面積および消費
電力を必要とするからである。
系の一部の配線の容量および抵抗を考慮して描いた等価
回路図である。A0はクロックバッファであり、A1〜
Anは一定の長さのピッチで配置された論理ゲートを示
している。図6は図5に対応して、クロック線の位置と
Highレベルの関係を示すグラフである。クロックバ
ッファから離れるほどHighレベルが降下している様
子が示されている。図7も図5に対応し、ファンアウト
数とクロックバッファから最も離れた論理ゲートの入力
ノードのHighレベルの関係を示したグラフである。
十分なノイズマージンを確保するために設計上High
レベルに対して下限(VHmin)が与えられる。それ
によって必然的に最大ファンアウト数(FOmax)が
決定されることになる。また図5のA1〜Anが配置さ
れているピッチが大きくなるとFOmaxはさらに小さ
くなる。クロック系を設計する際には以上の事を十分考
慮する必要がある。この際FOmaxが小さいとクロッ
ク系の設計に対して厳しい制限が課せられることとな
り、Tree状に構成されたクロック系の各枝に対して
最適化が行われなければならなくなる。このことによっ
て設計のTATは大きくなる。またクロック系を構成す
るのに必要なクロックバッファの数は大きなものとな
る。これはレイアウト面積の増大と消費電力の増大を招
くことになる。クロックバッファは大きいディメンジョ
ンのFETで構成されているため通常の論理ゲートに比
べ数倍あるいは十倍を越えるレイアウト面積および消費
電力を必要とするからである。
【0010】さて以上述べた問題は配線が抵抗を持つこ
とに起因している。配線幅を太くすれば単位長さあたり
の配線抵抗は小さくなるため上記の問題はある程度改善
される。しかしたとえばFOmaxを2倍にするために
は配線幅を10倍程度大きくする必要があることがシュ
ミレーションから明らかとなっている。ところで配線幅
を10倍も太くすると配線容量が大幅に増大しクロック
波形がなまるとともに、スキュウも増大する。これは誤
動作あるいは性能劣化をもたらす。このようにDC的な
問題とAC的問題のジレンマに陥るのである。
とに起因している。配線幅を太くすれば単位長さあたり
の配線抵抗は小さくなるため上記の問題はある程度改善
される。しかしたとえばFOmaxを2倍にするために
は配線幅を10倍程度大きくする必要があることがシュ
ミレーションから明らかとなっている。ところで配線幅
を10倍も太くすると配線容量が大幅に増大しクロック
波形がなまるとともに、スキュウも増大する。これは誤
動作あるいは性能劣化をもたらす。このようにDC的な
問題とAC的問題のジレンマに陥るのである。
【0011】さてここで本発明の効果においても重要な
事柄となるのでGaAsLSIにおける配線容量につい
て補足的に説明を行う。GaAsLSIの場合、半絶縁
性であるGaAsを基板としているため配線の容量は対
地容量(対基板容量)成分は無視しうるほど小さく、違
う層の配線とのクロスオーバ容量が存在しなければその
ほとんど(90%以上)は線間容量成分である。そして
その線間容量は配線間のスペースを広げれば小さくな
る。よって配線幅を広げてもそれに見合った分スペース
も広げることによって配線容量の増加を抑えることがで
きる。しかしそれはクロスオーバ容量が存在しないとき
のことであって、通常は相当のクロスオーバ容量が存在
する。その理由を次に述べる。GaAsLSIはMES
FETを用いているため各論理ゲートは常時電流を消費
している。そのため電源線は相当太くレイアウトされ
る。そうしないと電源線における電位降下が大きくなり
論理ゲートの動作余裕が減少するためである。よって大
規模なGaAsLSIでは太い電源線が縦横無尽に這う
ことになり、クロック線のような長い信号線は必ずと言
っていいほどこの太い電源線とクロスオーバすることに
なるのである。
事柄となるのでGaAsLSIにおける配線容量につい
て補足的に説明を行う。GaAsLSIの場合、半絶縁
性であるGaAsを基板としているため配線の容量は対
地容量(対基板容量)成分は無視しうるほど小さく、違
う層の配線とのクロスオーバ容量が存在しなければその
ほとんど(90%以上)は線間容量成分である。そして
その線間容量は配線間のスペースを広げれば小さくな
る。よって配線幅を広げてもそれに見合った分スペース
も広げることによって配線容量の増加を抑えることがで
きる。しかしそれはクロスオーバ容量が存在しないとき
のことであって、通常は相当のクロスオーバ容量が存在
する。その理由を次に述べる。GaAsLSIはMES
FETを用いているため各論理ゲートは常時電流を消費
している。そのため電源線は相当太くレイアウトされ
る。そうしないと電源線における電位降下が大きくなり
論理ゲートの動作余裕が減少するためである。よって大
規模なGaAsLSIでは太い電源線が縦横無尽に這う
ことになり、クロック線のような長い信号線は必ずと言
っていいほどこの太い電源線とクロスオーバすることに
なるのである。
【0012】このようにして、クロック線の幅を大幅に
広げればDC的問題、すなわちクロックバッファの出力
線の端におけるHighレベルがドロップする問題は回
避できるが、AC的問題、すなわちクロック波形の劣化
およびスキュウが増大するという問題が生じるのであ
る。
広げればDC的問題、すなわちクロックバッファの出力
線の端におけるHighレベルがドロップする問題は回
避できるが、AC的問題、すなわちクロック波形の劣化
およびスキュウが増大するという問題が生じるのであ
る。
【0013】このような状況のなかでLSIのクロック
系を最適設計することになるとまずDC的に十分な動作
余裕を持たせるために必要なHighレベルを求め、次
に注目するクロック線に対するAC的要求、すなわち波
形の立ち上がりおよび立ち下がり時間、そしてクロック
線の両側でのクロック信号伝達時間の差(スキュウ)の
許容値をシュミレーションなどによって求めなければな
らない。そしてこのようなことをTree状に広がった
クロック系の各枝ごとに行わなければならない。しかし
大規模なLSIに対してこのような最適化を行うことは
実際上非常に困難である。設計のTATが膨大なものと
なるからである。実際はある一律の設計基準を設けてそ
れに従って設計を行うことになる。この際一律にFOm
axを決定することになるが、FOmaxをある程度大
きい値としないと前述のように消費電力およびレイアウ
ト面積の増大を招くので、性能を犠牲にしてもクロック
配線の太さを太くしてFOmaxの値を大きく設定する
こととなる。しかしこのことは当然、最高動作周波数な
どのLSIの性能が劣化することを意味する。
系を最適設計することになるとまずDC的に十分な動作
余裕を持たせるために必要なHighレベルを求め、次
に注目するクロック線に対するAC的要求、すなわち波
形の立ち上がりおよび立ち下がり時間、そしてクロック
線の両側でのクロック信号伝達時間の差(スキュウ)の
許容値をシュミレーションなどによって求めなければな
らない。そしてこのようなことをTree状に広がった
クロック系の各枝ごとに行わなければならない。しかし
大規模なLSIに対してこのような最適化を行うことは
実際上非常に困難である。設計のTATが膨大なものと
なるからである。実際はある一律の設計基準を設けてそ
れに従って設計を行うことになる。この際一律にFOm
axを決定することになるが、FOmaxをある程度大
きい値としないと前述のように消費電力およびレイアウ
ト面積の増大を招くので、性能を犠牲にしてもクロック
配線の太さを太くしてFOmaxの値を大きく設定する
こととなる。しかしこのことは当然、最高動作周波数な
どのLSIの性能が劣化することを意味する。
【0014】
【発明が解決しようとする課題】以上述べたようにGa
AsLSIにおいては、高速動作を阻害せずに一段あた
りのクロックバッファに負荷されるゲート数 (FO
max)を大きくすることが出来ないことによって、ク
ロック系の設計が困難になったり、クロック系によって
全体の性能が律速されていた。
AsLSIにおいては、高速動作を阻害せずに一段あた
りのクロックバッファに負荷されるゲート数 (FO
max)を大きくすることが出来ないことによって、ク
ロック系の設計が困難になったり、クロック系によって
全体の性能が律速されていた。
【0015】本発明はこのような問題を解決して、クロ
ック波形の劣化とスキュウの増大を招かずにFOmax
を大きくできるクロック系を有する半導体集積回路を提
供することを目的とする。
ック波形の劣化とスキュウの増大を招かずにFOmax
を大きくできるクロック系を有する半導体集積回路を提
供することを目的とする。
【0016】
【課題を解決するための手段】本発明によるクロック線
は下記のようにレイアウトされたことを特徴とする。 (1)クロック線はクロックバッファの出力端子で直近
で2本に分かれてレイアウト上許される最小の間隔で平
行に配線されている。 (2)上記の対のクロック線はクロックバッファから遠
い方の端においても結線されている。
は下記のようにレイアウトされたことを特徴とする。 (1)クロック線はクロックバッファの出力端子で直近
で2本に分かれてレイアウト上許される最小の間隔で平
行に配線されている。 (2)上記の対のクロック線はクロックバッファから遠
い方の端においても結線されている。
【0017】(3)さらに各論理ゲートのクロック入力
端子に結線される配線はすべて対クロック線のどちらか
片方に共通に結線されている。すなわち対クロック線の
どちらか片方はクロックバッファの出力端子からその端
まで、どの論理ゲートあるいはバッファの入力端子とも
結線されていない。
端子に結線される配線はすべて対クロック線のどちらか
片方に共通に結線されている。すなわち対クロック線の
どちらか片方はクロックバッファの出力端子からその端
まで、どの論理ゲートあるいはバッファの入力端子とも
結線されていない。
【0018】
【作用】本発明によれば、標準の太さのクロック線を平
行に2本走らせることによって、クロックバッファから
遠いほうの端におけるHighレベルの電位降下をクロ
ック線を単に2倍の太さにしたときよりも大幅に抑える
ことができる。本発明におけるこの効果はクロック線の
幅を10倍程度太くしたときと同等となる。一方クロッ
ク線と他の配線層の配線とのクロスオーバ容量は2倍に
しかならない。
行に2本走らせることによって、クロックバッファから
遠いほうの端におけるHighレベルの電位降下をクロ
ック線を単に2倍の太さにしたときよりも大幅に抑える
ことができる。本発明におけるこの効果はクロック線の
幅を10倍程度太くしたときと同等となる。一方クロッ
ク線と他の配線層の配線とのクロスオーバ容量は2倍に
しかならない。
【0019】
【実施例】以下、本発明の実施例を説明する。
【0020】図1は、本発明に係わるクロック系を示す
回路図である。10はクロックバッファ、11〜116
はクロック入力を受ける論理ゲートである。図ではイン
バータゲートであるが、一般には何でもかまわない。図
2は図1に対応するクロック系を配線抵抗と配線容量を
考慮して描いた等価回路図である。C1はC3はクロッ
ク線に隣接する他の配線との線間容量およびクロック線
とクロスオーバする配線とのクロスオーバ容量の和であ
る。C2は対クロック線同志の線間容量である。
回路図である。10はクロックバッファ、11〜116
はクロック入力を受ける論理ゲートである。図ではイン
バータゲートであるが、一般には何でもかまわない。図
2は図1に対応するクロック系を配線抵抗と配線容量を
考慮して描いた等価回路図である。C1はC3はクロッ
ク線に隣接する他の配線との線間容量およびクロック線
とクロスオーバする配線とのクロスオーバ容量の和であ
る。C2は対クロック線同志の線間容量である。
【0021】本発明の効果を次のようなモデルで検証し
た。図1のクロックバッファ10は図3に示すプッシュ
プル回路で構成し、11〜116の論理ゲートは図4に
示すインバータで構成した(図3,4中のMESFET
の横の数字はゲート幅[μm]を示している。ゲート長
は0.5μmである)各論理ゲートのレイアウト上のピ
ッチは400μmとし、配線はシート抵抗が0.08Ω
/□で配線幅を1.5μmとした。これによって第2図
のrは21.3Ωとなる。このときクロック線の端すな
わち論理ゲート116の入力端子におけるHighレベ
ルは630mVであった。本実施例では1.5μm幅の
配線を2本平行に走らせており、配線幅を2倍にしたこ
とと一見等価のようであるがそうではない。クロスする
他の配線とのクロスオーバ面積が2倍になるためクロス
オーバ容量がほぼ2倍になることは同じであるが、クロ
ックバッファから論理ゲートに流れ込む電流は第2図中
で示されているように経路1および経路2の2つの経路
があるため配線抵抗の効き方は軽減される。実際第4図
に示される従来のクロック系では配線幅を2倍にしただ
けではクロック線の端におけるHighレベルは610
mVにしか達しない。Highレベルの下限はLSIの
ゲート規模やプロセス制御性に大きく依存するが、今6
30mVをHighレベルの下限とするならば従来の方
法では配線幅を2倍にしたのでは不十分ということであ
る。シュミレーションによれば630 mVを得るには
配線幅を8倍の12μmにする必要がある。しかし配線
幅を8倍にすると配線間のスペースを十分に取ってもク
ロスオーバ容量は本発明の4倍となりクロック波形の劣
化とスキュウが増大することになる。今、1.5μm幅
の配線400μm(論理ゲートが配置されているピッ
チ)あたり100μmのクロスオーバがあったとすると
(この様な状況は太い電源線がチップ全体を縦横無尽に
這っているGaAsLSIにおいては容易に起こり得
る)、クロスオーバしている配線間の層間膜がSiO2
でその膜厚が6000オングストロームであるとする
と、400μmあたり30fFのクロスオーバ容量が存
在することになる。本発明では400μmあたり60f
Fであるが従来法では240fFとなる。今、FO=1
6を想定しているのでトータルで3840fFとなり配
線幅を全く太くしない場合よりも3360fFも大きい
ことになる。これによって波形の立上がり、立ち下がり
時間は340psec程度劣化することになる。クロッ
クの周波数がGHzのオーダ(クロック周期は1nse
c以下)であればこれ程の波形劣化は許されない。一方
本実施例ではクロスオーバ容量の増加は配線幅が1.5
μmの従来の場合(もちろんこのときクロック線の端
において十分なHighレベルは得られずその値は59
0mVである)に比べて480fFの増加にとどまりこ
れは50psec程度の立上がり、立ち下がり時間の増
加をもたらすのみである。すなわち従来、クロック線の
端において十分なHighレベルが得られなかった(よ
って用いることができなかった)クロック系を本実施例
が示すような改良を行うことによって、波形劣化および
スキュウをほとんど増加させずにクロック線の端におい
て十分なHighレベルを供給することができる。なお
本発明はクロック系に限らず大きいファンアウトを有す
る信号線に対して全く同様に有効である。尚、回路シュ
ミレーションで用いたFETパラメータは次のMESF
ETを測定し抽出したものである。 しきい値 ドーズ量×1012/cm2 DFET −0.28V 6.75 EFET 0.15V 4.06
た。図1のクロックバッファ10は図3に示すプッシュ
プル回路で構成し、11〜116の論理ゲートは図4に
示すインバータで構成した(図3,4中のMESFET
の横の数字はゲート幅[μm]を示している。ゲート長
は0.5μmである)各論理ゲートのレイアウト上のピ
ッチは400μmとし、配線はシート抵抗が0.08Ω
/□で配線幅を1.5μmとした。これによって第2図
のrは21.3Ωとなる。このときクロック線の端すな
わち論理ゲート116の入力端子におけるHighレベ
ルは630mVであった。本実施例では1.5μm幅の
配線を2本平行に走らせており、配線幅を2倍にしたこ
とと一見等価のようであるがそうではない。クロスする
他の配線とのクロスオーバ面積が2倍になるためクロス
オーバ容量がほぼ2倍になることは同じであるが、クロ
ックバッファから論理ゲートに流れ込む電流は第2図中
で示されているように経路1および経路2の2つの経路
があるため配線抵抗の効き方は軽減される。実際第4図
に示される従来のクロック系では配線幅を2倍にしただ
けではクロック線の端におけるHighレベルは610
mVにしか達しない。Highレベルの下限はLSIの
ゲート規模やプロセス制御性に大きく依存するが、今6
30mVをHighレベルの下限とするならば従来の方
法では配線幅を2倍にしたのでは不十分ということであ
る。シュミレーションによれば630 mVを得るには
配線幅を8倍の12μmにする必要がある。しかし配線
幅を8倍にすると配線間のスペースを十分に取ってもク
ロスオーバ容量は本発明の4倍となりクロック波形の劣
化とスキュウが増大することになる。今、1.5μm幅
の配線400μm(論理ゲートが配置されているピッ
チ)あたり100μmのクロスオーバがあったとすると
(この様な状況は太い電源線がチップ全体を縦横無尽に
這っているGaAsLSIにおいては容易に起こり得
る)、クロスオーバしている配線間の層間膜がSiO2
でその膜厚が6000オングストロームであるとする
と、400μmあたり30fFのクロスオーバ容量が存
在することになる。本発明では400μmあたり60f
Fであるが従来法では240fFとなる。今、FO=1
6を想定しているのでトータルで3840fFとなり配
線幅を全く太くしない場合よりも3360fFも大きい
ことになる。これによって波形の立上がり、立ち下がり
時間は340psec程度劣化することになる。クロッ
クの周波数がGHzのオーダ(クロック周期は1nse
c以下)であればこれ程の波形劣化は許されない。一方
本実施例ではクロスオーバ容量の増加は配線幅が1.5
μmの従来の場合(もちろんこのときクロック線の端
において十分なHighレベルは得られずその値は59
0mVである)に比べて480fFの増加にとどまりこ
れは50psec程度の立上がり、立ち下がり時間の増
加をもたらすのみである。すなわち従来、クロック線の
端において十分なHighレベルが得られなかった(よ
って用いることができなかった)クロック系を本実施例
が示すような改良を行うことによって、波形劣化および
スキュウをほとんど増加させずにクロック線の端におい
て十分なHighレベルを供給することができる。なお
本発明はクロック系に限らず大きいファンアウトを有す
る信号線に対して全く同様に有効である。尚、回路シュ
ミレーションで用いたFETパラメータは次のMESF
ETを測定し抽出したものである。 しきい値 ドーズ量×1012/cm2 DFET −0.28V 6.75 EFET 0.15V 4.06
【0022】
【発明の効果】以上述べたように本発明によれば、クロ
ック波形の劣化およびスキュウを劣化させることなく、
大きいファンアウトを有するにもかかわらず十分な大き
さのHighレベルをクロック線の端まで供給できるク
ロック系を得ることができる。
ック波形の劣化およびスキュウを劣化させることなく、
大きいファンアウトを有するにもかかわらず十分な大き
さのHighレベルをクロック線の端まで供給できるク
ロック系を得ることができる。
【図1】 本発明の一実施例におけるクロック系を示す
図。
図。
【図2】 図1に対して配線抵抗および配線容量を考慮
したときの等価回路図。
したときの等価回路図。
【図3】 本実施例の効果検証用回路におけるクロック
バッファの回路図。
バッファの回路図。
【図4】 本実施例の効果検証用回路における論理ゲー
トの回路図。
トの回路図。
【図5】 従来のクロック系を配線抵抗および配線容量
を考慮して描いたときの等価回路図。
を考慮して描いたときの等価回路図。
【図6】 図5の回路においてクロック線の位置とHi
ghレベルの関係を示したグラフ。
ghレベルの関係を示したグラフ。
【図7】 図5の回路において、ファンアウト数とクロ
ック線の端におけるHighレベルの関係を示したグラ
フ。
ック線の端におけるHighレベルの関係を示したグラ
フ。
Claims (1)
- 【請求項1】 化合物半導体MESFETを用いた半導
体集積回路において、その次段の論理ゲートあるいはバ
ッファゲートの数が2以上のバッファゲートの出力線の
内、少なくとも1つに対して、バッファゲートの出力線
は2本の平行な対から、上記2本の対の出力線はその両
端でのみ結線されており、そのどちらか一方がバッファ
の出力端子と結線され、上記2本の対の出力線をそれぞ
れA,Bとすると、このバッファ出力線を入力とする論
理ゲートあるいは次段のバッファの入力端子への結線は
出力線Aのみあるいは出力線Bのみから行われているレ
イアウトが施されたことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3256852A JPH05101205A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3256852A JPH05101205A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05101205A true JPH05101205A (ja) | 1993-04-23 |
Family
ID=17298312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3256852A Pending JPH05101205A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05101205A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11175184A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | 半導体集積回路におけるクロック分配回路 |
US6442057B1 (en) | 2000-08-28 | 2002-08-27 | Samsung Electronics Co., Ltd. | Memory module for preventing skew between bus lines |
-
1991
- 1991-10-04 JP JP3256852A patent/JPH05101205A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11175184A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | 半導体集積回路におけるクロック分配回路 |
US6442057B1 (en) | 2000-08-28 | 2002-08-27 | Samsung Electronics Co., Ltd. | Memory module for preventing skew between bus lines |
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