JPH077634A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH077634A JPH077634A JP5143504A JP14350493A JPH077634A JP H077634 A JPH077634 A JP H077634A JP 5143504 A JP5143504 A JP 5143504A JP 14350493 A JP14350493 A JP 14350493A JP H077634 A JPH077634 A JP H077634A
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- signal
- scanning
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Abstract
(57)【要約】
【目的】TV信号の走査方向を容易に変換し、垂直方向
の処理を多用する処理系のハードウエア規模を大幅に削
減することができ、全体画像の遅延時間短縮も可能な装
置を得る。 【構成】デジタル化されたTV信号は、バッファメモリ
107にて水平走査から垂直走査に変換され、垂直フィ
ルタリングを行う回路114に入力され、バッファメモ
リで垂直走査状態から水平走査状態に変換される。回路
14において要求される遅延素子は垂直方向フィルタリ
ングにもかかわらず、1ライン単位の遅延素子より十分
小さい画素単位であっても良い。
の処理を多用する処理系のハードウエア規模を大幅に削
減することができ、全体画像の遅延時間短縮も可能な装
置を得る。 【構成】デジタル化されたTV信号は、バッファメモリ
107にて水平走査から垂直走査に変換され、垂直フィ
ルタリングを行う回路114に入力され、バッファメモ
リで垂直走査状態から水平走査状態に変換される。回路
14において要求される遅延素子は垂直方向フィルタリ
ングにもかかわらず、1ライン単位の遅延素子より十分
小さい画素単位であっても良い。
Description
【0001】
【産業上の利用分野】テレビジョンのデジタル信号処理
に関する。特に垂直方向の処理において回路規模削減に
有効な手法を提供する。
に関する。特に垂直方向の処理において回路規模削減に
有効な手法を提供する。
【0002】
【従来の技術】図21は、テレビジョン信号の垂直フィ
ルタ回路の従来例を示す。公知のようにデジタルフィル
タは単位遅延素子、タップ係数器、加算器の組み合わせ
で構成できる。しかしながら、垂直方向のデジタルフィ
ルタを構成する場合、単位遅延素子としてライン遅延が
必要になる。例えば、NTSC信号を考えた場合、デジ
タルクロック周波数が14.3MHz、8ビット長の入
力に対しては1ライン遅延として7Kビット程度の容量
が必要である。
ルタ回路の従来例を示す。公知のようにデジタルフィル
タは単位遅延素子、タップ係数器、加算器の組み合わせ
で構成できる。しかしながら、垂直方向のデジタルフィ
ルタを構成する場合、単位遅延素子としてライン遅延が
必要になる。例えば、NTSC信号を考えた場合、デジ
タルクロック周波数が14.3MHz、8ビット長の入
力に対しては1ライン遅延として7Kビット程度の容量
が必要である。
【0003】入力端901に入力された信号は、ライン
遅延素子902〜904を順次通る。遅延素子数はタッ
プ数ー1必要である。各ライン遅延素子902〜904
の入出力からタップが取り出され、それぞれのタップ出
力は、タップ係数器905〜908で係数倍された後、
加算器909で加算演算されて出力端910からフィル
タ出力として出力される。
遅延素子902〜904を順次通る。遅延素子数はタッ
プ数ー1必要である。各ライン遅延素子902〜904
の入出力からタップが取り出され、それぞれのタップ出
力は、タップ係数器905〜908で係数倍された後、
加算器909で加算演算されて出力端910からフィル
タ出力として出力される。
【0004】これまでは実現コストとの兼ね合いでタッ
プ数が2〜3程度で構成されたものが多い。しかしなが
ら、フィルタ特性として急峻な特性が要求される場合に
はフィルタのタップ数を多く設定しなければ所要特性を
実現できない。例えば17タップ必要であれば、16個
のライン遅延素子が必要である。集積回路を考えた場合
でもライン遅延素子はメモリ容量として大きいために、
かなりのチップ面積が必要となり、実用的なコストでの
実現が困難である。また、ライン遅延素子を外付けとし
て、係数演算と加算演算を集積化した場合には全てを集
積化したものよりかなりのコスト高になる。外付けライ
ン遅延素子は現在高価であり、容量的には2桁小さいに
も拘らずフィールドメモリよりも高価ですらある。ま
た、将来的にも安価になる要素は見いだせない。
プ数が2〜3程度で構成されたものが多い。しかしなが
ら、フィルタ特性として急峻な特性が要求される場合に
はフィルタのタップ数を多く設定しなければ所要特性を
実現できない。例えば17タップ必要であれば、16個
のライン遅延素子が必要である。集積回路を考えた場合
でもライン遅延素子はメモリ容量として大きいために、
かなりのチップ面積が必要となり、実用的なコストでの
実現が困難である。また、ライン遅延素子を外付けとし
て、係数演算と加算演算を集積化した場合には全てを集
積化したものよりかなりのコスト高になる。外付けライ
ン遅延素子は現在高価であり、容量的には2桁小さいに
も拘らずフィールドメモリよりも高価ですらある。ま
た、将来的にも安価になる要素は見いだせない。
【0005】図22(A)は、上記のような垂直方向の
デジタルフィルタを多用した装置として提案されている
レターボックス変換装置である。入力端子911より、
有効走査線数480本の飛び越し走査信号が入力され
る。入力された信号は、バッファ914、およびフィー
ルド遅延器912に供給される。フィールド遅延器91
2の出力はバッファ913に入力されスイッチ915に
よりライン毎に次の垂直処理部930に入力される。こ
こで、スイッチ915の出力は、フレーム周波数30H
zの順次走査信号となっている。
デジタルフィルタを多用した装置として提案されている
レターボックス変換装置である。入力端子911より、
有効走査線数480本の飛び越し走査信号が入力され
る。入力された信号は、バッファ914、およびフィー
ルド遅延器912に供給される。フィールド遅延器91
2の出力はバッファ913に入力されスイッチ915に
よりライン毎に次の垂直処理部930に入力される。こ
こで、スイッチ915の出力は、フレーム周波数30H
zの順次走査信号となっている。
【0006】これは、図22(B)に示すように第1の
フィールドが第2のフィールドと合成され、図22
(C)に示す信号となっているからである。このフレー
ム周波数30Hzの順次走査信号は垂直処理部930の
垂直低域通過フィルタ(VLPF)916及び垂直高域
通過フィルタ(VHPF)917に入力される。この2
つのフィルタにより、動き成分である時間方向の高域成
分と低域成分とに分離が行われている。
フィールドが第2のフィールドと合成され、図22
(C)に示す信号となっているからである。このフレー
ム周波数30Hzの順次走査信号は垂直処理部930の
垂直低域通過フィルタ(VLPF)916及び垂直高域
通過フィルタ(VHPF)917に入力される。この2
つのフィルタにより、動き成分である時間方向の高域成
分と低域成分とに分離が行われている。
【0007】フレーム合成により2つのフィールドが合
成されたため、図22(D)に示す飛び越し走査信号ス
ペクトルは図22(E)に示すスペクトルに変換されて
いる。つまり、画像動き成分Aは、飛び越し走査により
折り返し部分Bに示す垂直高域成分に変換される。ここ
で、フレーム合成を行えば、垂直高域にシフトした動き
の成分は、依然として垂直の高域の領域Cに存在する。
このようなスペクトルに変換後、VHPF917により
動きの成分が抽出され、低域成分との分離がおおなわれ
る。次に、動き成分は垂直周波数シフト回路(Vシフト
回路)918により垂直の低域に変換される。時間低域
成分および、動き成分はそれぞれ4→3走査線変換器9
20、919によりそれぞれ3/4倍に走査線数の変換
が行われ、480本の画像から360本の画像に変換さ
れる。変換された動き成分は再度垂直周波数シフト回路
(Vシフト回路)922により、垂直の高域に変換さ
れ、加算器921において時間低域成分と合成される。
合成された信号は、スイッチ923に入力される。スイ
ッチ923はライン毎に切り替わり、入力された信号を
バッファ924、925にそれぞれ出力する。バッファ
924、925は、フレーム周波数30Hzの順次信号
を再度、飛び越し走査信号の各フィールドに変換する。
バッファ925の出力はフィールド遅延素子926によ
り1フィールド分遅延され、スイッチ927に入力され
る。スイッチ927はフィールド毎に切り替わり、出力
端子928より飛び越し走査信号を出力する。出力され
る信号は、有効走査360本のレターボックス形式とな
っている。
成されたため、図22(D)に示す飛び越し走査信号ス
ペクトルは図22(E)に示すスペクトルに変換されて
いる。つまり、画像動き成分Aは、飛び越し走査により
折り返し部分Bに示す垂直高域成分に変換される。ここ
で、フレーム合成を行えば、垂直高域にシフトした動き
の成分は、依然として垂直の高域の領域Cに存在する。
このようなスペクトルに変換後、VHPF917により
動きの成分が抽出され、低域成分との分離がおおなわれ
る。次に、動き成分は垂直周波数シフト回路(Vシフト
回路)918により垂直の低域に変換される。時間低域
成分および、動き成分はそれぞれ4→3走査線変換器9
20、919によりそれぞれ3/4倍に走査線数の変換
が行われ、480本の画像から360本の画像に変換さ
れる。変換された動き成分は再度垂直周波数シフト回路
(Vシフト回路)922により、垂直の高域に変換さ
れ、加算器921において時間低域成分と合成される。
合成された信号は、スイッチ923に入力される。スイ
ッチ923はライン毎に切り替わり、入力された信号を
バッファ924、925にそれぞれ出力する。バッファ
924、925は、フレーム周波数30Hzの順次信号
を再度、飛び越し走査信号の各フィールドに変換する。
バッファ925の出力はフィールド遅延素子926によ
り1フィールド分遅延され、スイッチ927に入力され
る。スイッチ927はフィールド毎に切り替わり、出力
端子928より飛び越し走査信号を出力する。出力され
る信号は、有効走査360本のレターボックス形式とな
っている。
【0008】以上のような処理装置では、垂直方向の処
理が多用され、例えば、VLPF、VHPF916、9
17、4→3走査線変換器920、919はラインメモ
リを多数必要とする。よって破線で囲った垂直処理部9
30は多数のラインメモリを必要とするため、IC化す
るのは非常に難しいとされている。
理が多用され、例えば、VLPF、VHPF916、9
17、4→3走査線変換器920、919はラインメモ
リを多数必要とする。よって破線で囲った垂直処理部9
30は多数のラインメモリを必要とするため、IC化す
るのは非常に難しいとされている。
【0009】図23は、図22に示した装置と同様の手
法を順次走査変換に応用した例を示している。図22と
同じ番号をつけた部分は同様に動作をする。VLPF9
16の出力信号は加算器940に入力され、更に動き検
出器941に入力される。動き検出器941の出力は、
スイッチ942を制御する。スイッチ942は静画時に
は入力された信号をVシフト回路918からの信号をV
シフト回路922に入力し、動画時には加算器943、
944に入力する。ここで、動画時にはスイッチ942
の出力は動き成分として判定されており、時間方向にシ
フトして、時間方向の低域成分と合成される。また、静
画時は、スイッチ942の出力は垂直の高域成分と判定
されており、垂直高域にシフトされ、時間方向の低域成
分と合成される。
法を順次走査変換に応用した例を示している。図22と
同じ番号をつけた部分は同様に動作をする。VLPF9
16の出力信号は加算器940に入力され、更に動き検
出器941に入力される。動き検出器941の出力は、
スイッチ942を制御する。スイッチ942は静画時に
は入力された信号をVシフト回路918からの信号をV
シフト回路922に入力し、動画時には加算器943、
944に入力する。ここで、動画時にはスイッチ942
の出力は動き成分として判定されており、時間方向にシ
フトして、時間方向の低域成分と合成される。また、静
画時は、スイッチ942の出力は垂直の高域成分と判定
されており、垂直高域にシフトされ、時間方向の低域成
分と合成される。
【0010】この処理について、図23(B)〜(E)
を用いて説明する。フレーム合成した信号スペクトル
は、図23(B)に示すように、垂直方向の高域に飛び
越し走査の折り返し成分がシフトしている。この成分
は、静画の場合は、画像本来の持つ垂直高域成分であ
り、動画の場合は時間方向の高域成分である動きの成分
となっている。したがって、動きの検出を行い、静画時
は、垂直の高域に、動画時は時間の高域に周波数シフト
し、時間方向の低域成分と合成する。垂直方向の周波数
シフトは、ライン毎に極性を反転することで実現でき
る。一方、時間方向への周波数シフトは、フレームごと
に極性を反転することで実現できる。図23(A)の加
算器944、943は時間方向の周波数シフトを行って
いる。つまり、加算器944は正極性で、加算器943
は負極性で合成を行っている。それぞれの加算器94
4、943の出力はバッファ945、1/60遅延素子
946に入力される。1/60遅延素子946の出力は
バッファ947に入力される。バッファ945、944
では、時間圧縮が行われ、フレーム周波数60Hzの順
次信号に変換される。それぞれのバッファ出力はスイッ
チ948により切り替えられ順次走査信号が949より
出力される。上記した順次走査変換は、高画質の順次走
査画像を得ることができるが、図22に示した回路と同
様垂直方向の処理が多くラインメモリが多数必要とな
る。
を用いて説明する。フレーム合成した信号スペクトル
は、図23(B)に示すように、垂直方向の高域に飛び
越し走査の折り返し成分がシフトしている。この成分
は、静画の場合は、画像本来の持つ垂直高域成分であ
り、動画の場合は時間方向の高域成分である動きの成分
となっている。したがって、動きの検出を行い、静画時
は、垂直の高域に、動画時は時間の高域に周波数シフト
し、時間方向の低域成分と合成する。垂直方向の周波数
シフトは、ライン毎に極性を反転することで実現でき
る。一方、時間方向への周波数シフトは、フレームごと
に極性を反転することで実現できる。図23(A)の加
算器944、943は時間方向の周波数シフトを行って
いる。つまり、加算器944は正極性で、加算器943
は負極性で合成を行っている。それぞれの加算器94
4、943の出力はバッファ945、1/60遅延素子
946に入力される。1/60遅延素子946の出力は
バッファ947に入力される。バッファ945、944
では、時間圧縮が行われ、フレーム周波数60Hzの順
次信号に変換される。それぞれのバッファ出力はスイッ
チ948により切り替えられ順次走査信号が949より
出力される。上記した順次走査変換は、高画質の順次走
査画像を得ることができるが、図22に示した回路と同
様垂直方向の処理が多くラインメモリが多数必要とな
る。
【0011】
【発明が解決しようとする課題】上述した手法では垂直
方向の処理においてライン遅延が必要不可欠であった。
このため高度な処理を行う場合には高価なライン遅延が
多数必要であり、処理回路としての実現コストが著しく
高くなる。そこでこの発明は、高価なライン遅延素子を
不要とするデジタル信号処理装置を提供することを目的
とする。
方向の処理においてライン遅延が必要不可欠であった。
このため高度な処理を行う場合には高価なライン遅延が
多数必要であり、処理回路としての実現コストが著しく
高くなる。そこでこの発明は、高価なライン遅延素子を
不要とするデジタル信号処理装置を提供することを目的
とする。
【0012】
【課題を解決するための手段】この発明は、入力テレビ
信号は通常水平方向に走査されて、これが垂直方向に繰
り返されている信号である点に着目する。そして入力テ
レビ信号をバッファメモリに書き込み、垂直方向に走査
された信号のようにバッファメモリから読み出す。この
メモリ読み出し出力を、単位遅延し、水平画素単位とし
た信号処理を行う。信号処理出力を再度別のバッファメ
モリに書き込み、入力と同じ水平方向の走査で読み出し
て出力とする。
信号は通常水平方向に走査されて、これが垂直方向に繰
り返されている信号である点に着目する。そして入力テ
レビ信号をバッファメモリに書き込み、垂直方向に走査
された信号のようにバッファメモリから読み出す。この
メモリ読み出し出力を、単位遅延し、水平画素単位とし
た信号処理を行う。信号処理出力を再度別のバッファメ
モリに書き込み、入力と同じ水平方向の走査で読み出し
て出力とする。
【0013】
【作用】入力信号をバッファメモリに書き込み垂直走査
方向に読み出すことで、入力信号の横縦が変換される。
このときのバッファメモリ読み出し出力の隣合うデータ
は、入力信号の縦方向の隣合うデータが並び替えられた
ものである。従って、先に述べた手法では垂直方向信号
処理の単位遅延として垂直方向の遅延(1ライン分の遅
延)が必要であったものが、バッファメモリ出力では水
平方向の単位遅延のみで等価になる。すなわち、先の手
法では垂直単位遅延としてライン遅延が必要であったも
のが、上記の手段では単に水平方向単位遅延として単な
るラッチ回路で置き換えることができる。この状態で、
所定の信号処理を行った後、再度バッファメモリに書き
込み縦横変換し、入力と同じ走査構造で出力することに
より、垂直方向に処理された信号を得ることができる。
方向に読み出すことで、入力信号の横縦が変換される。
このときのバッファメモリ読み出し出力の隣合うデータ
は、入力信号の縦方向の隣合うデータが並び替えられた
ものである。従って、先に述べた手法では垂直方向信号
処理の単位遅延として垂直方向の遅延(1ライン分の遅
延)が必要であったものが、バッファメモリ出力では水
平方向の単位遅延のみで等価になる。すなわち、先の手
法では垂直単位遅延としてライン遅延が必要であったも
のが、上記の手段では単に水平方向単位遅延として単な
るラッチ回路で置き換えることができる。この状態で、
所定の信号処理を行った後、再度バッファメモリに書き
込み縦横変換し、入力と同じ走査構造で出力することに
より、垂直方向に処理された信号を得ることができる。
【0014】
【実施例】以下、この発明の実施例を図面を参照して説
明する。図1はこの発明の第1の実施例である。入力テ
レビ信号は入力端101に供給される。入力テレビ信号
は、アナログデジタル(A/D)変換器102でデジタ
ルデータに変換される。A/D変換器102の出力は同
期信号再生回路103、カラーバースト位相ロックルー
プ(PLL)回路105、バッファメモリ107に入力
される。同期信号再生回路103で水平および垂直の同
期信号であるH,Vが再生される。この同期信号H,V
はカラーバーストゲートパルス発生回路104に入力さ
れる。このゲートパルス発生回路104は、カラーバー
ストゲートパルスを作成して、カラーバーストPLL回
路105に与える。カラーバーストPLL回路105は
入力テレビ信号のカラーバースト信号に位相同期した信
号4fscを生成し、システムのクロックCKを出力し
各部に供給する。
明する。図1はこの発明の第1の実施例である。入力テ
レビ信号は入力端101に供給される。入力テレビ信号
は、アナログデジタル(A/D)変換器102でデジタ
ルデータに変換される。A/D変換器102の出力は同
期信号再生回路103、カラーバースト位相ロックルー
プ(PLL)回路105、バッファメモリ107に入力
される。同期信号再生回路103で水平および垂直の同
期信号であるH,Vが再生される。この同期信号H,V
はカラーバーストゲートパルス発生回路104に入力さ
れる。このゲートパルス発生回路104は、カラーバー
ストゲートパルスを作成して、カラーバーストPLL回
路105に与える。カラーバーストPLL回路105は
入力テレビ信号のカラーバースト信号に位相同期した信
号4fscを生成し、システムのクロックCKを出力し
各部に供給する。
【0015】メモリ制御信号発生回路106には、上記
した同期信号H,V及びクロックCKが供給されてい
る。メモリ制御信号発生回路106は、バッファメモリ
107、115の書き込み読み出しを制御する信号を発
生する。メモリ制御信号発生回路106の書き込み信号
Wにより、バッファメモリ107は図2(A)に示すよ
うに入力信号の走査方向通りにa1,a2,a3 ・・
・のデータを書き込み、次のラインではb1,b2,b
3・・・、更に次のラインではc1,c2,c3・・・
のデータを書き込む。また、メモリ制御信号発生回路1
06の読み出し信号Rにより、バッファメモリ107は
図2(A)に示すように入力信号の走査方向と異なる縦
方向にa1,b1,c1 ・・・のデータを読み出す。
この読み出しデータは、フィルタ処理回路114(垂直
処理部)に供給され垂直フィルタリング処理され、その
出力は、バッファメモリ115に入力される。このフィ
ルタ処理回路114は、一例として水平単位遅延素子1
08、109、係数器110〜112、加算器113で
示しているが、勿論これに限定されず任意の処理が可能
である。
した同期信号H,V及びクロックCKが供給されてい
る。メモリ制御信号発生回路106は、バッファメモリ
107、115の書き込み読み出しを制御する信号を発
生する。メモリ制御信号発生回路106の書き込み信号
Wにより、バッファメモリ107は図2(A)に示すよ
うに入力信号の走査方向通りにa1,a2,a3 ・・
・のデータを書き込み、次のラインではb1,b2,b
3・・・、更に次のラインではc1,c2,c3・・・
のデータを書き込む。また、メモリ制御信号発生回路1
06の読み出し信号Rにより、バッファメモリ107は
図2(A)に示すように入力信号の走査方向と異なる縦
方向にa1,b1,c1 ・・・のデータを読み出す。
この読み出しデータは、フィルタ処理回路114(垂直
処理部)に供給され垂直フィルタリング処理され、その
出力は、バッファメモリ115に入力される。このフィ
ルタ処理回路114は、一例として水平単位遅延素子1
08、109、係数器110〜112、加算器113で
示しているが、勿論これに限定されず任意の処理が可能
である。
【0016】メモリ制御信号発生回路106の書き込み
信号Wにより、バッファメモリ115は図2(B)に示
すようにa1,b1,c1・・・の方向でデータが書き
込まれ、またメモリ制御信号発生回路106の読み出し
信号Rにより、バッファメモリ115は図2(B)に示
すようにa1,a2,a3・・・の方向でデータが読み
出される。このデータはデジタルアナログ(D/A)変
換器116でアナログ信号に変換され出力端117から
出力される。
信号Wにより、バッファメモリ115は図2(B)に示
すようにa1,b1,c1・・・の方向でデータが書き
込まれ、またメモリ制御信号発生回路106の読み出し
信号Rにより、バッファメモリ115は図2(B)に示
すようにa1,a2,a3・・・の方向でデータが読み
出される。このデータはデジタルアナログ(D/A)変
換器116でアナログ信号に変換され出力端117から
出力される。
【0017】また、図4に示すように後段のバッファメ
モリ115を省略すれば横縦変換された出力をそのまま
導出することができる。図4において図1と同一部分は
同一符号を付して説明は省略する。
モリ115を省略すれば横縦変換された出力をそのまま
導出することができる。図4において図1と同一部分は
同一符号を付して説明は省略する。
【0018】上述したように本発明によるデジタル信号
処理装置によれば、本来ラインメモリが必要であった垂
直方向の処理を水平遅延単位で行うことができIC化が
容易になる。
処理装置によれば、本来ラインメモリが必要であった垂
直方向の処理を水平遅延単位で行うことができIC化が
容易になる。
【0019】図3には更に詳細な、本発明にかかわる実
施例を示す。図を用いてバッファメモリ107、115
およびフィルタ処理部、即ち垂直処理部114について
詳しく説明を行う。バッファメモリ107に入力された
信号はスイッチ201に入力される。スイッチ201は
メモリ202、203に信号を出力する。2つのメモリ
202、203はトグルバッファリングを行う。つま
り、2つのメモリは、たとえば、メモリ202が読み出
しであれば、メモリ203が書き込みを行っている。逆
にメモリ203が読み出しであれば、メモリ202が書
き込みとなる。したがって、スイッチ201は制御信号
発生回路205の制御信号により書き込み状態のメモリ
を選択し、スイッチ204は読み出し動作のメモリを選
択し、メモリ出力を垂直処理部114に供給する。制御
信号発生回路205、206は書き込みアドレス発生回
路221、読み出しアドレス発生回路222より出力さ
れる信号に応答して、スイッチ201、204を制御す
る。書き込みアドレス発生回路221、読み出しアドレ
ス発生回路222のアドレス出力は、スイッチ207、
208に、それぞれ供給され、メモリ202、メモリ2
03にアドレスとして与えられる。スイッチ207、2
08は制御信号発生回路205、206により制御さ
れ、対応するメモリが書き込み状態であるときは書き込
みアドレス発生回路221の出力を、対応するメモリが
読み出し状態であるときは、読み出しアドレス発生回路
222の出力を選択する。
施例を示す。図を用いてバッファメモリ107、115
およびフィルタ処理部、即ち垂直処理部114について
詳しく説明を行う。バッファメモリ107に入力された
信号はスイッチ201に入力される。スイッチ201は
メモリ202、203に信号を出力する。2つのメモリ
202、203はトグルバッファリングを行う。つま
り、2つのメモリは、たとえば、メモリ202が読み出
しであれば、メモリ203が書き込みを行っている。逆
にメモリ203が読み出しであれば、メモリ202が書
き込みとなる。したがって、スイッチ201は制御信号
発生回路205の制御信号により書き込み状態のメモリ
を選択し、スイッチ204は読み出し動作のメモリを選
択し、メモリ出力を垂直処理部114に供給する。制御
信号発生回路205、206は書き込みアドレス発生回
路221、読み出しアドレス発生回路222より出力さ
れる信号に応答して、スイッチ201、204を制御す
る。書き込みアドレス発生回路221、読み出しアドレ
ス発生回路222のアドレス出力は、スイッチ207、
208に、それぞれ供給され、メモリ202、メモリ2
03にアドレスとして与えられる。スイッチ207、2
08は制御信号発生回路205、206により制御さ
れ、対応するメモリが書き込み状態であるときは書き込
みアドレス発生回路221の出力を、対応するメモリが
読み出し状態であるときは、読み出しアドレス発生回路
222の出力を選択する。
【0020】以上の動作で、水平方向の走査を垂直方向
の走査に変換する。例えば今、入力信号が、図3(B)
に示すように、画素1、2、・・・13、14、15の
順に入力されたとし、メモリ102が書き込み状態であ
ったとする。メモリ202には、同図のメモリ内に示す
ように記憶される。一方、メモリ203は読み出し状態
となっており、図に示す垂直走査の順番1,6,11,
2,7,…で画素が読み出される。読み出しが完了する
と、次は、メモリ203が書き込み状態となり、同図の
メモリ内のように、メモリ203に格納される。この
時、メモリ203は、読み出し状態となり、同図に示す
垂直走査の順番1,6,11,2,7,…で読み出しが
行われる。このように、走査を変更した後に、垂直処理
部114に入力される。
の走査に変換する。例えば今、入力信号が、図3(B)
に示すように、画素1、2、・・・13、14、15の
順に入力されたとし、メモリ102が書き込み状態であ
ったとする。メモリ202には、同図のメモリ内に示す
ように記憶される。一方、メモリ203は読み出し状態
となっており、図に示す垂直走査の順番1,6,11,
2,7,…で画素が読み出される。読み出しが完了する
と、次は、メモリ203が書き込み状態となり、同図の
メモリ内のように、メモリ203に格納される。この
時、メモリ203は、読み出し状態となり、同図に示す
垂直走査の順番1,6,11,2,7,…で読み出しが
行われる。このように、走査を変更した後に、垂直処理
部114に入力される。
【0021】垂直処理部114の出力は次のバッファメ
モリ115に入力され今度は、垂直の走査を水平の走査
に変更する。バッファメモリ115内部には、バッファ
メモリ107と同様に、2つのメモリ212、213が
あり、バッファメモリ107と同様のトグルバッファリ
ングを行う。したがって、制御信号発生回路215、2
16、スイッチ211、214、スイッチ217、21
8については、それぞれバッファメモリ107と同様に
動作する。ただし、書き込みアドレスと、読み出しアド
レスが、先のバッファメモリ107の場合と逆になる。
つまり、今度は、画素の順番が図3(B)の垂直走査に
示すように、垂直方向の走査となっているため、書き込
み時には、同図のメモリ内のように記憶され、読み出し
時は同図の水平走査のように読み出される。それぞれの
アドレス発生回路221、222、223、224はタ
イミング制御回路225の出力信号により所定の信号を
発生する。タイミング制御回路225とアドレス発生回
路221、222、223、224が、信号発生回路1
06に含まれた構成となっている。
モリ115に入力され今度は、垂直の走査を水平の走査
に変更する。バッファメモリ115内部には、バッファ
メモリ107と同様に、2つのメモリ212、213が
あり、バッファメモリ107と同様のトグルバッファリ
ングを行う。したがって、制御信号発生回路215、2
16、スイッチ211、214、スイッチ217、21
8については、それぞれバッファメモリ107と同様に
動作する。ただし、書き込みアドレスと、読み出しアド
レスが、先のバッファメモリ107の場合と逆になる。
つまり、今度は、画素の順番が図3(B)の垂直走査に
示すように、垂直方向の走査となっているため、書き込
み時には、同図のメモリ内のように記憶され、読み出し
時は同図の水平走査のように読み出される。それぞれの
アドレス発生回路221、222、223、224はタ
イミング制御回路225の出力信号により所定の信号を
発生する。タイミング制御回路225とアドレス発生回
路221、222、223、224が、信号発生回路1
06に含まれた構成となっている。
【0022】図5は、第2の実施例を示す。第2の実施
例は、画像をブロック毎に分割した後に、水平方向の走
査を垂直方向の走査に変更するものである。わかりやす
いように、実際の画像を想定して説明を行う。
例は、画像をブロック毎に分割した後に、水平方向の走
査を垂直方向の走査に変更するものである。わかりやす
いように、実際の画像を想定して説明を行う。
【0023】入力端子301に、画像P1が入力された
とする。走査線をa,b,c,..で表し、水平方向の
画素には番号1,2,3,4を付して示めしている。例
えば、走査線aの第1番目の画素をa1、第2番目の画
素をa2とする。画像P1の画素構成はa1〜j4であ
るものとする。今、画素構成を4つのブロックB1(a
1〜d4)、B2(e1〜h4)、B3(c1〜f
4)、B4(g1〜j4)で考える。そして、ブロック
B1とB2がバッファ302に、ブロックB3、B4が
バッファ304に入力されるとする。バッファメモリ3
02、304は、そいれぞれ図1で説明した、バッファ
メモリ107と同様の動作を行い、水平方向の走査を、
垂直方向の走査に変更する。したがって、バッファ30
2からは、a1,b1,c1,d1,a2,b2,・・
・・の順で出力される。バッファ302の出力画素をタ
イミングチャート311で示している。バッファ302
はブロックB1、B2の順にこの処理を行うため、タイ
ミングチャートの時間tの時系列順に信号を出力する。
一方、バッファ303はブロックB3、B4の順となる
ため、タイミングチャート312に示す信号となる。
とする。走査線をa,b,c,..で表し、水平方向の
画素には番号1,2,3,4を付して示めしている。例
えば、走査線aの第1番目の画素をa1、第2番目の画
素をa2とする。画像P1の画素構成はa1〜j4であ
るものとする。今、画素構成を4つのブロックB1(a
1〜d4)、B2(e1〜h4)、B3(c1〜f
4)、B4(g1〜j4)で考える。そして、ブロック
B1とB2がバッファ302に、ブロックB3、B4が
バッファ304に入力されるとする。バッファメモリ3
02、304は、そいれぞれ図1で説明した、バッファ
メモリ107と同様の動作を行い、水平方向の走査を、
垂直方向の走査に変更する。したがって、バッファ30
2からは、a1,b1,c1,d1,a2,b2,・・
・・の順で出力される。バッファ302の出力画素をタ
イミングチャート311で示している。バッファ302
はブロックB1、B2の順にこの処理を行うため、タイ
ミングチャートの時間tの時系列順に信号を出力する。
一方、バッファ303はブロックB3、B4の順となる
ため、タイミングチャート312に示す信号となる。
【0024】ここで、垂直処理部304、305がそれ
ぞれ、例えば、図1に示した、3タップのフィルタとす
ると、ブロックの境界で誤った信号を生成する。つま
り、3タップのフィルタは、3つの画素を必要とするた
め、タイミングチャート311に示す、321、322
・・・・の領域が必要となる。領域321、322の場
合は問題はないが、323、324では、ブロックの境
界部を含んでしまい正し出力が得られない。一方、ブロ
ックB3では、331、332の領域では正し出力が選
られるが、333、334の領域で誤りとなる。そこ
で、垂直処理部304、305より出力される信号をつ
ねに正しい信号となるように、スイッチ306で切り替
えるようにしている。つまり、下段のタイムチャート3
13に示すように、領域321、322、331、33
2・・・のフィルタ出力がスイッチ306により選択さ
れてバッファ307へ供給される。バッファ307は、
図1及び図3で説明した、バッファメモリ115と同様
の動作をし、垂直の走査を水平に変換する。
ぞれ、例えば、図1に示した、3タップのフィルタとす
ると、ブロックの境界で誤った信号を生成する。つま
り、3タップのフィルタは、3つの画素を必要とするた
め、タイミングチャート311に示す、321、322
・・・・の領域が必要となる。領域321、322の場
合は問題はないが、323、324では、ブロックの境
界部を含んでしまい正し出力が得られない。一方、ブロ
ックB3では、331、332の領域では正し出力が選
られるが、333、334の領域で誤りとなる。そこ
で、垂直処理部304、305より出力される信号をつ
ねに正しい信号となるように、スイッチ306で切り替
えるようにしている。つまり、下段のタイムチャート3
13に示すように、領域321、322、331、33
2・・・のフィルタ出力がスイッチ306により選択さ
れてバッファ307へ供給される。バッファ307は、
図1及び図3で説明した、バッファメモリ115と同様
の動作をし、垂直の走査を水平に変換する。
【0025】上記したようにこの発明は、画面をブロッ
ク毎に分割を行った場合も適用が可能となる。このよう
に、ブロック分割を行うと、画像全体を垂直、水平の走
査変換を行わずにすむため、全体の遅延を短くすること
ができる。つまり、図5の画像P1の全体を水平、垂直
走査変換を行うと、遅延は4×10のすべての画像がそ
ろった状態でないと変換が出来ないため長くなるが、2
分割すれば、ブロックB1の処理が終わった状態つま
り、4×4の画像の処理が終わった後に再度、走査の変
換が可能となる。このことは、TV信号の画像を処理す
るシステムの遅延が大きいと音声信号とにずれが生じる
という問題を解決することができる。
ク毎に分割を行った場合も適用が可能となる。このよう
に、ブロック分割を行うと、画像全体を垂直、水平の走
査変換を行わずにすむため、全体の遅延を短くすること
ができる。つまり、図5の画像P1の全体を水平、垂直
走査変換を行うと、遅延は4×10のすべての画像がそ
ろった状態でないと変換が出来ないため長くなるが、2
分割すれば、ブロックB1の処理が終わった状態つま
り、4×4の画像の処理が終わった後に再度、走査の変
換が可能となる。このことは、TV信号の画像を処理す
るシステムの遅延が大きいと音声信号とにずれが生じる
という問題を解決することができる。
【0026】図6(A)は、第2の実施例を変形した構
成を示している。同一番号で示した部分は、図5の回路
と、同じ動作をする。図6の構成では、垂直処理部30
4、305のそれぞれの出力に水平垂直走査変換用のバ
ッファ341、342を追加したところが特徴となって
いる。つまり、それぞれの垂直処理部304、305の
出力を元の水平走査に変換した後にスイッチ343で切
り替え、常に正しい信号出力を得るようにしている。
成を示している。同一番号で示した部分は、図5の回路
と、同じ動作をする。図6の構成では、垂直処理部30
4、305のそれぞれの出力に水平垂直走査変換用のバ
ッファ341、342を追加したところが特徴となって
いる。つまり、それぞれの垂直処理部304、305の
出力を元の水平走査に変換した後にスイッチ343で切
り替え、常に正しい信号出力を得るようにしている。
【0027】この場合の動作を図6(B)を用いて説明
する。画像を、ブロックB1、ブロックB2に分けた場
合、それぞれの処理で、領域B1a、B2aの領域で
は、正しい垂直処理出力が選られる。しかし、ブロック
の境界付近の領域B1b、B2bで示す斜線の領域で、
正しくない出力となる。この部分を補うために、ブロッ
クB3を追加し、正しく出力される領域B3aの出力を
領域B1b、B2bの出力と切り替えている。ただし、
ブロックB3においても正しく出力されない領域B3
b、B3cの部分を生じるため、この部分が、領域B1
b、B2bと重ならないように制御する。正しく出力さ
れない領域が、ブロック内の半分以下であれば、適切な
ブロックサイズを選ぶことで、走査変換は正しく動作す
る。図6(A)の構成では、一方の処理系統でブロック
B1、B2の処理を担当し、他方の系統でブロックB3
の処理系統を担当するように、バッファ302、203
が画素を読みとるように制御される。
する。画像を、ブロックB1、ブロックB2に分けた場
合、それぞれの処理で、領域B1a、B2aの領域で
は、正しい垂直処理出力が選られる。しかし、ブロック
の境界付近の領域B1b、B2bで示す斜線の領域で、
正しくない出力となる。この部分を補うために、ブロッ
クB3を追加し、正しく出力される領域B3aの出力を
領域B1b、B2bの出力と切り替えている。ただし、
ブロックB3においても正しく出力されない領域B3
b、B3cの部分を生じるため、この部分が、領域B1
b、B2bと重ならないように制御する。正しく出力さ
れない領域が、ブロック内の半分以下であれば、適切な
ブロックサイズを選ぶことで、走査変換は正しく動作す
る。図6(A)の構成では、一方の処理系統でブロック
B1、B2の処理を担当し、他方の系統でブロックB3
の処理系統を担当するように、バッファ302、203
が画素を読みとるように制御される。
【0028】正しく出力されない領域が狭ければ、ブロ
ックを、例えば図7に示すようにブロックB1〜B4の
ように4分割しても同様に動作させることができる。図
7(A)に示すように画像をブロックB1からB4に分
割し垂直方向に走査を変換し垂直の処理を施すと、正し
く信号が出力されない領域E1〜E6を生じる。一方ブ
ロックB1からB4の境界部分をカバーするように分割
されたブロックB5からB6においても同様に、正しく
ない出力領域E7〜E12を生じる。これを、1次元の
信号として示したのが図7(B)である。ブロックB1
からB4の信号を水平垂直の走査変換を行って、垂直処
理を行った後、再度垂直水平の走査変換を行うと、正し
く無い信号はE1〜E6の領域となる。同様にブロック
B5からB7についても同様に、E7〜E12の領域と
なる。これらの出力から正しく無い領域の信号を除くよ
うに切換え選択して導出すれば、正しい信号だけを得る
ことができる。もちろん、垂直水平走査変換する前に切
り替えることも可能である。4分割による処理を行った
場合、全体の遅延を2分割の時より更に短くすることが
できる。
ックを、例えば図7に示すようにブロックB1〜B4の
ように4分割しても同様に動作させることができる。図
7(A)に示すように画像をブロックB1からB4に分
割し垂直方向に走査を変換し垂直の処理を施すと、正し
く信号が出力されない領域E1〜E6を生じる。一方ブ
ロックB1からB4の境界部分をカバーするように分割
されたブロックB5からB6においても同様に、正しく
ない出力領域E7〜E12を生じる。これを、1次元の
信号として示したのが図7(B)である。ブロックB1
からB4の信号を水平垂直の走査変換を行って、垂直処
理を行った後、再度垂直水平の走査変換を行うと、正し
く無い信号はE1〜E6の領域となる。同様にブロック
B5からB7についても同様に、E7〜E12の領域と
なる。これらの出力から正しく無い領域の信号を除くよ
うに切換え選択して導出すれば、正しい信号だけを得る
ことができる。もちろん、垂直水平走査変換する前に切
り替えることも可能である。4分割による処理を行った
場合、全体の遅延を2分割の時より更に短くすることが
できる。
【0029】図8はこの発明の第3の実施例である。こ
の実施例は、図22に示した回路に本発明を適用した例
である。つまり、図22では、フレーム合成を行い垂直
の処理をしている。本発明を適用すれば、フレーム合成
を行いながら、水平垂直走査変換(フィルタタリング)
を行う事が出来る。
の実施例は、図22に示した回路に本発明を適用した例
である。つまり、図22では、フレーム合成を行い垂直
の処理をしている。本発明を適用すれば、フレーム合成
を行いながら、水平垂直走査変換(フィルタタリング)
を行う事が出来る。
【0030】即ち、入力端子401よりTV信号が入力
される。入力信号は、フィールド遅延器402により、
1フィールド遅延されモジュールM1に入力される。バ
ッファ403、404では水平走査を垂直走査に変換し
スイッチ407に信号を供給する。スイッチ407の出
力は垂直処理部405に入力され処理が終わった後、バ
ッファ406により垂直走査を水平走査に変換する。そ
の他モジュールM2からM3についても同様の動作を行
う。モジュールM1、M2の出力はスイッチ408に出
力され、更に、スイッチ410に出力される。一方、モ
ジュールM3、M4の出力はスイッチ409に出力さ
れ、更にスイッチ410に入力される。スイッチ410
の出力は出力端子411より出力される。
される。入力信号は、フィールド遅延器402により、
1フィールド遅延されモジュールM1に入力される。バ
ッファ403、404では水平走査を垂直走査に変換し
スイッチ407に信号を供給する。スイッチ407の出
力は垂直処理部405に入力され処理が終わった後、バ
ッファ406により垂直走査を水平走査に変換する。そ
の他モジュールM2からM3についても同様の動作を行
う。モジュールM1、M2の出力はスイッチ408に出
力され、更に、スイッチ410に出力される。一方、モ
ジュールM3、M4の出力はスイッチ409に出力さ
れ、更にスイッチ410に入力される。スイッチ410
の出力は出力端子411より出力される。
【0031】この実施例を、画像を例えば2分割した場
合について以下説明を行う。図9に画像の分割例を示
す。TV信号は通常飛び越し走査を行っているため、第
1フールドと第2フィールドより構成される。第1フィ
ールドを示すように、ブロックA1、A2、第2フィー
ルドを2分割しブロックB1、B2とする。それぞれの
ブロックの境界部で生じる、誤った出力を補正するため
のブロックを、それぞれのフィールドでC1、C2及び
D1、D2とする。このように分割を行い、ブロックA
1、B1はモジュール1で、ブロックA2、B2はモジ
ュール2で処理される。
合について以下説明を行う。図9に画像の分割例を示
す。TV信号は通常飛び越し走査を行っているため、第
1フールドと第2フィールドより構成される。第1フィ
ールドを示すように、ブロックA1、A2、第2フィー
ルドを2分割しブロックB1、B2とする。それぞれの
ブロックの境界部で生じる、誤った出力を補正するため
のブロックを、それぞれのフィールドでC1、C2及び
D1、D2とする。このように分割を行い、ブロックA
1、B1はモジュール1で、ブロックA2、B2はモジ
ュール2で処理される。
【0032】まず、水平走査を垂直に変換しながら、フ
レームを合成する動作について説明する。フレームの合
成はブロック単位で行われるため、例としてブロックA
1とB1の場合について図10を用いて説明する。ブロ
ックA1の画像441は、画素a11,a12,a1
3,a21・・・で構成されているとする。同様に、ブ
ロックB1の画像442についても、画素b11,b1
2,b13,b14・・・・・で構成されているものと
する。TV信号は水平に走査されているため、第1フィ
ールドのブロックA1はa11,a12,a13,a2
1,・・・の順となっている(図10のタイミング44
4)、またブロックB1はb11,b12,b13,b
14・・・・・の順となっている(図10のタイミング
445)。フレーム合成を行うために、ブロックA1は
図8に示すフィールド遅延器402により遅延され、第
2フィールドのブロックB1の位相と合わせられる。次
に、バッファ404は、水平方向の走査を垂直方向に変
換する。この時、フレーム合成が可能となるように、図
10のタイミング446に示すように、バッファ404
からは、画素が1画素おきに隙間を開けて読み出され
る。仮に隙間のデータを“0”とすれば、垂直走査され
たブロックA1はa11,0,a21,0,a31,
0,a41,0,a12,0,・・・・・・となる。同
様に、ブロックB1の画素はバッファ403に供給され
垂直方向に走査変換される。ブロックA1の場合と同様
に、隙間を開け、0,b11,0,b21,0,b3
1,0,b41,0,b12,・・・・となる(タイミ
ング447)。バッファ403、404より出力される
信号を、画素毎にスイッチ407で切り替えることで、
フレーム合成された垂直走査信号が得られる(タイミン
グ448)。フレーム合成された信号は、垂直処理部4
05で処理が行われ、バッファ406に入力される。バ
ッファ406では、図10のタイミング449に示すよ
うに、フレーム合成された信号から元の第1フィールド
の信号を水平走査に変換して出力する。第1フィールド
の信号出力が終了すると、続けて、図10のタイミング
450に示すように第2フィールドの信号を水平走査に
変更して出力する(図のタイミング450には最初の画
素b11のみが示されている)。このように、本発明に
かかわる、第3の実施例では、画像をブロック毎に分割
し、ブロック毎にフレーム合成することが可能となる。
レームを合成する動作について説明する。フレームの合
成はブロック単位で行われるため、例としてブロックA
1とB1の場合について図10を用いて説明する。ブロ
ックA1の画像441は、画素a11,a12,a1
3,a21・・・で構成されているとする。同様に、ブ
ロックB1の画像442についても、画素b11,b1
2,b13,b14・・・・・で構成されているものと
する。TV信号は水平に走査されているため、第1フィ
ールドのブロックA1はa11,a12,a13,a2
1,・・・の順となっている(図10のタイミング44
4)、またブロックB1はb11,b12,b13,b
14・・・・・の順となっている(図10のタイミング
445)。フレーム合成を行うために、ブロックA1は
図8に示すフィールド遅延器402により遅延され、第
2フィールドのブロックB1の位相と合わせられる。次
に、バッファ404は、水平方向の走査を垂直方向に変
換する。この時、フレーム合成が可能となるように、図
10のタイミング446に示すように、バッファ404
からは、画素が1画素おきに隙間を開けて読み出され
る。仮に隙間のデータを“0”とすれば、垂直走査され
たブロックA1はa11,0,a21,0,a31,
0,a41,0,a12,0,・・・・・・となる。同
様に、ブロックB1の画素はバッファ403に供給され
垂直方向に走査変換される。ブロックA1の場合と同様
に、隙間を開け、0,b11,0,b21,0,b3
1,0,b41,0,b12,・・・・となる(タイミ
ング447)。バッファ403、404より出力される
信号を、画素毎にスイッチ407で切り替えることで、
フレーム合成された垂直走査信号が得られる(タイミン
グ448)。フレーム合成された信号は、垂直処理部4
05で処理が行われ、バッファ406に入力される。バ
ッファ406では、図10のタイミング449に示すよ
うに、フレーム合成された信号から元の第1フィールド
の信号を水平走査に変換して出力する。第1フィールド
の信号出力が終了すると、続けて、図10のタイミング
450に示すように第2フィールドの信号を水平走査に
変更して出力する(図のタイミング450には最初の画
素b11のみが示されている)。このように、本発明に
かかわる、第3の実施例では、画像をブロック毎に分割
し、ブロック毎にフレーム合成することが可能となる。
【0033】次に、その他のモジュールの動作について
説明する。図10に示す動作と同様に、モジュールM
2、モジュールM3、モジュールM4に含まれるバッフ
ァ、スイッチはモジュールM1のバッファ、スイッチ等
と同様に構成され動作する。
説明する。図10に示す動作と同様に、モジュールM
2、モジュールM3、モジュールM4に含まれるバッフ
ァ、スイッチはモジュールM1のバッファ、スイッチ等
と同様に構成され動作する。
【0034】図11はタイミングチャートを示す。第1
フィールドの信号は、遅延器402により1フィールド
遅延されバッファ404、414、424、434に入
力される。第1フィールドの信号はブロックA1,A
2,C1,C2に分割され、第2フィールドはB1、B
2、D1、D2に分割される。バッファ403、404
により、ブロックA1,B1が合成されフレーム1が生
成される。同様に、バッファ413、414により、ブ
ロックA2,B2が合成されフレーム2が生成される。
さらに、バッファ423、424により、ブロックC
1,C1が合成されフレーム3が生成され、バッファ4
33、434により、ブロックC2,D2が合成されフ
レーム4がそれぞれ合成される。フレーム毎に、垂直処
理部に入力され、処理が終了した後、垂直の走査が水平
に戻され、割各フィールドが再生される。垂直処理部4
05より出力されるフレーム1はバッファ406により
再度、水平方向に走査されたブロックA1、A2が再生
される。バッファ406により再度、水平方向に走査さ
れたブロックA1、B1が再生される。同様にバッファ
416により再度、水平方向に走査されたブロックA
2、B2が再生され、バッファ426により再度、水平
方向に走査されたブロックC3、D3が再生され、バッ
ファ436により再度、水平方向に走査されたブロック
C4、D4が再生される。それぞれのブロックは図11
に示すように、所定のタイミングで読みだされ最終的に
飛び越し走査のTV信号となる。
フィールドの信号は、遅延器402により1フィールド
遅延されバッファ404、414、424、434に入
力される。第1フィールドの信号はブロックA1,A
2,C1,C2に分割され、第2フィールドはB1、B
2、D1、D2に分割される。バッファ403、404
により、ブロックA1,B1が合成されフレーム1が生
成される。同様に、バッファ413、414により、ブ
ロックA2,B2が合成されフレーム2が生成される。
さらに、バッファ423、424により、ブロックC
1,C1が合成されフレーム3が生成され、バッファ4
33、434により、ブロックC2,D2が合成されフ
レーム4がそれぞれ合成される。フレーム毎に、垂直処
理部に入力され、処理が終了した後、垂直の走査が水平
に戻され、割各フィールドが再生される。垂直処理部4
05より出力されるフレーム1はバッファ406により
再度、水平方向に走査されたブロックA1、A2が再生
される。バッファ406により再度、水平方向に走査さ
れたブロックA1、B1が再生される。同様にバッファ
416により再度、水平方向に走査されたブロックA
2、B2が再生され、バッファ426により再度、水平
方向に走査されたブロックC3、D3が再生され、バッ
ファ436により再度、水平方向に走査されたブロック
C4、D4が再生される。それぞれのブロックは図11
に示すように、所定のタイミングで読みだされ最終的に
飛び越し走査のTV信号となる。
【0035】前述したように、ブロックの境界付近では
正しくない出力の領域が存在するため、ブロックA1,
A2,B1,B2により生成された信号と、ブロックC
1、C2、D1、D2により生成された信号とがスイッ
チ410により切換え選択され、常に正しい信号が導出
される。
正しくない出力の領域が存在するため、ブロックA1,
A2,B1,B2により生成された信号と、ブロックC
1、C2、D1、D2により生成された信号とがスイッ
チ410により切換え選択され、常に正しい信号が導出
される。
【0036】図12に画像を4分割した場合を示し説明
を行う。第1フィールドは、ブロックA1からA4に、
第2フィールドはブロックB1からB4に分割される。
正しくない出力を補正するために、さらに、第1フィー
ルドをブロックC1からC4に分割する。ここで、ブロ
ックC1〜C4のブロックA1〜A4の分割とは、ずれ
た位置により分割する。同様に、第2フィールドはブロ
ックD2からD4に分割する。2分割の時と同様にA
1、B2によりフレーム1を構成する。以下、フレーム
2、3、4をそれぞれ、ブロックA2、B2、および、
A3、B3、およびA4、B4により合成する。また、
ブロックC1からC4および、D1からD4によりフレ
ーム5から8を合成する。
を行う。第1フィールドは、ブロックA1からA4に、
第2フィールドはブロックB1からB4に分割される。
正しくない出力を補正するために、さらに、第1フィー
ルドをブロックC1からC4に分割する。ここで、ブロ
ックC1〜C4のブロックA1〜A4の分割とは、ずれ
た位置により分割する。同様に、第2フィールドはブロ
ックD2からD4に分割する。2分割の時と同様にA
1、B2によりフレーム1を構成する。以下、フレーム
2、3、4をそれぞれ、ブロックA2、B2、および、
A3、B3、およびA4、B4により合成する。また、
ブロックC1からC4および、D1からD4によりフレ
ーム5から8を合成する。
【0037】図13はこの合成処理をタイムチャートで
示す。タイムチャートよりわかるようにフレーム1とフ
レー3、および、フレー2とフレー4は時間的に重なら
ないため時分割で処理できる。したがって、ブロックA
1とB1がバッファ403、404に入力され、処理が
終了した後、ブロックA3とB3を同じバッファ40
3、404を用いて、水平走査から垂直走査に変換する
処理を行う。同様に、ブロックA2とB2がバッファ4
13、414に入力され処理が終了した後、ブロックA
4とB4を同じバッファ413、414を用いて、水平
走査から垂直走査に変換する処理を行う。
示す。タイムチャートよりわかるようにフレーム1とフ
レー3、および、フレー2とフレー4は時間的に重なら
ないため時分割で処理できる。したがって、ブロックA
1とB1がバッファ403、404に入力され、処理が
終了した後、ブロックA3とB3を同じバッファ40
3、404を用いて、水平走査から垂直走査に変換する
処理を行う。同様に、ブロックA2とB2がバッファ4
13、414に入力され処理が終了した後、ブロックA
4とB4を同じバッファ413、414を用いて、水平
走査から垂直走査に変換する処理を行う。
【0038】この時分割処理は、バッファ423、42
4、433、434においても同様に行うことができ
る。したがって、ブロックD1、C1のペアとD3、C
3のペアの処理が時分割で、バッファ423、424で
行い、ブロックD2、C2のペアとD4、C4のペアの
処理が時分割でバッファ433、434で行われる。
4、433、434においても同様に行うことができ
る。したがって、ブロックD1、C1のペアとD3、C
3のペアの処理が時分割で、バッファ423、424で
行い、ブロックD2、C2のペアとD4、C4のペアの
処理が時分割でバッファ433、434で行われる。
【0039】同様に、バッファ406により、垂直方向
の走査を水平方向に変換する処理も時分割で行われる。
つまり、フレーム1とフレー3の信号は時間的に重なら
ないため、元の飛び越し走査信号に戻す場合も、バッフ
ァ406を時分割で用いることにより、処理を行うこと
ができる。同様に、バッファ416、426、436に
おいても、時分割処理が行われる。
の走査を水平方向に変換する処理も時分割で行われる。
つまり、フレーム1とフレー3の信号は時間的に重なら
ないため、元の飛び越し走査信号に戻す場合も、バッフ
ァ406を時分割で用いることにより、処理を行うこと
ができる。同様に、バッファ416、426、436に
おいても、時分割処理が行われる。
【0040】以上の処理により、飛び越し走査信号に変
換後、正しい信号出力がされていない領域(斜線部)を
除くように切換え選択して、最終的なTV信号を得るこ
とができる。
換後、正しい信号出力がされていない領域(斜線部)を
除くように切換え選択して、最終的なTV信号を得るこ
とができる。
【0041】図14は、この発明の第4の実施例を示
す。本実施例では、垂直処理部内で第1のフィールドと
第2のフィールドを並列に処理する場合に適用したもの
である。図22に示す垂直処理部930の内部の処理が
図14に示す垂直処理部530のように内部がすべて第
1フィールドと第2フィールドを並列に処理するように
変更された場合について説明する。
す。本実施例では、垂直処理部内で第1のフィールドと
第2のフィールドを並列に処理する場合に適用したもの
である。図22に示す垂直処理部930の内部の処理が
図14に示す垂直処理部530のように内部がすべて第
1フィールドと第2フィールドを並列に処理するように
変更された場合について説明する。
【0042】上記の回路を図15を用いて、画像を2分
割した場合の動作を説明する。第3の実施例とほぼ同様
の動作をするが、異なるのは、フレーム合成をせずに、
第1フィールドと第2フールドの信号を並列に入力する
ことができるため、ブロックA1は図15のタイミング
541に示すように、時間伸張されることなく水平走査
から垂直走査に変換される。同様に、ブロックB1、A
2、B2、・・・D2についても、タイミング542、
543、544、・・・548に示すように時間伸張さ
れることなく、走査方向が変換される。垂直出力部から
は、第1フィールドと第2フィールドが並列に出力され
るため、それぞれの出力を飛び越し走査に変換した後
に、正しくない出力部分を切換えることで最終出力が得
られる。
割した場合の動作を説明する。第3の実施例とほぼ同様
の動作をするが、異なるのは、フレーム合成をせずに、
第1フィールドと第2フールドの信号を並列に入力する
ことができるため、ブロックA1は図15のタイミング
541に示すように、時間伸張されることなく水平走査
から垂直走査に変換される。同様に、ブロックB1、A
2、B2、・・・D2についても、タイミング542、
543、544、・・・548に示すように時間伸張さ
れることなく、走査方向が変換される。垂直出力部から
は、第1フィールドと第2フィールドが並列に出力され
るため、それぞれの出力を飛び越し走査に変換した後
に、正しくない出力部分を切換えることで最終出力が得
られる。
【0043】以上の動作を踏まえ、図14の実施例を説
明する。入力端子510より入力された信号はフィール
ド遅延器512により1フィールド遅延される。バッフ
ァ501から503は、入力信号を水平方向から垂直方
向に走査方向を変換する。第3の実施例では読み出しを
時間伸張していたが、第4の実施例では時間伸張せず
に、走査の方向を変更する。
明する。入力端子510より入力された信号はフィール
ド遅延器512により1フィールド遅延される。バッフ
ァ501から503は、入力信号を水平方向から垂直方
向に走査方向を変換する。第3の実施例では読み出しを
時間伸張していたが、第4の実施例では時間伸張せず
に、走査の方向を変更する。
【0044】即ち、第1フィールドと第2フィールドの
信号は別々に垂直処理部530に入力される。垂直処理
部530の内部ではすべて、第1フィールドと第2フィ
ールドが並列に処理される。垂直方向低域通過フィルタ
(VLPF)513、垂直方向高域通過フィルタ(VH
PF)517は第1、2フィールドの信号に対して、フ
ィルタリングを行い、再度第1、2フィールドの信号に
分けて出力する。これらの信号は、垂直方向の周波数シ
フト回路(Vシフト回路)518で垂直の低域にシフト
される。このシフト後の信号は、それぞれのフィールド
を用いて4→3走査線変換回路519で走査線変換が行
われる。垂直低域信号も同様にそれぞれのフィールドを
4→3走査線変換回路514で走査線変換が行われ、加
算器515、516に供給される。この加算器515、
516には、4→3走査線変換回路519で走査線変換
された信号が、Vシフト回路524により垂直高域にシ
フトされそれぞれ入力され、この加算器515、516
でそれぞれのフィールドが再生される。
信号は別々に垂直処理部530に入力される。垂直処理
部530の内部ではすべて、第1フィールドと第2フィ
ールドが並列に処理される。垂直方向低域通過フィルタ
(VLPF)513、垂直方向高域通過フィルタ(VH
PF)517は第1、2フィールドの信号に対して、フ
ィルタリングを行い、再度第1、2フィールドの信号に
分けて出力する。これらの信号は、垂直方向の周波数シ
フト回路(Vシフト回路)518で垂直の低域にシフト
される。このシフト後の信号は、それぞれのフィールド
を用いて4→3走査線変換回路519で走査線変換が行
われる。垂直低域信号も同様にそれぞれのフィールドを
4→3走査線変換回路514で走査線変換が行われ、加
算器515、516に供給される。この加算器515、
516には、4→3走査線変換回路519で走査線変換
された信号が、Vシフト回路524により垂直高域にシ
フトされそれぞれ入力され、この加算器515、516
でそれぞれのフィールドが再生される。
【0045】第1フィールドと第2フィードの信号は、
それぞれ、バッファ505、506に入力され、走査方
向が変換される。第2フィールドの信号はフィールド遅
延器525により1フィールド遅延され後、スイッチ5
20に入力され、またバッファ505の出力はスイッチ
520に直接入力され、このスイッチ520の選択動作
により飛び越し走査信号の変換出力を得ている。
それぞれ、バッファ505、506に入力され、走査方
向が変換される。第2フィールドの信号はフィールド遅
延器525により1フィールド遅延され後、スイッチ5
20に入力され、またバッファ505の出力はスイッチ
520に直接入力され、このスイッチ520の選択動作
により飛び越し走査信号の変換出力を得ている。
【0046】ブロックC1からD2についても、同様な
動作で処理が行われる。垂直処理部530と同じ構成で
あるために、ブロックC1、D2に関する垂直処理部5
31の内部は省略している。垂直処理部531の第1フ
ィールドと第2フィールドの信号は、バッファ508、
509に供給される。バッファ509の出力は、フィー
ルド遅延器526を介してスイッチ521に供給され、
バッファ508の出力は直接スイッチ521に供給さ
れ、このスイッチ521はライン選択を行い飛び越し走
査信号を得る。最後に、それぞれのスイッチ出力はスイ
ッチ522で切換え選択され、正しくない出力の部分を
除去した最終出力として導出される。
動作で処理が行われる。垂直処理部530と同じ構成で
あるために、ブロックC1、D2に関する垂直処理部5
31の内部は省略している。垂直処理部531の第1フ
ィールドと第2フィールドの信号は、バッファ508、
509に供給される。バッファ509の出力は、フィー
ルド遅延器526を介してスイッチ521に供給され、
バッファ508の出力は直接スイッチ521に供給さ
れ、このスイッチ521はライン選択を行い飛び越し走
査信号を得る。最後に、それぞれのスイッチ出力はスイ
ッチ522で切換え選択され、正しくない出力の部分を
除去した最終出力として導出される。
【0047】図16は第5の実施例を示している。本実
施例は、図23に示す回路に本発明を適用したものであ
る。図16において、図8と同じ番号の部分は同じ動作
をするため、説明を省略する。図で破線で囲んだ部分が
本例での垂直処理部となる。したがって、入力は1つ
で、出力は2つとなる。
施例は、図23に示す回路に本発明を適用したものであ
る。図16において、図8と同じ番号の部分は同じ動作
をするため、説明を省略する。図で破線で囲んだ部分が
本例での垂直処理部となる。したがって、入力は1つ
で、出力は2つとなる。
【0048】モジュールM1において垂直処理部405
より出力される2つの出力信号は、スイッチ620、1
/60遅延器610に入力される。スイッチ620、バ
ッファ601の動作説明を、図17を参照して行う。バ
ッファ403、404にはブロックA1、バッファ40
4にはブロックB1が入力され、スイッチ407の出力
はフレーム1となる。バッファ413にはブロックB2
が入力され、バッファ412にはブロックA2が入力さ
れる。したがって、スイッチ417の出力はフレーム2
となる。垂直処理部405の2つの出力はそれぞれ、ス
イッチ620、1/60遅延器610に入力される。遅
延器610の出力をフレーム1’とすると、タイムチャ
ートに示すように、フレーム1に対して1/60遅れる
ため、バッファ601を時分割で使用することができ
る。バッファ601はフレーム1を垂直方向の走査を水
平方向に変換しながら、時間圧縮する。またフレーム1
の時間圧縮が終了した後、フレーム1’の時間圧縮を行
う。同様に、バッファ602においても同様な時分割処
理が行われる。以下、モジュールM3、モジュールM4
においても同様な処理が行われる。
より出力される2つの出力信号は、スイッチ620、1
/60遅延器610に入力される。スイッチ620、バ
ッファ601の動作説明を、図17を参照して行う。バ
ッファ403、404にはブロックA1、バッファ40
4にはブロックB1が入力され、スイッチ407の出力
はフレーム1となる。バッファ413にはブロックB2
が入力され、バッファ412にはブロックA2が入力さ
れる。したがって、スイッチ417の出力はフレーム2
となる。垂直処理部405の2つの出力はそれぞれ、ス
イッチ620、1/60遅延器610に入力される。遅
延器610の出力をフレーム1’とすると、タイムチャ
ートに示すように、フレーム1に対して1/60遅れる
ため、バッファ601を時分割で使用することができ
る。バッファ601はフレーム1を垂直方向の走査を水
平方向に変換しながら、時間圧縮する。またフレーム1
の時間圧縮が終了した後、フレーム1’の時間圧縮を行
う。同様に、バッファ602においても同様な時分割処
理が行われる。以下、モジュールM3、モジュールM4
においても同様な処理が行われる。
【0049】図18は、この発明の第6の実施例を示し
ている。第1の実施例ではトグルバッファリングをもち
いて、水平走査を垂直方向の走査に変更していたが、こ
の実施例では、1つのメモリだけで水平方向の走査を垂
直方向の走査に変更する。水平方向に走査された信号が
入力端子802より入力され、メモリ701に入力され
る。メモリ701より垂直方向に走査が変更された出力
信号は出力端子814より出力される。メモリ701は
アドレス制御回路702により制御される。以下アドレ
ス制御回路について説明する。
ている。第1の実施例ではトグルバッファリングをもち
いて、水平走査を垂直方向の走査に変更していたが、こ
の実施例では、1つのメモリだけで水平方向の走査を垂
直方向の走査に変更する。水平方向に走査された信号が
入力端子802より入力され、メモリ701に入力され
る。メモリ701より垂直方向に走査が変更された出力
信号は出力端子814より出力される。メモリ701は
アドレス制御回路702により制御される。以下アドレ
ス制御回路について説明する。
【0050】図19にアドレス制御回路702の構成を
示している。今画像が、縦M画素、横N画素のM×Nブ
ロックからなる場合、その走査方向を縦横変換する場合
について説明する。
示している。今画像が、縦M画素、横N画素のM×Nブ
ロックからなる場合、その走査方向を縦横変換する場合
について説明する。
【0051】端子801からは、システムクロックが入
力され、カウンタ803とラッチ回路812に入力され
る。カウンタ803の出力は、デコード回路804、8
05に入力される。デコード回路804では、カウンタ
803の出力が0となった時にパルスが出力される。デ
コード回路805では、カウンタ803の出力が(M×
N−1)となった時にパルスが出力される。デコード回
路805から出力されるパルスは、カウンタ803にリ
セット信号として入力される。従ってカウンタ回路80
3からは、0から(M×N−1)の値が順番に繰り返し
出力される。デコード回路804からは、カウンタの出
力が0の時にパルスが出力される。従って、デコード回
路804、805からは、両方ともに(M×N)クロッ
クごとに1回のパルスが出力される。
力され、カウンタ803とラッチ回路812に入力され
る。カウンタ803の出力は、デコード回路804、8
05に入力される。デコード回路804では、カウンタ
803の出力が0となった時にパルスが出力される。デ
コード回路805では、カウンタ803の出力が(M×
N−1)となった時にパルスが出力される。デコード回
路805から出力されるパルスは、カウンタ803にリ
セット信号として入力される。従ってカウンタ回路80
3からは、0から(M×N−1)の値が順番に繰り返し
出力される。デコード回路804からは、カウンタの出
力が0の時にパルスが出力される。従って、デコード回
路804、805からは、両方ともに(M×N)クロッ
クごとに1回のパルスが出力される。
【0052】デコード回路804の出力は、ラッチ回路
806にクロックとして入力され、またスイッチ810
に制御信号として入力される。デコード回路805の出
力は、カウンタ803に入力されると共に、スイッチ8
13に制御信号として入力される。
806にクロックとして入力され、またスイッチ810
に制御信号として入力される。デコード回路805の出
力は、カウンタ803に入力されると共に、スイッチ8
13に制御信号として入力される。
【0053】端子802からは、システムリセットパル
スが入力される。このシステムリセットパルスは、この
回路が動作する初めに1回入力される。端子802から
のシステムリセットパルスは、ラッチ回路806に入力
される。ラッチ回路806では、システムリセットパル
スによって、初期値1がデータとなり出力される。
スが入力される。このシステムリセットパルスは、この
回路が動作する初めに1回入力される。端子802から
のシステムリセットパルスは、ラッチ回路806に入力
される。ラッチ回路806では、システムリセットパル
スによって、初期値1がデータとなり出力される。
【0054】ラッチ回路806の出力は、乗算器807
と加算器809に入力される。乗算器807では、ラッ
チ回路806の出力と数値Nが乗算されて出力する。乗
算器807の出力は、剰余回路808に入力される。
と加算器809に入力される。乗算器807では、ラッ
チ回路806の出力と数値Nが乗算されて出力する。乗
算器807の出力は、剰余回路808に入力される。
【0055】剰余回路808では、乗算器807の出力
を(M×N−1)で割った値が出力される。剰余回路8
08の出力は、ラッチ回路806の入力となる。加算器
809の出力は、スイッチ810を介して剰余回路81
1に入力される。スイッチ810の他方の入力端子は、
0に設定されている。剰余回路811の出力は、スイッ
チ813の入力端子とラッチ回路812に入力される。
ラッチ回路812の出力が、加算器809に入力され
る。
を(M×N−1)で割った値が出力される。剰余回路8
08の出力は、ラッチ回路806の入力となる。加算器
809の出力は、スイッチ810を介して剰余回路81
1に入力される。スイッチ810の他方の入力端子は、
0に設定されている。剰余回路811の出力は、スイッ
チ813の入力端子とラッチ回路812に入力される。
ラッチ回路812の出力が、加算器809に入力され
る。
【0056】スイッチ810は、デコード回路804か
ら出力されるパルスによって制御される。通常は、加算
器809の出力が剰余回路811に入力されるようにス
イッチ810は接続されている。しかしデコード回路8
04からのパルスが入力されると、スイッチ810は切
り替わり、0が剰余回路811に入力される。
ら出力されるパルスによって制御される。通常は、加算
器809の出力が剰余回路811に入力されるようにス
イッチ810は接続されている。しかしデコード回路8
04からのパルスが入力されると、スイッチ810は切
り替わり、0が剰余回路811に入力される。
【0057】スイッチ813の一方の入力端子には剰余
回路811の出力が供給され、他方の入力端子は(M×
N−1)の値に設定されている。スイッチ813は、デ
コード回路805からの出力パルスによって制御され
る。通常は、剰余回路811の出力が接続されている端
子が選択されている。デコード回路805からのパルス
が入力されたときに、(M×N−1)の値が選択され
る。
回路811の出力が供給され、他方の入力端子は(M×
N−1)の値に設定されている。スイッチ813は、デ
コード回路805からの出力パルスによって制御され
る。通常は、剰余回路811の出力が接続されている端
子が選択されている。デコード回路805からのパルス
が入力されたときに、(M×N−1)の値が選択され
る。
【0058】スイッチ813の出力が出力端子814に
接続され、これがアドレス制御回路800の出力とな
る。このアドレス制御回路702の動作を、縦M=3、
横N=4の場合を例に説明する。カウンタ803は、0
から3×4−1=11までのカウントを繰り返すことに
なる。デコード回路804からはカウンタの値が0の時
にパルスが出力され、デコード回路805からはカウン
タの値が11の時にパルスが出力される。
接続され、これがアドレス制御回路800の出力とな
る。このアドレス制御回路702の動作を、縦M=3、
横N=4の場合を例に説明する。カウンタ803は、0
から3×4−1=11までのカウントを繰り返すことに
なる。デコード回路804からはカウンタの値が0の時
にパルスが出力され、デコード回路805からはカウン
タの値が11の時にパルスが出力される。
【0059】初めにシステムリセットが802から入力
され、ラッチ806の出力は1に設定される。その1の
値が加算器809に入力される。そしてカウンタ803
が0からカウントを始めると、スイッチ810の出力が
0となり、剰余回路811では3×4−1=11で割っ
た値が出力されるため、アドレス制御回路800からの
出力は0となる。
され、ラッチ806の出力は1に設定される。その1の
値が加算器809に入力される。そしてカウンタ803
が0からカウントを始めると、スイッチ810の出力が
0となり、剰余回路811では3×4−1=11で割っ
た値が出力されるため、アドレス制御回路800からの
出力は0となる。
【0060】次のクロック期間では、ラッチ回路812
に保持された1クロック前のデータ0と、ラッチ回路8
06の出力1が加算器809で加算され、その加算され
た値を11で割った値がアドレス制御回路800の出力
となる。この動作がカウンタ803の値が10となるま
で繰り返し行われる。カウンタ803の値が11となる
と、これらの動作に関係なくスイッチ813によって、
3×4−1=11の値がアドレス制御回路の出力とな
る。
に保持された1クロック前のデータ0と、ラッチ回路8
06の出力1が加算器809で加算され、その加算され
た値を11で割った値がアドレス制御回路800の出力
となる。この動作がカウンタ803の値が10となるま
で繰り返し行われる。カウンタ803の値が11となる
と、これらの動作に関係なくスイッチ813によって、
3×4−1=11の値がアドレス制御回路の出力とな
る。
【0061】カウンタ803が再び0となると、ラッチ
回路806には剰余回路808の出力が入力される。ラ
ッチ回路806の出力は1なので、乗算器807ではこ
の値にN=4が掛けられ4の値が出力される。これが剰
余回路808で、3×4−1=11で割り算され、その
値が出力される。したがって、ラッチ回路806の出力
は4となる。そして、カウンタ803の出力が0なの
で、スイッチ810によりアドレス制御回路800の出
力は0となる。その後は、ラッチ回路806の出力が1
の時と同様の処理が繰り返し行われる。
回路806には剰余回路808の出力が入力される。ラ
ッチ回路806の出力は1なので、乗算器807ではこ
の値にN=4が掛けられ4の値が出力される。これが剰
余回路808で、3×4−1=11で割り算され、その
値が出力される。したがって、ラッチ回路806の出力
は4となる。そして、カウンタ803の出力が0なの
で、スイッチ810によりアドレス制御回路800の出
力は0となる。その後は、ラッチ回路806の出力が1
の時と同様の処理が繰り返し行われる。
【0062】次にまたカウンタの値が0となると、ラッ
チ806の出力4とN=4を掛けた値を3×4−1=1
1で割った値である5が、次のラッチ回路806の出力
となる。これらの動作が繰り返し行われていく。
チ806の出力4とN=4を掛けた値を3×4−1=1
1で割った値である5が、次のラッチ回路806の出力
となる。これらの動作が繰り返し行われていく。
【0063】図20は横N=4、縦M=3の場合のアド
レス制御回路の800出力を、カウンタ803の出力に
対応させて示している。この図からわかるように、カウ
ンタ803が最初は、0〜11番地までを順番に指定
(書き込み時)するが、次の第2サイクルから第5サイ
クルまでは、縦方向に指定するアドレス(読み出し時)
を発生していることがわかる。これにより、メモリ70
1では、水平走査方向に書き込まれたデータが、垂直方
向に走査されて読み出されることになる。
レス制御回路の800出力を、カウンタ803の出力に
対応させて示している。この図からわかるように、カウ
ンタ803が最初は、0〜11番地までを順番に指定
(書き込み時)するが、次の第2サイクルから第5サイ
クルまでは、縦方向に指定するアドレス(読み出し時)
を発生していることがわかる。これにより、メモリ70
1では、水平走査方向に書き込まれたデータが、垂直方
向に走査されて読み出されることになる。
【0064】
【発明の効果】上記したようにこの発明による、デジタ
ル信号処理回路では水平方向に走査されているTV信号
を垂直方向に変換することで、垂直方向の処理を多用す
る処理系のハードウエア規模を大幅に削減することが出
来る。例えば、垂直のデジタルフィルタで必要なライン
メモリを画素単位に遅延させる単位遅延素子に置き換え
ることが可能である。また、画像をブロック分割した
後、垂直方向の走査に変換することで、画像全体処理の
遅延量を減らすことが可能である。
ル信号処理回路では水平方向に走査されているTV信号
を垂直方向に変換することで、垂直方向の処理を多用す
る処理系のハードウエア規模を大幅に削減することが出
来る。例えば、垂直のデジタルフィルタで必要なライン
メモリを画素単位に遅延させる単位遅延素子に置き換え
ることが可能である。また、画像をブロック分割した
後、垂直方向の走査に変換することで、画像全体処理の
遅延量を減らすことが可能である。
【図1】本発明の第1の実施例を示す図。
【図2】図1の装置の動作説明図。
【図3】図1の装置の要部の構成図とその動作説明図。
【図4】図1の装置の変形例を示す図。
【図5】本発明の第2の実施例を示す図及びその動作説
明図。
明図。
【図6】図5の装置の変形例を示す図及びその動作説明
図。
図。
【図7】本発明の第2の実施例の動作説明図。
【図8】本発明の第3の実施例を示す図。
【図9】図8の装置の動作説明図。
【図10】同じく図8の装置の動作説明図。
【図11】同じく図8の装置の動作説明図。
【図12】同じく図8の装置の他の動作例を説明する
図。
図。
【図13】同じく図8の装置の他の動作例を説明する
図。
図。
【図14】本発明の第4の実施例を示す図。
【図15】図14の装置の動作説明図。
【図16】本発明の第5の実施例を示す図。
【図17】図16の装置の動作説明図。
【図18】本発明の第6の実施例を示す図。
【図19】図18のアドレス制御回路を具体的に示す
図。
図。
【図20】図19のアドレス制御回路の動作例を示す
図。
図。
【図21】垂直フィルタの構成を示す図。
【図22】レターボックス形式変換装置の構成を示す図
及びその動作説明図。
及びその動作説明図。
【図23】走査線変換装置の構成を示す図及びその動作
説明図。
説明図。
102…A/D変換器、103…同期信号再生回路、1
04…ゲートパルス発生回路、105…カラーバースト
PLL回路、106…メモリ制御信号発生回路、10
7、115…バッファメモリ、114…フィルタ処理回
路、116…D/A変換器、302、303、307…
バッファ、304、305…垂直処理部、306…スイ
ッチ、M1〜M4…モジュール、402…フィールド遅
延器、403、404、413、414、423、42
4、433、434、406、416、426、436
…バッファ、405、415、425、435…垂直処
理部、408、409、410…スイッチ、501〜5
09…バッファ、512…フィールド遅延器、513…
垂直低域通過フィルタ(VLPF)、514、519…
4→3走査線変換回路、515、516…加算器、51
7…垂直高域通過フィルタ(VHPF)、518、52
4…垂直周波数シフト回路(Vシフト回路)、525、
526…フィールド遅延器、610〜613…1/60
秒遅延器、601〜604…バッファ、701…メモ
リ、702…アドレス制御回路。
04…ゲートパルス発生回路、105…カラーバースト
PLL回路、106…メモリ制御信号発生回路、10
7、115…バッファメモリ、114…フィルタ処理回
路、116…D/A変換器、302、303、307…
バッファ、304、305…垂直処理部、306…スイ
ッチ、M1〜M4…モジュール、402…フィールド遅
延器、403、404、413、414、423、42
4、433、434、406、416、426、436
…バッファ、405、415、425、435…垂直処
理部、408、409、410…スイッチ、501〜5
09…バッファ、512…フィールド遅延器、513…
垂直低域通過フィルタ(VLPF)、514、519…
4→3走査線変換回路、515、516…加算器、51
7…垂直高域通過フィルタ(VHPF)、518、52
4…垂直周波数シフト回路(Vシフト回路)、525、
526…フィールド遅延器、610〜613…1/60
秒遅延器、601〜604…バッファ、701…メモ
リ、702…アドレス制御回路。
Claims (10)
- 【請求項1】 2次元情報を走査により1次元化した信
号を入力とし、入力と異なる方向の走査構造を持つ信号
に変換する走査方向変換手段と、 前記走査方向変換手段から得られた信号を処理する信号
処理手段と具備したことを特徴とする信号処理装置。 - 【請求項2】 2次元情報である画像情報を水平方向に
走査した信号が入力され、この信号を記憶する第1の記
憶手段と、 前記第1の記憶手段に記憶された画像情報が垂直方向に
走査された状態となるように読み出す読み出し手段と、 前記読み出し手段から読み出された信号の処理を行う垂
直方向処理手段と、 前記垂直方向処理手段から出力された信号を記憶する第
2の記憶手段と、 前記第2の記憶手段に記憶された画像情報が水平方向に
走査された状態となるように読み出す読み出し手段とを
具備したことを特徴とするデジタル信号処理装置。 - 【請求項3】 2次元情報である画像情報を複数の2次
元ブロックに分割する分割手段と、 前記2次元ブロックをそれぞれ第1の走査方向に走査し
た信号を記憶する第1の記憶手段と、 前記第1の記憶手段に記憶した信号を第2の走査方向に
走査して読み出す第1の読み出し手段と、 前記第1の読み出し手段から得られた信号を順次処理す
る信号処理部と、 前記信号処理部からの出力信号を前記2次元ブロックの
単位で記憶する第2の記憶手段と、 前記第2の記憶手段に記憶された信号を前記第1の走査
方向に走査して読み出す第2の読み出し手段とを具備し
たことを特徴とするデジタル信号処理装置。 - 【請求項4】 前記画像情報をさらに前記複数の2次元
ブロックとは異なる位置の複数のサブ2次元ブロックに
分割する第2の分割手段と前記サブ2次元ブロックをそ
れぞれ第1の走査方向に走査した信号を記憶する第3の
記憶手段と、 前記第3の記憶手段に記憶した信号を第2の走査方向に
走査して読み出す第3の読み出し手段と、 前記第3の読み出し手段から得られた信号を順次処理す
る第2の信号処理部と、 前記第2の信号処理部からの出力信号を前記サブ2次元
ブロックの単位で記憶する第4の記憶手段と、 前記第4の記憶手段に記憶された信号を前記第1の走査
方向に走査して読み出す第4の読み出し手段と、 前記第4の読み出し手段からの信号と、前記第2の読み
出し手段からの信号との少なくとも各ブロック切り替わ
り付近の領域を除いた領域を切換え選択して導出する切
換え手段とを具備したことを特徴とする請求項3記載の
デジタル信号処理装置。 - 【請求項5】 前記第2の記憶手段及び前記第2の読み
出し手段は、出力を時間圧縮して導出する手段を含むこ
とを特徴とする請求項3記載のデジタル信号処理装置。 - 【請求項6】 前記第1の記憶手段及び前記第1の読み
出し手段は、その読み出し出力を時間伸張して読み出す
手段を含むことを特徴とする請求項3記載のデジタル信
号処理装置。 - 【請求項7】 前記第1の記憶手段及び前記第1の読み
出し手段は、前記複数の2次元ブロックの信号の走査方
向を変更するとともに、時間伸張を行う手段を含み、 前記第2の記憶手段の出力と第2の読み出し手段は、時
間伸張された信号を合成する合成手段を有したことを特
徴とする請求項3記載のデジタル信号処理装置。 - 【請求項8】 前記第2の記憶手段及び前記第2の読み
出し手段は、前記第2の記憶手段の出力を時間圧縮して
導出し、順次走査信号に変換する手段を含むことを特徴
とする請求項3記載のデジタル信号処理装置。 - 【請求項9】 前記2次元ブロックを第1の走査方向に
走査した信号で直接記憶する第1の記憶部と、前記2次
元ブロックをフィールド若しくはフレーム遅延させて同
じく前記第1の走査方向に走査した信号で記憶する第2
の記憶部とからなる前記第2の記憶手段と、 前記第1の記憶部と前記第2の記憶部の信号を第2の走
査方向に走査して読み出す前記第3の読み出し手段と、 前記第1、第2の記憶部の出力信号を選択的に導出する
スイッチ手段と、 前記スイッチ手段からの信号を処理する信号処理手段
と、 前記信号処理手段からの出力を直接記憶すると共に、前
記信号処理手段からの出力を1フィールド遅延させて記
憶する前記第2の記憶手段と、 前記第2の記憶手段に記憶された信号を前記第1の走査
方向に走査し、かつ時間圧縮させて読み出す前記第2の
読み出し手段とを具備したことを特徴とする請求項3記
載のデジタル信号処理装置。 - 【請求項10】 前記2次元ブロックを第1の走査方向
に走査した信号で直接記憶する第1の記憶部と、前記2
次元ブロックをフィールド若しくはフレーム遅延させて
同じく前記第1の走査方向に走査した信号で記憶する第
2の記憶部とからなる前記第2の記憶手段と、 前記第1の記憶部と前記第2の記憶部の信号を第2の走
査方向に走査し、かつ時間伸張して読み出す前記第3の
読み出し手段と、 前記第1、第2の記憶部の出力信号を選択的に導出する
スイッチ手段と、 前記スイッチ手段からの信号を処理する信号処理手段
と、 前記信号処理手段からの出力を記憶する前記第2の記憶
手段と、 前記第2の記憶手段に記憶された信号を前記第1の走査
方向に走査して読み出す前記第2の読み出し手段とを具
備したことを特徴とする請求項3記載のデジタル信号処
理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5143504A JPH077634A (ja) | 1993-06-15 | 1993-06-15 | デジタル信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5143504A JPH077634A (ja) | 1993-06-15 | 1993-06-15 | デジタル信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH077634A true JPH077634A (ja) | 1995-01-10 |
Family
ID=15340270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5143504A Pending JPH077634A (ja) | 1993-06-15 | 1993-06-15 | デジタル信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH077634A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8896722B2 (en) | 2000-09-06 | 2014-11-25 | Nikon Corporation | Image data processing apparatus and electronic camera |
-
1993
- 1993-06-15 JP JP5143504A patent/JPH077634A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8896722B2 (en) | 2000-09-06 | 2014-11-25 | Nikon Corporation | Image data processing apparatus and electronic camera |
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