JPH0191576A - 時間伸長されたビデオ信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジ８フ画像拡大システムにおいて有利
に用いられる時間伸長されたビデオ信号発生回路に関す
る。

発明の背景 ディジタルのビデオ信号処理における最近の発達により
、テレビジョン画像拡大システムが幾つか提案されるよ
うになった。このようなシステムの中の１つである、′
大きさ変更機能を持ったディジタルの静止画像蓄積シス
テム″という名称の米国特許第４，３０２，７７６号は
、１フレームのビデオ情報を捕捉するために実時間のフ
レーム・メモリを使う。この情報は、はるかに遅い非実
時間のデータ速度でフレーム・メモリから読み出され、
サイズが拡大され、あるいはサイズの縮小された凍結画
像を表わす信号を発生する回路に供給される。

１ビデオ・ズーム処理回路″という名称の米国特許第４
，６３３，５０３号明細書に説明されている第２のシス
テムは、拡大画像を発生させるためにビデオ信号を実時
間で拡大することができる。このシステムにおいては、
入力ビデオ・サンプルが２つのフィールド・メモリの一
方に書き込まれ、一方処理されるサンプルは２つのフィ
ールド・メモリの他方から読み出される。

１テレビゾョン画像の大きさ変更装置”という名称の米
国特許第４，２８２，５４６号明細書に示される第３の
画像拡大システムは、サンプル・データのビデオ信号を
標準のビデオ速度でメモリに貯え、その後減少した速度
でサンプルを読み出すことにより時間伸長されたビデオ
信号を発生する。このメモリがサングル値の連続するス
トリームを受は取り供給することができる単一のフィー
ルド・メモリであるならば、このシステムによシ再生さ
れる画像は歪むであろう。この歪みは、サンプルをメモ
リに書き込むのに使われる速度よシも遅い速度でサンプ
ルがメモリから読み出されるので生じる。このような状
態の下では、拡大画像上の１フィールドを表わすサンゾ
ルがメモリから読み出され、一方２つの別々のフィール
ドの部分を表わすサンプルがメモリに書き込まれる。こ
の例では、結果として生じる拡大画像は連続する２つの
フィールドからの情報を含んでおり、画像がフィールド
間の動きを含んでいるとき歪みを生じる。この歪みは、
２つの異なるフィールドからのサンプルが表示される場
合、境界上における画像の１切れ目”（ｔｅａｒｉｎｇ
　）と呼ばれる。

発明の概要 本発明は、時間伸長されたビデオ信号を発生する回路に
おいて具体化される。この回路において、ビデオ信号の
１フィールドを表わす間サンプルは、メモリ書込みアド
レス信号発生回路の制御の下に第１の時間期間の間サン
プル・データ用メモリに書き込まれる。貯えられたＭ個
のサンプルの中のＮ個のサンプルが第２の時間期間の間
メモリ読出レアドレス信号発生回路の制御の下にメモリ
から読み出される。第２の時間期間は第１の時間期間に
対してオフセットしており、これは第２の時間期間の間
にメモリから読み出されるＮ個のサンプルがビデオ信号
の１フィールドからの情報を表わすことを確実にするも
のである。サンプル・データのメモリに結合される回路
は、それから供給されるＮ個のサンプルを処理し、時間
伸長されたビデオ信号のＭ個のサンプルを発生する。

実施例 図において、太い矢印は多ビットの並列ディジタル信号
を伝達するバスを表わし、細い矢印はアナログ信号もし
くは単一ビットのディジタル信号を伝達するための結線
を表わす。使用される各装置の処理速度によシ、ある信
号経路には補償用遅延が必要である。個々のシステムに
おいて、このような遅延がどこで必要であるかは、ディ
ジタルのビデオ信号処理回路を設計する分野の技術者に
は容易に分かることである。

第１図に示すビデオ信号処理回路は、１対１と２対１の
間における１２８個の拡大因数を使ってビデオ画像が実
時間で拡大される画像のズーム機能を実行するための装
置を含んでいる。２対１の拡大因数を使用すると、表示
スクリーンの１／４を占有する元の画像の一部が全体の
スクリーンを占有するように拡大される。

まず、第１図に示す種々の構成要素の簡単な説明を行な
い、次に、第２図−第１０図を参照して更に詳細な説明
を行なう。

アナログ・ディジタル変換器（以下、ＡＤ変換器という
。）１４から供給されるディジタルのサンプル・データ
から成る複合ビデオ信号は、書込みアドレス発生回路２
０から供給される書込みアドレス値によシアドレス制御
されるフィールド・メモリ１６のデータ蓄積要素に入力
される。書込みアドレス発生回路２０は垂直同期信号Ｖ
Ｓに同期化されている。フィールド・メモリ１６は、読
出しアドレス発生回路２２から供給される読出しアドレ
ス値によりアドレス制御されるｆ−夕蓄積要素から、予
め貯えられたサンプル・データの複合ビデオ信号を供給
する。読出しアドレス発生回路２２は、遅延された垂直
同期信号ＤＶＳに同期化され、視聴者による制御手段２
４から供給される垂直位置信号ｖｐｏｓによシ制御され
る。信号ｖ　ｐｏｓは、画像の中の拡大されるべき部分
内にあるサンプルから成るラインだけを供給するように
メモリ１６を条件づける。メモリ１６から供給されるサ
ンプル・データの複合ビデオ信号は、ルミナンス／クロ
ミナンス分離回路２７に供給される。分離回路２７は、
サンプル・データの複合ビデオ零＃事信号からルミナン
ス信号成分Ｙおよびくし型濾波済みクロミナンス信号成
分Ｃを分離する。ルミナンス信号Ｙは。

垂直補間因子ＺＲＬを使ってルミナンス信号垂直補間回
路２８により垂直方向に拡張される。因子ＺＲＬは、視
聴者による制御手段２４１に介して供給される拡大因数
すなわち拡大率ＺＲから読出しアドレス発生回路２２に
よシ発生される。垂直補間回路２８から発生される垂直
方向に拡張されたルミナンス信号はハンギングドツト修
正回路２９に供給され、修正回路２９の出力信号Ｙ′は
ルミナンス信号水平補間回路３０により水平方向に拡張
される。水平補間回路３０は、視聴者による制御手段２
４を介して与えられる指定水平位置ＨＰＯ３の後に生じ
るサンプルだけを補間し、サンプルから成るラインを拡
大率ＺＨに一致させて拡大する。

分離回路２７から供給されるくし型濾波済みのクロミナ
ンス信号Ｃは、クロミナンス信号を２つの直角位相関係
にある２つの色差信号、例えば。

工およびＱに分離するクロミナンス信号垂直補間回路３
２によシ垂直方向に拡張される。補間回路３２から供給
される垂直方向に拡張された色差信号工′およびＱ′は
、色差信号水平補間回路３４によシ水平に拡張される。

補間回路３４から供給される信号Ｉ”およびＱ“は、例
えば、拡大された画像を発生するために、通常の色差お
よびルミナンス信号処理回路（図示せず）に供給される
。

次の説明は、第１図に示すビデオ信号処理回路の更に詳
細な説明である。複合ビデオ信号源１０は、例えば、普
通のカラーテレビジョン受像機のチューナ、中間周波増
幅器およびビデオ検波器を含んでおり、ＡＤ変換器１４
および同期分離回路／クロック発生回路１２に複合ビデ
オ信号を供給する。普通の設計のものである回路１２は
、複合ビデオ信号を処理し、水平同期信号Ｈ８および垂
直同期信号ＶＳを発生する。さらに、同期分離回路／ク
ロック発生回路１２は、１２８の水平ライン期間だけ信
号ＶＳを遅延させて遅延された垂直同期信号ＤＶＳを発
生する回路（図示せず）を含んでいる。

この回路を含むビデオ信号処理システムの垂直偏向回路
（図示せず）は、信号ＤＶＳに応答して拡大表示を発生
する。また、回路１２は、複合ビデオ信号の色副搬送波
成分の周波数ｆ。０４倍である周波数４ｆｃを有するク
ロック信号ＣＫを発生する普通のバースト固定の位相ロ
ックルーｆ（図示せず）を含んでいる。

以下に説明するように、信号ＶＳおよびＤＶＳ間の１２
８Ｈの遅延により、ビデオ画像の任意の部分が。

フィールド間の動きがある場合に切れ目を作る画像を発
生することなく、１対１および２対１の間の範囲の比率
で拡大される。２対１よシ大きい拡大率の場合、信号Ｖ
ＳおよびＤＶＳ間の遅延量は切れ目のある画像を避ける
ようにプログラム可能であることが必要である。例えば
、４対１の拡大率が使われた場合、信号ＤＶＳは、拡大
される画像部分が画像の上半分にあるかあるいは下半分
にあるかに依存して、それぞれ６４もしくは１９２の水
平ライン期間遅延されることが望ましい。このプログラ
ム可能な遅延は１例えば、信号Ｈ３によりクロック制御
されるプログラム可能な８ビツトのカウンタ（図示せず
）により実現することができる。

このカウンタは信号ｖＳにより作動化され、６４および
１９２の水平ライン期間の遅延を発生させるために、そ
れぞれ１９２または６４にプリセットされる。このカウ
ンタは、計数値が２５６になると出カッＪ？ルスを発生
する。

ＡＤ変換器１４は、例えば、普通のフラッジ−形式のＡ
Ｄ変換器であり、その入力ポートに供給される複合ビデ
オ信号を４１ｃのクロック信号ＣＫで決められる時点に
おいてサンプリングを行ないディソタル化する。

ＡＤ変換器１４から供給される信号ＶＩＮは、フィール
ド・メモリ１６の入力ポートに供給される。

フィールド・メモリ１６は、８ビツトのピクセル値の連
続ス）　ＩＪ−ムを４ｆｏの周波数で受は取り供給する
ことができるデュアル・ポートのメモリであるように外
部から見える。メモリ１６のアドレス入力バスＡＤＤＲ
ＥＳＳ　Ａに供給されるアドレス値は、アドレス値の成
るシーケンスにおいてビクセル・データから成る第１の
ストリームを貯え、同時にアドレス値の別のシーケンス
を使ってビクセル・データから成る第２のストリームを
取り出すように時分割多重化される。フィールド・メモ
リ１６は、以下に説明するように、メモリ順序づけ回路
１８から供給される制御信号に応答する。

第２図は、フィールド・メモリ１６として使われるのに
適当な回路のブロック図である。これは、パイプライン
制御でインターリーブされたメモリ・システムである。

ＡＤ変換器１４から供給されるサンプルは、メモリセル
のアレイ２１８あるいはメモリセルのアレイ２２０の何
れかに貯えられる。

メモリセルのアレイ２１８および２２０の各々は、例え
ば、（株用立製作所により製造されるＨＭ６５２５６Ａ
Ｐのような３２ＫＸ８ビツトのランダム・アクセス・メ
モリ（ＲＡＭ　）の集積回路（ＩＣ）を４個含んでいる
。メモリセルのアレイ２１８おヨヒ２２０の各々におけ
るメモリ集積回路は、互いに相互接続されたアドレスお
よび制御入力端子を有するが別個のデータ入力端子を有
するように構成されている。４個の集積回路の組み合わ
せは、３２．７６８個のアドレス可能なブロックを有す
るメモリのアレイのように見える。この場合、各ブロッ
クは、それぞれ８ビツトのビクセル値を４個保持するた
めに４個のデータ蓄積要素を含んでいる。

連続的な入力および出力のデータ・ストリームを保持す
るために、メモリセルのアレイに対するデータの読出し
動作およびデータの書込み動作はインターリーグしてい
る。すなわち、データがメモリセルのアレイ２１８に書
き込まれている一方、データはメモリセルのアレイ２２
０から読み出されておシ、また逆の場合も同じである。

一般に、このインターリ−ピングは、フィールド・メモ
リを２つのセクションＡおよびＢに分割することによシ
実現される。セクションＢに供給されルア１’レス信号
および制御信号は、セクションＡに供給される対応する
アドレス信号および制御信号に比べてクロック信号ＣＫ
の４周期だけ遅延される。従って、第１のアドレス値を
使う読出し動作がメモリのセクションＢで進行中である
一方、第２のアドレス値を使う書込み動作がセクション
Ａで進行中である。４個のクロック周期の後、第３のア
ドレス値を使う書込み動作がメモリのセクションＡで実
行され、一方第２のアドレス値を使う読出し動作がメモ
リのセクションＢで実行される。第２図に示スジステム
において、入力バッファ２１２、メモリセルのアレイ２
１８および出力バッファ２３０はセクションＡＩＣ，Ｔ
ｈ、Ｑ、入力バッファ２１４、メモリセルのアレイ２２
０および出力バッファ２３２はセクションＢＫある。

第２図に示すフィールド・メモリ回路の構成および動作
を、メモリ順序づけ回路１８の動作を示す第３図に示さ
れるタイミング図を使って説明する。第３図に示す例に
おいて、メモリセルのアレイ２１８および２２０は、　
ＡＤＲ１およびＡＤＲ＋　１を有するブロックにビクセ
ル・データを有する。メモリセルのアレイ２１８および
２２０に書き込まれるデータの１ブロツクの４つのビク
セル値が、時間Ｔ０においてシフトレジスタ２１０に供
給されており、バッファ・レジスタ２３０および２３２
には、アドレス値ＡＤＲ１−１を使りてメモリセルのア
レイ２１８および２２０から読み出されるビクセル・デ
ータの１ブロツクが入っている。

第１の動作は、アドレスＡＤＲ１を使用するメモリの読
出しである。時間Ｔｏにおいて、メモリ順序づけ回路１
８は、バッファ・レジスタ２３０および２３２に保持さ
れているビクセル・データのブロックを出力シフトレジ
スタ２３６に並列に転送するためにパルス信号ＬＤＯを
発生する。これらのピクセル値は、信号ＣＫの連続する
８個のパルスの負方向端に同期してシフトレジスタ２３
６によシ順次供給される。また、時間Ｔｏにおいて、ア
ドレス値ＡＤＲ１がフィールド・メモリー６のＡＤＴ）
ＲＥＳＳ　Ａに供給される。時間Ｔｏの後、クロック信
号ＣＫの１／２周期のところで、メモリ順序づけ回路１
８から供給されるチップ・エネーブル信号ＣＥＡが低く
なり、メモリセルのアレイ２１８を作動化する。時間Ｔ
ｏの後、１クロック周期のところで、回路１８から供給
される信号ＯＬＡが低くなシ、バッファ・レジスタ２３
０の入カポートヲハスＤＡＴＡ　Ａにつなぐ。時間Ｔｏ
の後、信号ＣＫの１ｉ周期の時点において、メモリ順序
づけ回路１８は出カニネーブル信号ＯＥＡを低くする。

メモリ読出し動作におけるこのステップにより、メモリ
セルのアレイ２１８はアドレスＡＤＲ１を有するピクセ
ル・データのブロックの内容を／？スＤＡＴＡ　Ａに供
給することができる。Ｔｏの後、３クロック周期の時点
において、メモリ順序づけ回路１８は、パルスＤＡＴＡ
Ａに供給されるピクセル・データをノ々ツファ・レジス
タ２３０に保持するために信号ＯＬＡを高くする。時間
Ｔｏの後、３百周期の時点において、メモリセルのアレ
イ２１８は信号ＣＥＡを高くすることにより非作動化さ
れ、メモリの読出し動作が完了する。

アドレス信号ＡＤＤＲＥＳＳ　Ｂ　、チップ・エネーブ
ル信号ＣＥＢ、出カニネーブル信号ＯＥＢおよび出力バ
ッファ負荷信号ＱＬＢは、対応する信号ＡＤＤＲＥＳＳ
　Ａ。

ｄＡ硫Ａおよび五Ａを各遅延要素２２２．−２２８゜２
２６および２３４によりクロック信号ＣＫの４周期だけ
遅延させることによシ得られる。従って、時間Ｔｏおよ
び１１間において、メモリセルのアレイ２１８から４個
のピクセル値を読み出したメモリ読出し動作は、時間Ｔ
１およびＴ２の間メモリセルのアレイ２２０において繰
り返される。時間Ｔ２において、アドレスＡＤＲ１を有
する８個のピクセル値、すなわちメモリセルのアレイ２
１８からの４個とメモリセルのアレイ２２０からの４個
ハ、各バッファ・レジスタ２３０および２３２にある。

時間Ｔ２において、パルス信号ＬＤＯが、これら８個の
ピクセル値を並列にシフトレジスタ２３６に転送するた
めに回路１８によシ発生される。シフトレジスタ２３６
は、時間Ｔ２の後の信号ＣＫの８周期にわたって順次こ
れらのピクセル値を供給する。

メモリセルのアレイ２１８を使用するメモリ書込み動作
は時間Ｔ、に開始する。第８番目の入力ピクセル値は、
時間Ｔ１の直前に入力シフトレジスタ２１０にシフトさ
れる。時間Ｔ１において、メモリ順序づけ回路１８は、
シフトレジスタ２１０に保持されている８個のピクセル
値をバッファ・レジスタ２１２および２１４に転送する
ためのパルス信号ＬＤＩを発生する。時間Ｔ！において
、メモリ順序づけ回路１８は、レジスタ２１２に保持さ
れている４個のピクセル値をメモリセルのアレイ２１８
に書き込み始める。これらの４つのピクセル値を貯える
ために使われるアドレス（ｉ　ＡＤＲ２は、時間Ｔ　ｔ
において、フィールド・メモリ１６のアドレス入力ポー
トＡＤＤＲＥＳＳ　Ａに供給される。

同じく時間Ｔｌにおいて、メモリ順序づけ回路１８は、
入力バッファ・エネーブル信号ＩＢＥＡおよび書込みエ
ネーブル信号ＷＥＡを論理″″０″に変える。

これらの信号により、入力バッファ２１２に保持されて
いる値がパスＤＡＴＡ　Ａ上に送られ、メモリセルのア
レイ２１８によりバスＤＡＴＡ　Ａ上の値がアドレス指
定されたブロックに入力される。時間Ｔ１の後クロック
信号ＣＫのＶ２周期の時点において、信号ＣＥＡが回路
１８により論理”Ｏ″に変えられ、メモリセルのアレイ
２１８が作動化され、書込み動作が発生するように作動
化される。時間ＴＷｏにおいて、入力バッファ・レジス
タ２１２に保持されている４つのピクセル値は、アドレ
スＡＤＲ２’を有するメモリセルのアレイ２１８のブロ
ックに安定化される。時間Ｔ１の後クロック信号ＣＫの
１周期の時点において、回路１８はメモリ書込み動作を
終了させる論理”１＃の値をとるように信号ＩＢＥＡお
よび■Ａを変える。時間Ｔ１の後クロック信号ＣＫの３
１周期の時点において２回路１８はチップ・エネーブル
信号ＣＥＡを論理″″１”に変え、メモリ書込みサイク
ルを終了させる。

信号ＩＢＥＢおよび■Ｂは、対応する信号ＩＢＥ　Ａお
よびＷＥＡを各遅延要素２１６および２２４においてク
ロック信号ＣＫの４周期だけ遅延させることによシ発生
される。これらの信号は遅延されたアドレス信号ＡＤＤ
ＲＥＳＳ　Ｂおよび遅延されたチップ・エネーブル信号
ＣＥＢと合成され、これによシアドレス値ＡＤＲ２を使
用するメモリ書込み動作が時間Ｔ２および時間１３間で
メモリセルのアレイ２２０において繰り返される。この
書込み動作の間に、バッファ・レジスタ２１４に保持さ
れている４つのビクセル１直がメモリセルのアレイ２２
０中においてアドレス値ＡＤＲ２を有するビクセル蓄積
セルのブロックに転送される。

メモリセルのアレイ２２０を使用する、この第２の書込
み動作と一致して、メモリセルのアレイ２１８を使用す
るメモリ読出し動作が実行される。

時間Ｔ２および時間１３間における時間期間の間、アド
レスＡＤＲ１＋１を有する蓄積セルのブロックからの４
つのビクセル値がメモリセルのアレイ２１８から読み出
され、出力バッファ２３０に入れられる。この読出し動
作は、時間Ｔｏおよび時間Ｔ１の間に実行された読出し
動作と同一であるから詳細には説明しない。

時間Ｔ３および時間Ｔ４の間の時間期間において、アド
レス値ＡＤＲ２＋　１を使用するメモリ書込み動作は１
時間Ｔ２および時間Ｔ３の間にフィールド・メモリに供
給される４つのビクセル値をメモリセルのアレイ２１８
に書き込む。また、時間Ｔ３および時間Ｔ４の間に、４
つのビクセル値がメモリセルのアレイ２２０のアドレス
ＡＤＲ１＋　１から読み出され、出力バッファ・レジス
タ２３２に転送される。これらのメモＩＪ　を込み動作
および読出し動作は先に説明したものと同様な方法で実
行されるから、ここでは詳細に説明しない。

メモリ順序づけ回路１８は、クロック信号ＣＫに応答し
て信号ＩＢＥＡ　、郁Ａ、ＯＥＡ、ＣＥＡ、　ＯＬＡ。

ＬＤＯおよびＬＤＩを発生する。回路１８は、同期分離
回路／クロック発生回路１２から供給される水平同期信
号Ｈ３によりサンプルから成る各水平ラインの始まりに
おいてリセットされる。これは、任意の所定ラインにお
ける最初のサンプルがフィールド・メモリ１６中のブロ
ックの境界に貯えられることを確実にする。ディジタル
信号処理回路の設計分野の当業者は、第１図、第２図お
よび第３図に関する以上の説明から適当なメモリ順序づ
け回路１８を容易に構成することができる。従って、こ
こではメモリ順序づけ回路１８について詳細に説明しな
い。

フィールド・メモリ１６に供給されるアドレス値は、２
つの部分、すなわちライン・アドレス上位８ビツトおよ
びビクセルのブロック・アドレス、下位７ビツトから成
る。ライン・アドレス値は、１フィールド期間の間にメ
モリ１６に書き込まれたシ、あるいはメモリ１６から読
み出されるビデオ・サンプルから成る２５６本のライン
に対応する。ビクセルのブロック−アドレス値は、ビデ
オ画ａの１水平ライン上における８つのビクセル値の連
続するブロックの位置に対応する。ライン・アドレス値
およびビクセル・ブロックのアドレス値の組み合わせは
、フィールド・メモリ１６中のビクセル蓄積セルの個々
のブロックを示す。

ビクセルのブロック・アドレス信号Ｐ　ＡＤＲおよびデ
ータをフィールド・メモリ１６に書き込むために使われ
るライン・アドレス信号ＷＬＡＤＲは、書込みアドレス
発生回路２０により発生される。アドレス発生回路２０
は、例えば、２つのカウンタ（図示せず）を含んでいる
。第１のカウンタは、垂直同期信号Ｈ８によりリセット
され、水平同期信号Ｈ８により増加される。この第１の
カウンタから供給される計数値は書込みライン・アドレ
ス信号ＷＬＡＤＲである。第２のカウンタは、信号Ｈ８
によりリセットされ、クロック信号ＣＫの周波数の１７
４の周波数を有する信号ＣＫ／８により増加される。信
号ＣＫ／８は、メモリ順序づけ回路１８から発生され、
例えば、第３図に示す信号ＬＤＯに対応する。

この第２のカウンタは、フィールド・メモリ１６からデ
ータを読み出し、フィールド・メモリ１６にデータを書
き込むために使われるビクセルのブロック・アドレス信
号を発生する。

書込みライン・アドレス信号ＷＬＡＤＲおよび読出しア
ドレス発生回路２２から発生される読出しライン・アド
レス信号ＲＬＡＤＲは、マルチプレクサ２６の第１およ
び第２の各入力ボートに供給される。

マルチプレクサ２６は、信号ＣＫの周波数の１／４の周
波数を有する信号ＣＫ／４により制御される。信号ＣＫ
／４は、メモリ順序づけ回路１８によシ発生され、第３
図のタイミング図に示される。マルチプレクサ２６から
供給される８ビツトの信号は、フィールド・メモリ１６
に供給されるアドレス信号ＡＤＤＲＥＳＳ　Ａの上位８
ピツトを形成する。ピクセルのブロック・アドレス信号
Ｐ　ＡＤＲは、信号ＡＤＤＲＥＳＳ　Ａの下位７ビツト
を形成する。本発明の実施例において、信号ＡＤＤＲＥ
ＳＳ　Ａのビクセルのブロック・アドレス部分は、水平
ラインにおけるビクセル値の連続するブロックをアドレ
スするために、クロンク信号ＣＫの８周期毎に変わる。

信号ＡＤＤＲＥＳＳ　Ａのライン・アドレス部分は、信
号ＣＫの４周期毎に変わり、メモリ１６にデータを書き
込むために使われるライン・アドレス値およびメモリ１
６からｒ−夕を読み出すために使われるライン・アドレ
ス値間で交替する。

第４図は、読出しアドレス発生回路２２として使用され
るのに適した回路のブロック図である。

読出しアドレス発生回路２２は、視聴者による制御手段
２４を介して供給される拡大率信号ＺＲと垂直位置信号
ｖｐｏｓ、および水平同期信号Ｈ３および遅延された垂
直同期信号ＤＶＳに応答し、メモリ読出し動作に使われ
るライン・アドレス信号ＲＬ　ＡＤＲを発生する。また
、読出しアドレス発生回路２２は、以下に説明するよう
に、垂直補間回路２８および３２で使われるスケール因
数、ルミナンス／クロミナンス分離回路２７で使われる
再循環信号ＲＥＣＩＲ、およびクロミナンス信号垂直補
間回路３２で使われるクロミナンス信号反転信号ＣＩＮ
Ｖを発生する。

第４図に示す回路の機能を理解するためには、元のビデ
オ画像のサンプルから成る連続するラインが、どのよう
に補間されて拡大された画像を表わすサンプルから成る
ラインが得られるかを最初に理解することが役立つ。本
発明の実施例で使われる補間方法は、元の画像における
任意の連続する２つのライン間の間隔を起こり得る２５
５個の補間ライン・ロケーションに分割する。本実施例
で使われる拡大因数は、１／２５６の段階で約１から２
（すなわち、２５６／２５５から２５６／１２８まで）
までの範囲である。この拡大率における比較的細かい分
割は、拡大率が変わるとき連続的な拡大の錯覚を与える
ために望ましい。この細かい分割は、サンプルから成る
個々のラインあるいは個々のサンプルの適当な補間のた
めよりも、全体の画像の空間的な正確さのためにより重
要である。連続する任意の２本のライン間における２５
５個の起こり得る補間ライン位置は、このシステムの機
能に重大な影響を与えないでサンプルから成る個々のラ
インを補間するために、もっと小さい数のロケーション
にまとめることが決定された。本発明の実施例において
、例えば、サンプルから成る２つの連続するライン間の
間隔は、９つの起り得る補間位置に分割される。

第１０Ａ図〜第１０Ｄ図は、サンプルから成るｌライン
が拡大された画像サンプルを発生するために一対の連続
するラインからどのように補間されるかを示すタイミン
グ図である。第１０Ａ図は、サンプルから成る連続する
ライン間の間隔が２５６個の部分に分割されることを示
す。第１０Ｂ図は、これらの２５６個の部分が９つの補
間位置に分けられることを示す。第１００図は、２５６
／１４４（すなわち、１．７８　）の因数を使って補間
がどのように実行されるかを示す一例である。

第１０Ｂ図の補間帯内にあるサンプルから成る何個のラ
インの位置は、値１４４をモジ−口２５６の累算器によ
り保持される値に繰り返して加えることにより決まる。

最初の加算は、１つのゾーンにおける最初の補間サンプ
ルを位置決めする１４４の値を発生する。この場合、サ
ンプルから成るラインＬｌの５／８およびサンプルから
成る前のラインＬｏの３Ａがサンプルから成る補間ライ
ンｚ１を発生するために加算される。再び１４４を累算
器に加算すると３２（２８８モノユロ２５６）の値を発
生する。第１０Ｂ図および第１０Ｃ図を使って。

サングルから成るｚ２が、ラインＬ２における各サンプ
ルの１／８をサンプルから成るラインＬｌ中の対応する
サンプルの７Ａに加えることにょ多形成される。サンプ
ルで構成されるｚ３から２８までのラインは、１４４を
累算値、モジ−口２５６に繰り返して加算し、次にどの
補間因数が使用されるべきかを決めるために第１０Ｂ図
および第１０Ｃ図により示される関係を使うことによ多
形成される。第１０Ｄ図は、サンプルで構成されるＺ。

からＺ５までの補間ラインが、サンプルで構成される元
のラインと同じタイミングで表示されるとき、画像が垂
直方向にどのように拡大されるかを示す。

第４図において、視聴者による制御手段２４により発生
される拡大率の値ＺＲは、本発明の実施例においては１
２８および２５５間の値をとシ、加算器４１０の第１の
入力ポートに供給される。加算器４１０は、値ＺＲと８
ビツトのレジスタ４１２により保持される値を加える。

レジスタ４１２は、例えば、並列人力−並列出力のレジ
スタとして構成されるデータ形式の８つの７リツプフロ
ツプを含んでいる。レジスタ４１２は、水平ライン周期
毎に一度加算器４１０から供給される８ビツトの値を貯
えるように水平同期信号Ｈ８にょシクロツク制御される
。レジスタ４１２は、遅延された垂直同期信号ＤＶＳに
よりリセットされる。加算器４１０およびレジスタ４１
２はモジュロ２５６の累算器を構成する。先に説明した
ように、この累算器から発生される出力値は、元の画像
の連続する任意の２本のライン間において起こシ得る２
５６個の水平ライン位置中の補間ラインの位置である。

累算器の値の出力値が第１０Ｃ図に示される。

第４図に示す実施例において、レジスタ４１２から発生
される上位４ビツトだけが補間値に寄与する各ラインの
割合を決めるのに使われる。上位４ビツトだけを使うこ
とは実際上レジスタ４１２から発生される値を１６で割
り算することであり、従って、利用可能な値の範囲は０
−２５５から〇−１５の範囲に減らされる。上位４ビツ
トで表わされる数は、補間値に寄与する現ラインの割合
に対応する分数ｒ／１６の分子ｒである。

上位４ビツトは、上位４ビツトの値の１の補数を発生す
る４つの反転回路４１４，４１６，４１８および４２０
に結合される。１の補数は（１５−ｒ）に等しく、補間
値に対して前ラインが寄与する割合に対応する分数（１
５−ｒ）／１６の分子である。

レジスタ４１２により発生される値の上位４ビツトおよ
び補数化された上位４ビツトは、それぞれ下位ビットお
よび上位ビットとして連結され、遅延要素４２２に供給
される値を発生する。遅延要素４２２は、読出しライン
・アドレス信号ＲＬＡＤＲおよび再循環信号ＲＥＣＩＲ
に対して補間スケール因数ＺＲＬを整合させるために使
われる同期用遅延要素である。遅延要素４２２から発生
される信号の下位４ビツトで表わされる値は、加算器４
２４によシブイソタル値源４２６から供給される１の値
に加算される。

下位ビットに１を加え、２で割る（和を右にシフトし打
切る）と、レジスタ４１２から供給される８ビツトの値
を３２で割った値の整数部、すなわち範囲Ｏ〜８の整数
値に対応する値ｒ　が発生される。値ｒ１は分数ｒ１／
８の分子であり、従って、８Ｋｖに等しい。ここで、Ｋ
ｖは現ラインの寄与する所望の割合である。遅延要素４
２２から供給される信号の上位４ビツト（１の補数値）
は、加算器４２８によシブイソタル値源４３０がら供給
される１の値に加算される。加算器４２８から発生され
る信号は除算器４３４において２で割り算され、８が掛
けられる第２の垂直補間因数を表わす信号８（１−Ｋ）
ｖを発生する。信号８（１−Ｋ）ｖは垂直補間回路２８
および３２で使われ、拡大された画像を表わすサンプル
から成る補間ラインを発生する。信号８Ｋｖは、信号Ｚ
ＲＬの下位４ビツトであり、信号８（１−Ｋ）ｖは信号
ＺＲＬの上位４ビツトである。第１０Ｂ図は、因数８Ｋ
ｖおよび８（１−Ｋ）ｖがサンプルで構成される連続す
るライン間における２５６個の補間ライン位置にどのよ
うにマツピングされるかを示す。

加算器４１０から発生される値の最上位ビットを表わす
信号ＭＳＢ、およびレジスタ４１２から発生される値の
反転された最上位ビットを表わす信号ＭＳＢ　１は、ナ
ンドケ”−ト４３６で合成され、遅延要素４３８で１水
平ライン期間遅延されたとき再循環信号ＲＥＣＩＲにな
る信号を発生する。ナンドダート４３６により発生され
る信号は、レジスタ４１２から供給される値の最上位ビ
ットが０であり、加算器４１０から供給される値の最上
位ビットが１のときのみ論理“０″の値をとる。これら
の値は、サンプルから成る連続する２つの補間ラインが
元の画像からのサンプルから成る同じ２本のラインから
補間されるべきであることを示す、るるいは。

信号ＲＥＣＩＲは、加算器４１０から発生されるオーバ
ーフロー出力信号（図示せず）を反転させ、この反転信
号を水平ライン同期信号Ｈ８の２周期だけ遅延させるこ
とによシ得られる。

信号ＲＥＣＩＲは、トグル型のフリップフロップ４３９
のクロック入力端子に供給される。フリップフロップ４
３９は、例えば％ＪおよびＫの入力端子の両方に供給さ
れる論理″″１”の値を有する普通のＪ−にフリップフ
ロップであり、１つのノ９ルスがクロック入力端子ＣＬ
Ｋに供給される度に、論理”１”から論理″′０′およ
び論理″″０″から論理＠１”に出力状態を変える。フ
リップフロップ４３９は、遅延された垂直同期信号ＤＶ
Ｓにより論理＠０”の出力状態をとるようにリセットさ
れる。信号ＣＩ■は補間信号から成る連続する２本のラ
インが元の信号の一対のラインから発生される度に状態
を変える。信号ＣＩＮＶは、以下に説明するクロミナン
ス信号垂直補間回路３２から発生されるクロミナンス・
サンプルの反転を制御する。この信号により、回路３２
から発生されるクロミナンス信号が普通のクロミナンス
信号復調回路によりＩおよびＱの色差信号に適切に復調
される。

信号ＲＥＣＩＲは、ルミナンス／クロミナンス分離回路
２７およびアンドｒ−）４２の一方の入力端子に供給さ
れる。アンドｒ　−）　４４２の他方の入力端子は水平
同期信号Ｈ８を受は取るように結合される。アンドｆ−
）４４２から発生される信号は、信号ＲＬＡＤＲを発生
するカウンタ４４４のクロック入力端子に供給される。

カウンタ４４４は、次の補間ラインを発生するために使
われるサンプルから成るラインが前の補間ラインを発生
するために使われたものと同じも、のでなければ１水平
ライン期間当たり一回その値を増加する。カウンタ４４
４ば、遅延された垂直同期信号ＤＶＳにニジクリアされ
る。垂直位置の値ｖｐｏｓは、遅延要素４４６から発生
される信号ＤＶＳの遅延変形信号により初期値としてカ
ウンタ４４４に供給される。

カウンタ４４４は、１フィールド期間の間にフィールド
・メモリ１６から読み出されたサンプルから成るライン
が全て入力ビデオ信号の同じフィールドからのものであ
ることを確実にするために、信号ＤＶＳによりクリアさ
れプリセットされる。例えば、２５６／１２８すなわち
２の拡大因数が使われるとき、メモリ書込み動作はメモ
リ読出し動作の２倍の割合で起こる。本発明の実施例に
おいて、フィールド・メモリ１６はサンプルから成る２
５６本のラインを保持する。この例の場合、拡大される
画像は元の画像の下方の半分の部分でるる。メモリの読
出し動作は信号ＤＶＳに同期しているので、拡大される
最初のライン、すなわち元の信号のライン番号１２８は
、それがメモリに書き込まれた後１水平ライン期間にメ
モリから読出される。信号ＤＶＳが、信号ＶＳに比べて
１２８の水平ライン期間より少なく遅延されているなら
ば、この拡大された画像の上部に表示されるサンプルか
ら成るラインは画像の下部に表示されるサンプルから成
るラインに関して前フィールドからのものである。逆に
、信号ＤＶＳが、１２８の水平ライン期間より大きく遅
延されておシ、元の画像の上半分の部分が２の因数で拡
大されるとすれば、拡大画像の下部に表示されるサンプ
ルから成るラインは画像の上部に表示されるサンプルか
ら成るラインに関して後フィールドからのものである。

先に述べたように、単一のフィールドからサンプルを表
示することは、フィールド間の動きに因シ生じる画像の
“切れ目７　（ｔｅａｒｉｎｇ　）を避けるのに望まし
い。

また先に述べたように、拡大画像を発生するテレビソヨ
ン受像機の垂直偏向回路（図示せず）は信号ＤＶＳによ
多制御される。

読出しアドレス発生回路２２から発生される再循環信号
ＲＥＣＩＲは、ルミナンス／クロミナンス分離回路２７
に供給される。第５図は、ルミナンス／クロミナンス分
離回路の一例のブロック図である。フィールド・メモリ
１６から発生されるビデオ信号Ｖ　ＯＵＴのサンプルか
ら成るラインは、マルチプレクサ５１０の第１の入力ポ
ートに供給され、マルチプレクサ５１０の出力ポートは
１水平ライン期間（ＩＨ）の遅延要素５１２に結合され
る。ＩＨ遅延要素５１２から発生される出力信号はマル
チプレクサ５１０の第２の入力ポートに供給される。

マルチプレクサ５１０の制御入力端子は信号ＲＥＣＩ　
Ｒを受は取るように結合される。信号ＲＥＣＩＲが論理
１１”のとき、マルチプレクサ５１０は信号ＶＯＵＴを
ＩＨ遅延要素５１２に通過させるように条件づけられる
。しかしながら、信号ＲＥＣＩＲが論理′″０＃のとき
、マルチプレクサ５１０はＩＨ遅延要素５１２から供給
されるサンプルを遅延要素の入力端子に再循環させるよ
うに条件づけられる。

第５図に示す回路の残りの部分は普通のＬＨ（し型フィ
ルタを構成する。サングルから成る遅延ラインおよびサ
ンプルから成る非遅延ラインからの対応するサングルが
加算器５１４で加算され、ルミナンス信号Ｙを発生する
。遅延サングルが非遅延サンプルから引き算され、クロ
ミナンス信号成分および比較的低い周波数の垂直ｒテー
ル信号成分を含んでいる、くし型濾波済みクロミナンス
信号Ｃを発生する。信号ＲＥＣＩ　Ｒは、拡大されたビ
デオ信号の連続する２本のラインが元のビデオ信号の一
対のラインから補間されるべきであるとき、信号Ｙおよ
びＣを発生させるために、くシ型フィルタが同じ対のラ
インからのサンプルを使用するように条件づける。ルミ
ナンス／クロミナンス分離回路２７から発生されるルミ
ナンス信号Ｙは、ルミナンス信号垂直補間回路２８に供
給される。

第６図は、補間回路２８として使われるのに適尚な回路
のブロック図である。

第６図において、ルミナンス信号Ｙは遅延要素６１０に
供給される。遅延要素６１０は、垂直デテール信号Ｖ　
ＤＥＴを発生するクロミナンス信号垂直補間回路３２（
以下に説明する）を介する処理遅延に関してルミナンス
信号Ｙを補償する。加算器６１２および減算器６１８は
、それぞれ遅延要素６１０によシ供給されるルミナンス
信号に垂直デテール信号ＶＤＥＴを加え、また、そのル
ミナンス信号から垂直デテール信号Ｖ　ＤＥＴを引く。

加算器６１２および減算器６１８から発生される信号は
、元のビデオ信号の連続する２本のラインのルミナンス
信号成分を近似する。加算器６１２により発生され、ビ
デオ信号の現ラインからのルミナンスのサンプルを近似
するサンプルは、乗算器６１４において、バスＺＲＬを
介して読出しアドレス発生回路２２から供給される補間
スケール因数８Ｋｖが掛けられる。乗算器６１４の出力
信号は加算器６１６の第１の入力ポートに供給される。

減算器６１８から発生され、ビデオ信号の前ラインから
のルミナンスのサンプルを近似するルミナンス信号には
１乗算器６２０において補間スケール因数８（１−Ｋ）
が掛けられる。乗算器６２０の出力信号は加算器６１６
の第２の入力ポートに供給される。加算器６１６の出力
信号は１回路６２２においで８で割、り算され、垂直方
向に補間されたルミナンス信号を発生する。

第１図を参照すると、ルミナンス信号の垂直補間回路２
８から発生される信号は、ハンギングドツト修正回路２
９に供給される。回路２９は５例えば、′＜シ型フィル
タによるハンギングドツト除去回路”という名称の米国
特許第４，６３６，８４２号明細書に開示されているも
のと同じものでよく、垂直デテール信号ＶＤＥＴの大き
さに基づいて垂直補間ルミナンス信号から不要のクロミ
ナンス（Ｉｆ線除去る。回路２９については前記の特許
第４．６３６，８４２号明細書に説明されているので、
ここでは説明しない・ ハンギングドツト修正回路２９から発生される信号Ｙ′
はルミナンス水平補間回路３０に供給される。回路３０
は、信号Ｙ′の各ラインにおける連続するサンプルの各
対の間に挿入するためにサンプルを補間し、複合ビデオ
信号源１０から供給されるビデオ信号について垂直およ
び水平の両方向に拡大された信号ｙ／／を発生する。第
７図は、ルミナンス信号の水平補間回路３０として使う
のに適当な回路のブロック図である。第７図に示す回路
は２つの部分に分割される。信号Ｙ′を処理し、信号Ｙ
“を発生する回路は破線の枠内であシ、参照番号７１０
で示される。第７図に示す回路の残りの部分は、回路７
１０を制御し、また第９図を参照して以下に説明するよ
うに色差信号の水平補間回路３４も制御する。

第７図において、垂直方向に補間されたルミナンス信号
Ｙ′はデマルチプレクサ７１２の入力ポートに供給され
る。デマルチプレクサ７１２ｔｄ、信号Ｙ′なるサンプ
ルから成るラインをＩＨシランム・アクセス・メモリ７
１４および７１６に交互に供給する。デマルチプレクサ
７１２を制御する信号は、水平同期信号Ｈ３の周波数を
分周回路７３２で半分にすることによシ発生される。メ
モリ７１４および７１６の出力ポートは、マルチプレク
サ７１８の第１および第２の各入力ポートに結合される
。マルチプレクサ７１８は、分周回路７３２から発生さ
れる信号により制御され、デマルチプレクサ７１２がメ
モリ７１６にサンプルを供給するように条件づけられる
時はメモリ７１４からのサンプルを供給し、デマルチプ
レクサ７１２がメモリ７１４にサングルを供給するよう
に条件づけられる時はメモリ７１６からのサングルを供
給する。マルチプレクサ７１８から供給されるサンプル
は、以下に説明するように、アンドｅ　−）　７６４か
ら発生されるデート通過のクロック信号によシ制御され
る。遅延要素７２０は、乗算器７２４および遅延要素７
２２にサンプルを供給する。遅延要素７２２もアンドダ
ート７６４から発生されるダート通過のクロック信号に
よシクロツタ制御される。遅延要素７２２から発生され
るサンプルは乗算器７２６に供給される。乗算器７２４
および７２６は、例えば、８ビツト×８ビツトの通常の
乗算器でよく、各遅延要素７２０および７２２から供給
されるサンプルの値に、除算器７７６および７７４から
それぞれ供給される補間因数８ＫＨおよび８（１−Ｋ）
Ｈを掛ける。乗算器７２４および７２６から供給される
スケール化されたサンプルは、加算器７２８で加算され
、サンプル値除算器７３０において８で割シ算され、補
間された信号Ｙ“を表わすサンプルを発生する。

補間回路７１０を制御する回路は、メモリ７１４および
７１６をアクセスするために使われるアドレス値および
乗算器７２４および７２６により使われる補間スケール
因数も発生する。

ＩＨメモリ７１４および７１６の各々はランダム・アク
セス・メモリでろる。メモリ７１４をアクセスするため
に使われるアドレス値はマルチプレクサ７３６から供給
され、メモリ７１６をアクセスするために使われるアド
レス値はマルチプレクサ７３４から供給される。マルチ
プレクサ７３４および７３６の各々は、それぞれの第１
の入力ポートに読出しアドレス・カウンタ７３８から読
出しアドレス値を受は取り、それぞれの第２の入力ポー
トに書込みアドレス・カウンタ７４０から書込みアドレ
ス値を受は取るように結合される。マルチプレクサ７３
４および７３６は、書込みアドレス値がメモリ７１４も
しくは７１６に供給されるように分周回路７３２から発
生される信号にょシ条件づけられる。メモリ７１４もし
くは７１６の何れか一方がデマルチプレクサ７１２から
ビデオ・サンプルを受は取シ、メモリ７１４もしくは７
１６の中の他方には読出しアドレス値を供給するように
結合される。

書込みアドレス・カウンタ７４０は１例エバ、水平同期
信号Ｈ８によりリセットされる４　ｆｃの信号ＣＫによ
シクロツク制御される。また、読出しアドレス・カウン
タ７３８は、以下に説明するようにアンドダート７４４
から供給される信号ＣＫのダート通過の変形信号により
クロック制御される１０ビツトのカウンタでよい。本発
明の実施例で使われるカウンタ７３８はプリセット可能
なカウンタである。視聴者による制御手段２４を介して
供給される水平位置の値ＨＰＯ３は、プリセント値とし
てカウンタ７３８に供給される。この値は、遅延要素７
４２を介して信号ＣＫの１周期だけ遅延された水平同期
信号Ｈ８のノぞルスに一致してカウンタ７３８に供給さ
れる。

アンドゲート７４４から供給されるダート通過のクロッ
ク信号は、クロック信号ＣＫとナンドダート７４６から
発生される信号ＡＤ　ＨＯＬＤとの論理積である。信号
ＡＤ　ＨＯＬＤは、連続する２つの補間されたサンプル
が信号Ｙ′のただ一対のサンプル値から発生されなけれ
ばならない時、読出しアドレス・カウンタ７３８が増加
することを禁止する。

信号ＡＤ　ＨＯＬＤを発生する回路は、信号Ｙ”を発生
するために使われる水平補間スケール因数も発生する。

これらの因数を発生する第１のステップとして、拡大率
信号ＺＲが加算器７５８の第１の入力ポートに供給され
る。加算器７５８の出力ポートは。

信号ＣＫによりクロック制御される８ビツトのレジスタ
７５６の入力ポートに結合される。レジスタ７５６の出
力ポートは加算器７５８の第２の入力ポートに結合され
る。レゾスタフ５６は、例えば、並列入力、並列出力の
レジスタとして構成される８つのデータ型フリッグフロ
ッグを含み、加算器７５８と共にモノ−口２５６の累算
器を構成する。

レジスタ７５６から発生される値の上位４ビツトは、遅
延要素７６０の入力ポートに直接に、また各反転回路７
４８，７５０，７５２および７５４を介して供給される
。遅延要素７６０に供給される信号は８ビツトの信号で
ある。反転回路７４８゜７５０．７５２，７５４により
供給される４ビツトは、この８ビツトの信号の上位４ビ
ツトであシ、レジスタ７５６から直接供給される４ビツ
トが８ビツトの信号の下位４ビツトを形成する。レジス
タ７５６から発生される信号の最上位ビットである信号
ＨＭＳＢｏおよび遅延要素７６０から発生される信号の
最上位ビットである信号ＨＭＳＢＩは、ナントゲート７
４６に供給され、信号ＡＤ　ＨＯＬＤを発生する。信号
ＡＤ）ＩＯＬＤは、信号ＨＭＳ　Ｂ　ｏおよびＨＭＳＢ
、が両方とも論理″″１′のときだけ論理”０″の値を
とる。

これは、レジスタ７５６から供給される値の最上位ビッ
トが信号ＣＫの１周期の間論理“０”であり、信号ＣＫ
の次に続く周期の間論理１１ｍであるとき起こる。この
例の場合、補間された信号Ｙ”の連続する２つのサング
ルが、信号Ｙ′の一対のサンプルから発生される。ある
いは、信号ＡＤ　ＨＯＬＤは、加算器７５８のオーバー
フロー出力信号（図示せず）を反転させ、この反転され
た出力信号を信号ＣＫの２周期遅延させることによシ発
生させることもできる。

読出しアドレス・カウンタ７３８へのクロック入力信号
を選択的に非作動化させるのに加えて、信号ＡＤ　ＨＯ
ＬＤは遅延要素７６２を介して信号ＣＫの１周期遅延さ
れ、アンドダート７６４の入力端子に供給される。アン
ドダート７６４のもう１つの入力端子はクロック信号Ｃ
Ｋを受は取るように結合される。アンドダート７６４か
ら発生される信号は、補間用乗算器７２４および７２６
によシ使われるように遅延要素７２０および７２２を介
して信号Ｙ′の連続するサンプルを循環させる。信号Ｙ
′の同じ２つの値が信号Ｙ”の２つのサンプルを発生さ
せるために使われるとき、遅延要素７２０および７２２
に供給されるクロック信号は信号ＣＫの１周期の間非作
動化される。遅延要素７２０および７２２から供給され
るサンプルは、先に説明したように乗算器７２４および
７２６により処理される。

水平補間スケール因数を発生させるために、遅延要素７
６０から供給される信号の下位４ビツトで表わされる値
が、加算器７７０においてディジタル値の源７７２から
供給される１の値に加算される。加算器７７０から発生
される信号は、それを２で割り、水平補間因数８ＫＨで
発生する除算器７７６に供給される。この因数は補間用
乗算器７２４に供給される。同様に、遅延要素７６０か
ら供給される信号の上位４ビツトにより表わされる値は
、加算器７６６においてディジタル値源７６８から供給
される１の値に加算される。加算器７６６から発生され
る値は、除算器７７４において２で割られ、水平補間因
数８（１−Ｋ）Ｈを発生する。この因数は補間用乗算器
７２６に供給される。

補間用乗算器７２４および７２６の動作については先に
説明した。

第１図を参照すると、ルミナンス／クロミナンス分離回
路２７により発生される信号Ｃのサンプルはクロミナン
ス垂直補間回路３２に供給される。

第８図は、補間回路３２として使用するのに適当な回路
のブロック図である。第８図において、分離回路２７か
ら供給されるサンプル・データのくし型濾波済みクロミ
ナンス信号Ｃは垂直デテール低域通過フィルタ８１０に
供給される。フィルタ８１０は、例えばＯＨｚから２　
ＭＨｚまでの帯域通過の周波数特性を有するものであり
、クロミナンス信号成分を実質的に除外して比較的低周
波のルミナンス垂直デテール成分を通過させる。フィル
タ８１０は、先に説明したように、ルミナンス信号垂直
補間回路２８１により使われる垂直デテール信号Ｖ　Ｄ
ＥＴを供給する。

信号Ｖ　ＤＥＴは、減算器８１２によシ信号Ｃから引き
算され、くし型濾波済みクロミナンス信号Ｃのクロミナ
ンス帯域信号成分を表わすサンプルを発生する。減算器
８１２から発生される信号は選択性クロミナンス信号反
転回路８１３に供給される。

回路８１３は、先に説明したように、読出しアドレス発
生回路２２から発生されるクロミナンス反転信号ＣＩＮ
Ｖにより制御される。回路８１３は、補間されたサンプ
ルの連続するラインが信号Ｃの一対のラインから導かれ
るとき、クロック信号ＣＫと垂直補間されたクロミナン
ス信号の１およびＱの位相との間の位相関係を保持する
ように動作する。反転回路８１３から発生される位相の
補正されたクロミナンスのサンプルは、クロミナンス信
号の復調器８１４に供給される。復調器８１４は。

普通の設計のものでよく、これらのサンプルを処理して
２つの色差信号ＩおよびＱを発生する。信号Ｉは、ＬＨ
遅延要素８１６および乗算器８１８に供給される。遅延
要素８１６から供給されるＩＨ遅延のＩ信号は乗算器８
２０に供給される。乗算器８１８および８２０は、例え
ば、普通の８×８ビツトの乗算器であシ、非遅延の工信
号サンプル値および遅延された工信号サンプル値に、先
に説明したように、読出しアドレス発生回路２２から発
生される各補間スケール因数８Ｋｖおよび８（１−Ｋ）
ｖを掛ける。乗算器８１８および８２０から発生される
スケール化されたサンプルは加算器８２２で加算される
。加算器８２２から発生される信号は、除算器８２４に
おいて８で割られ、色差信号水平補間回路３４に供給さ
れる信号工′のサンプルから成る垂直補間ラインを発生
する。

クロミナンス信号復調器８１４から発生されるＱ色差信
号は、ＩＨ遅延要素８２６、補間用乗算器８２８および
８３０、加算器８３２およびサンプル値除算器８３４を
含んでいる回路に供給される。この回路は垂直補間され
た色差信号Ｑ′を発生する。Ｑ信号の垂直補間回路は、
先に説明した工信号の乗算補間回路と同じ動作をするの
で詳細には説明しない。

第８図に示すクロミナンス信号の垂直補間回路を使って
、入力ビデオ信号の１つからの１つの色差のサンプル、
例えば、信号工のサンプルが補間用乗算器８１８および
８２０の両方に同時に供給される。この例の場合、入力
信号の同じ対のラインから補間されるサンプルで構成さ
れる２本のラインの第２番目について生じる、補間回路
３２の■′なる出力信号は補間されないＩ信号である。

色の変化に対して目の感度が比較的低いから、これらの
補間されていないサンプルを使うことによって生じるア
ーティファクトは目障シなものではない。さらに、色の
変化に対して目の感度が低いので、クロミナンス信号の
垂直補間回路３２は、垂直デテール・フィルタ８１０．
減算器８１２、クロミナンス信号反転回路８１３および
クロミナンス信号復調器８１４に減らし、再生画像の画
質を余シ低下させないでＩＨ遅延要素８１６および８２
６、乗算器８１８，８２０，８２６および８２８、加算
器８２２および８３２、サンプル値除算器８２４および
８３４を完全に除去することができる。

回路３２から発生される垂直に補間された工およびＱの
色差信号は、色差信号水平補間回路に供給される。第９
図は、水平補間回路３４として使用するのに適した回路
のブロック図である。補間されたＱ色差信号を発生する
ために使われる回路９５０は、補間されたＩ色差信号を
発生するために使われる回路と同じであるから１回路９
５０．は単一のブロックとして示す。補間されたＩ色差
信号を発生するために使われる回路９１０それ自体は、
水平に補間されたルミナンス信号を発生するために使わ
れる回路７１０と同じであるから、回路９１０および回
路９５０については詳細に説明しない。各回路９１０お
よび９５０から発生される水平方向および垂直方向に補
間された色差信号Ｉ“およびＱ“は、例えば普通の色差
信号工“およびＱ／／は、例えば、普通の色差信号処理
回路（図示せず）に供給され、信号Ｙ“と合成され拡大
画像を発生する。

【図面の簡単な説明】

第１図は、本発明を具体化するズーム機能を含んでいる
ビデオ信号処理回路を示す１７７２図である・ 第２図は、第１図に示すビデオ信号処理回路で使用する
のに適当なフィールド・メモリのブロック図である。 第３図は、第２図に示すフィールド・メモリの動作を説
明するのに有用なタイミング図である。 第４図は、第１図に示すビデオ信号処理回路で使用する
のに適当な読出しアドレス発生回路のブロック図である
。 第５図は、第１図に示すビデオ信号処理回路で使用する
のに適当なルミナンス／クロミナンス分離回路のブロッ
ク図である。 第６図は、第１図に示すビデオ信号処理回路で使用する
のに適当なルミナンス信号の垂直補間回路のブロック図
である。 第７図は、第１図に示すビデオ信号処理回路で使用する
のに適当なルミナンス信号の水平補間回路のブロック図
である。 第８図は、第１図に示すビデオ信号処理回路で使用する
のに適当なりロミナンス信号の垂直補間回路のブロック
図である。 第９図は、第１図に示すビデオ信号処理回路で使用する
のに適当な色差信号の水平補間回路のブロック図である
。 第１０Ａ図〜第１０Ｄ図は、第１図に示すビデオ信号処
理回路で具体化されるズーム効果機能を説明するのに有
用なタイミング図である。 １０・・・複合ビデオ信号源、１４・・・アナログ・デ
ィノタル（ＡＤ）　変換器、１６・・・フィールド・メ
モリ、２０・・・書込みアドレス発生回路、２２・・・
読出しアドレス発生回路、２８・・・ルミナンス垂直補
間回路、２９・・・ハンギングドツト修正回路、３０・
・・ルミナンス水平補間回路、３２・・・クロミナンス
垂直補間回路、３４・・・色差信号水平補間回路。

Claims (1)

【特許請求の範囲】
1. （１）サンプル・データのビデオ信号源と、前記信号源
   に結合され、Ｍ個のサンプル値を保持するのに十分な数
   のサンプル蓄積セルを有するメモリ手段と、 前記メモリ手段に結合され、第１の時間期間の間、前記
   ビデオ信号の１フィールドを表わすＭ（Ｍは正数）個の
   サンプルを貯えるように前記メモリ手段を条件づけるメ
   モリ書込みアドレス信号発生手段と、 前記メモリ手段に結合され、第２の時間期間の間、前記
   貯えられたサンプルの中のＮ（ＮはＭより小さい正数）
   個のサンプルを供給するように前記メモリ手段を条件づ
   けるメモリ読出しアドレス信号発生手段と、 前記メモリ手段に結合され、前記メモリ手段から供給さ
   れるＮ個のサンプルに応答し、時間伸長されたビデオ信
   号のＭ個のサンプルを発生する手段とを含んでおり、 前記第１および第２の時間期間の各々は前記ビデオ信号
   の１フィールド期間にほぼ等しい時間期間であり、前記
   第２の時間期間の始まりが前記第１の時間期間の始まり
   に対して前記ビデオ信号の１フィールド期間より少ない
   時間だけ遅延されている、時間伸長されたビデオ信号発
   生回路。