JP4439338B2 - 画像変換装置 - Google Patents

Description

本発明は、ビデオ動画信号から静止画を生成する、または静止画からビデオ動画信号を生成する画像変換装置に関するものである。

近年、家庭用デジタルＶＴＲの規格（ＤｉｇｉｔａｌＶｉｄｅｏ）に基づくデジタルビデオカムコーダ（ＤＶＣ）には、テープへの動画記録機能だけでなくカードへの静止画（ＪＰＥＧ）記録機能が搭載されている。ビデオ動画信号を扱うＤＶＣのビデオ信号処理から静止画の生成は、一般的に下記のように行われる。

ＮＴＳＣではフレーム数が３０枚／秒、走査線数が５２５ラインであり、ＰＡＬでは２５枚／秒、６２５ラインであり、これらの映像信号入力（ＣＣＩＲ勧告 Ｒｅｃ６０１、４：２：２コンポーネント信号）は、輝度信号１３．５ＭＨｚ、色信号６．７５ＭＨｚ、量子化精度８ｂｉｔでそれぞれ標本化される。標本化された映像信号の水平有効画素数は輝度信号７２０、色信号３６０であり、垂直有効ライン数はＮＴＳＣ４８０ライン、ＰＡＬ５７６ラインである。これらは４：２：２コンポーネント信号と呼ばれ、４：２：２コンポーネント信号から水平有効画素６４０、垂直有効ライン４８０のＪＰＥＧ画（ＶＧＡ画角）を生成するには、水平方向は７２０画素→６４０画素、垂直方向はＰＡＬ５７６ライン→４８０ライン（ＮＴＳＣは４８０ライン→４８０ライン）の画像変換が必要である。（これら７２０画素×４８０ライン／５７６ラインを長方画角、６４０画素×４８０ラインを正方画角とする。）ただしビデオ動画信号１フレームは２つのフィールドから成り、これらフィールドの時刻は異なる。異なる時刻から生成されたフレームデータから同一時刻の静止画を生成することは行われず、一般的には片フィールド７２０画素×２４０ライン／２８８ラインから、６４０画素×４８０ラインが生成される。

また近年ＤＶＣには、カードへの静止画記録機能だけでなくカードからの動画表示機能も搭載されている。静止画からビデオ動画信号を生成するには、上記動画→静止画とは逆で、正方画から長方画への変換であり、ＪＰＥＧ画をＶＧＡ画角とすると、水平方向は６４０画素→７２０画素、垂直方向はＰＡＬ４８０ライン→５７６ライン（ＮＴＳＣは４８０ライン→４８０ライン）の画像変換が必要である。ただし表示上、ビデオ動画信号の１フレームは２つのフィールドから成り、これらフィールドの時刻は異なる必要があるため、一般的には正方画から片フィールド７２０画素×２４０ライン／２８８ラインが２つ生成され、１フレームの出力となる。

ここで、図１０を参照しながら、従来の画像変換装置（静止画−動画変換装置）の構成および動作について説明する。
「ＮＴＳＣ片フィールド→静止画」
ＮＴＳＣ片フィールド７２０画素×２４０ラインの長方画から、６４０画素×４８０ラインを正方画の生成は以下のように行われる。ここでは垂直方向を考える。

１フィールドのデータはすべて第１のメモリ４６に蓄えられる。映像信号入力の各有効ラインの先頭を基準信号として第１のメモリ制御回路４３は第１のメモリ４６から１ラインづつデータの時系列読み出しを開始／停止する。

ピッチ制御回路４４は、各有効ラインの先頭である基準信号毎に０．５づつインクリメントされるカウンタであり、カウント値は整数部と小数部をもち、予め初期値として整数部・小数部を持つことが可能である。前記基準信号単位に前記カウント値の小数部が５のとき、第１のセレクタ４７は第１のメモリ４６の出力信号を、第２のセレクタ４８は第１のラインメモリ５０の出力信号を、第３のセレクタ４９は第２のラインメモリ５１の出力信号を選択する。また、前記小数部が０のとき、第１のセレクタ４７は第１のラインメモリ５０の出力信号を、第２のセレクタ４８は第２のラインメモリ５１の出力信号を、第３のセレクタ４９は第３のラインメモリ５２の出力信号を選択する。第１のメモリ制御回路４３は前記カウント値の小数部が５のとき第１のメモリ４６からデータを出力し、小数部が０のとき停止する。ただし、小数部が０のときには第１のメモリ制御回路４３は前読み出しラインを再度読み出し、また第１のセレクタ４７は第１のメモリ４６の出力信号、第２のセレクタ４８は第１のラインメモリ５０の出力信号、第３のセレクタ４９は第２のラインメモリ５１の出力信号を選択することも考えられる。

係数選択回路４５では、前記ピッチ制御回路４４のカウント値の小数部により予め決められたテーブル値である係数を第１の乗算器５３，第２の乗算器５４、第３の乗算器５５にそれぞれ出力する。第１の乗算器５３は第１のラインメモリ５０の出力データとテーブル値を乗算し、第２の乗算器５４は第２のラインメモリ５１の出力データとテーブル値を乗算し、第３の乗算器５５は第３のラインメモリ５２の出力データとテーブル値を乗算する。これら乗算器５３，５４，５５からの３つの出力は加算器５６で加算され、その加算結果は、係数を決定するときに予め決めた値で除算器５８で除算され、第２のメモリ６１に入力される。第４のセレクタ５７は常時、除算器５８の出力を選択する。

このように１フィールド２４０ラインを第１のメモリ４６に蓄え、蓄え終わった次の２つのフィールドで１ラインづつ読み出し／停止し、拡大の処理をして４８０ラインを第２のメモリ６１に書き込む。
「ＰＡＬ片フィールド→静止画」
ＰＡＬ７２０画素×２８８ラインの長方画から、６４０画素×４８０ラインを正方画への垂直方向の変換は、前記ピッチ制御回路４４のインクリメントが０．６となる。前記基準信号単位にピッチ制御回路４４の小数部が５を超えると、第１のセレクタ４７は第１のメモリ４６の出力信号を、第２のセレクタ４８は第１のラインメモリ５０の出力信号を、第３のセレクタ４９は第２のラインメモリ５１の出力信号を選択する。また、ピッチ制御回路４４の小数部が５より小さいと、第１のセレクタ４７は第１のラインメモリ５０の出力信号を、第２のセレクタ４８は第２のラインメモリ５１の出力信号を、第３のセレクタ４９は第３のラインメモリ５２の出力信号を選択する。

第１のメモリ制御回路４３は前記カウント値の小数部が５を超えると第１のメモリ４６からデータを出力し、小数部が５より小さいなら停止する。その他の処理はＮＴＳＣと同様である。

このように最初に１フィールド２８８ラインを第１のメモリ４６に蓄え、次の２つのフィールドで１ラインづつ読み出し／停止し、拡大の処理をして４８０ラインを第２のメモリ６１に書き込む。第４のセレクタ５７は常時除算器５８出力を選択する。除算器５８からの出力は時系列の処理として次の処理をせず、第２のメモリ６１への書き込みが終わった後に１ラインづつ読み出してその後の別の処理を行う。
「静止画→ＮＴＳＣ片フィールド」
６４０画素×４８０ラインの正方画からＮＴＳＣ片フィールド７２０画素×２４０ラインの長方画の２フィールド生成は、以下のように行われる。ここでは垂直方向を考える。

正方画角のＪＰＥＧデータはすべて第１のメモリ４６に蓄えられる。映像信号出力の各有効ラインの先頭を基準信号として第１のメモリ制御回路４３は第１のメモリ４６から１ラインづつデータの時系列読み出しを開始する。

ピッチ制御回路４４は、各有効ラインの先頭である基準信号毎に１づつインクリメントするカウンタである。整数部と小数部をもち、予め初期値として整数部・小数部を持つことが可能である。前記基準信号単位に第１のセレクタ４７は第１のメモリ４６の出力信号を、第２のセレクタ４８は第１のラインメモリ５０の出力信号を、第３のセレクタ４９は第２のラインメモリ５１の出力信号をたえず選択する。

係数選択回路４５では、前記ピッチ制御回路４４のカウント値の小数部により予め決められたテーブル値である係数を第１の乗算器５３，第２の乗算器５４、第３の乗算器５５にそれぞれ出力する。第１の乗算器５３は第１のラインメモリ５０の出力データとテーブル値を乗算し、第２の乗算器５４は第２のラインメモリ５１の出力データとテーブル値を乗算し、第３の乗算器５５は第３のラインメモリ５２の出力データとテーブル値を乗算する。これら乗算器５３，５４，５５からの３つの出力は加算器５６で加算され、その加算結果は、係数を決定するときに予め決めた値で除算器５８で除算される。

第４のセレクタ５７は前記ピッチ制御回路４４のカウント値が｛初期値＋２×Ｎ（Ｎは整数）｝となる時のみ第２のメモリ６１にデータを出力する。
このように１静止画フレーム４８０ラインを第１のメモリ４６に蓄え、次の２フィールドで１ラインづつ読み出し、縮小の処理をして２４０ラインを第２のメモリ６１に書き込む。次に対フィールド２４０ラインの生成であるが、初期値を０．５ずらすことで同様の処理を１フレームかけて行う。
「静止画→ＰＡＬ片フィールド」
６４０画素×４８０ラインの正方画からＰＡＬ片フィールド７２０画素×２８８ラインの長方画への垂直方向の変換は、前記ピッチ制御回路４４のインクリメントが５／３となる。第４のセレクタ５７は前記ピッチ制御回路４４のカウント値が｛初期値＋（５／３）×Ｎ（Ｎは整数）｝となるときのみ第２のメモリ６１にデータを出力する。その他の処理はＮＴＳＣと同様である。

このように１静止画フレーム４８０ラインを第１のメモリ４６に蓄え、次の２つのフィールドで１ラインづつ読み出し、第２のメモリ６１への書き込み／停止する縮小の処理をして２４０ラインを第２のメモリ６１に書き込む。メモリへの書き込み／停止は第４のセレクタ５７で制御する。除算器５８からの出力は時系列の処理として次の処理をせず、両フィールドの第２のメモリ６１への書き込みが終わった後に１ラインづつ読み出して次の処理を行う。

またＪＰＥＧ規格で入出力データを圧縮伸張する圧縮伸張器が、例えば特許文献１に開示されている。この圧縮伸張器は、フレームメモリに記憶されたＮＴＳＣ信号のディジタルデータを、設定された圧縮率で圧縮して出力し、また例えば光ディスクから再生された圧縮データを、設定された伸張率で伸張してフレームメモリへ出力している。
特開平５−２８４４５４号公報

しかしながら、上記従来の画像変換装置の構成では、動画から静止画生成において、変換前にフィールドメモリ（第１のメモリ４６）を有することで、リアルタイムに入力される動画に対して、時系列にリアルタイムに静止画を生成することができない。つまり、静止画ができるまで３フィールド必要で、入力動画が１フィールド入力される時間では静止画１フレームを生成することができない。またフィールドメモリと静止画フレームメモリ（第２のメモリ６１）が両方必要となるという課題を有していた。

また静止画から動画生成においては、変換後にフレームメモリを有し、静止画フレームメモリ上のデータを時系列に読み出し処理するため、これを縮小・フィルタ処理の入力として映像信号出力を時系列にリアルタイムに出力することができない。つまり、１フレームの動画を生成するのに２フレーム必要で、静止画１フレームを読み出して縮小処理し動画を１フレーム出力することができない。またフレームメモリと静止画フレームメモリが両方必要となるという課題を有していた。

また特許文献１の圧縮伸張器は、フレームメモリに記憶されたＮＴＳＣ信号のディジタルデータを処理しているために、同様に、リアルタイムに入力される動画に対して、時系列にリアルタイムに静止画を生成することができないという課題を有していた。

そこで、本発明は、リアルタイムに映像信号入力１フィールド期間で１静止画フレームを生成することができ、またリアルタイムに静止画フレームをビデオアウト出力に映像信号として出力することができる画像変換装置を提供することを目的としたものである。

上記課題を解決するために、第１の発明の画像変換装置は、所定の映像信号データに基づく基準信号単位に２回処理を行い予め設定された拡大倍率の逆数をインクリメントまたはホールドするカウンタを有し、画素補間位置を生成するピッチ制御回路と、前記基準信号単位でインクリメントするカウンタを有し、前記映像信号データのライン数をカウントするライン制御回路と、前記ピッチ制御回路とライン制御回路の２つのカウンタのカウント値を比較し差分を出力する比較回路と、静止画フレームデータまたは静止画フィールドデータを記憶する静止画メモリと、前記所定の映像信号データの垂直拡大用補間フィルタのタップを構成する１組のラインメモリと、前記ピッチ制御回路により生成された画素補間位置に応じて、前記１組のラインメモリのラインメモリ出力データのフィルタリング処理を行う２組のフィルタリング処理手段と、前記ピッチ制御回路のカウンタのインクリメントまたはホールドを決定し、かつ前記２組のフィルタリング処理手段の処理結果を前記静止画メモリへ書き込むか否かを決定するための値が前記垂直拡大用補間フィルタのタップの数に応じて予め決められているテーブルを用いて、前記比較回路より出力された差分をデコードすることで、前記ピッチ制御回路のカウンタのインクリメントまたはホールドを決定し、さらに前記２組のフィルタリング処理手段の処理結果を前記静止画メモリへ書き込むか否かを決定するデコード回路と、前記デコード回路の決定に基づいて前記２組のフィルタリング処理手段の処理結果を前記静止画メモリに書き込むか否かを選択するセレクタを備えたことを特徴としたものである。

また上記第１の発明は、前記各フィルタリング処理手段としてそれぞれ、前記１組のラインメモリのそれぞれのラインメモリ出力データの乗算器と、これら乗算器の乗算結果を加算する加算器と、この加算器の加算結果を予め設定された値で除算する除算器を設け、
前記ピッチ制御回路により生成された画素補間位置から前記各フィルタリング処理手段の前記各乗算器にそれぞれ別の補間位置を示す係数を与える係数選択回路を備えたことを特徴としたものである。

また、第２の発明の画像変換装置は、所定のメモリ映像データに基づく出力基準信号単位に予め設定された縮小倍率の逆数をインクリメントするカウンタを有し、画素補間位置を生成するピッチ制御回路と、前記出力基準信号単位でインクリメントまたはホールドするカウンタを有し、ラインカウント値を出力するライン制御回路と、前記ピッチ制御回路と前記ライン制御回路のカウンタのカウント値を比較し差分を出力する比較回路と、静止画フレームデータが蓄えられた静止画メモリと、前記所定のメモリ映像データの垂直縮小用補間フィルタのタップを構成する１組のラインメモリと、前記ピッチ制御回路により生成された画素補間位置に応じて、前記１組のラインメモリのラインメモリ出力データのフィルタリング処理を行うフィルタリング処理手段と、前記ライン制御回路のカウントにより前記静止画メモリから読み出す第１の映像信号データ及び第２の映像信号データを決定し、読み出すべく静止画メモリを制御するメモリ制御回路と、前記１組のラインメモリへそれぞれ入力する映像信号データを選択するセレクタと、前記ライン制御回路のカウンタのインクリメントまたはホールド、およびインクリメント値を決定し、かつ前記セレクタにおいて選択する映像信号データを決定するための値が前記垂直縮小用補間フィルタのタップの数に応じて予め決められているテーブルを用いて、前記比較回路より出力された差分をデコードすることで、前記ライン制御回路のカウンタのインクリメントまたはホールド、およびインクリメント値を決定し、さらに前記セレクタにおいて選択する映像信号データを決定するデコード回路を備えたことを特徴としたものである。

また第２の発明は、前記フィルタリング処理手段として、前記１組のラインメモリのそれぞれのラインメモリ出力データの乗算器と、これら乗算器の乗算結果を加算する加算器と、この加算器の加算結果を予め設定された値で除算する除算器を設け、前記ピッチ制御回路により生成された画素補間位置から前記各乗算器にそれぞれ別の補間位置を示す係数を与える係数選択回路を備えたことを特徴としたものである。

さらに第２の発明は、前記１組のラインメモリとして、第１のラインメモリと第２のラインメモリと第３のラインメモリを備え、前記セレクタとして、前記第１のラインメモリの入力として、前記第１の映像信号データまたは前記第２の映像信号データまたは第１のラインメモリの出力データを選択する第１のセレクタと、前記第２のラインメモリの入力として、前記第２の映像信号データまたは第１のラインメモリの出力データまたは第２のラインメモリの出力データを選択する第２のセレクタと、前記第３のラインメモリの入力として、前記第１のラインメモリの出力データまたは前記第２のラインメモリの出力データまたは前記第３のラインメモリの出力データを選択する第３のセレクタを備えたことを特徴としたものである。

本発明の画像変換装置は、上記構成を有し、ビデオ動画信号から静止画生成において、リアルタイムに入力される映像信号入力に対してバッファ（フィールドメモリ）を使用せず動画から静止画生成の拡大・フィルタリング処理を行い、前記映像信号入力１フィールド期間で１静止画フレームを生成することで、また静止画から動画生成において、生成された動画に対するバッファ（フレームメモリ）を使用せず静止画から動画生成の縮小・フィルタリング処理を行い、リアルタイムにビデオアウト出力に映像信号として出力することで、メモリ不要によるコストの削減、省電力化を実現することができ、さらに処理速度が速いことにより、容易な時系列の処理となり、ＡＳＩＣのＬＳＩ等に容易に実装することができる、という効果を有している。

以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施の形態１］
図１は、本発明の実施の形態１における画像変換装置のブロック図である。

本実施の形態１の画像変換装置は、
ビデオ映像信号データに基づく有効先頭ライン信号毎に２回処理を行い予め設定された拡大倍率の逆数をインクリメントまたはホールドするカウンタを有し、拡大画素補間位置を生成するピッチ制御回路（ピッチカウンタ）１と、
有効先頭ライン信号毎に１づつインクリメントするカウンタを有し、ビデオ映像信号データのライン数をカウントするライン制御回路（入力ラインカウンタ）２と、
これらピッチ制御回路１とライン制御回路２の２つのカウント値を比較し差分を出力する比較回路４と、
ＪＰＥＧデータ（静止画フレームデータあるいは静止画フィールドデータ）を記憶するメモリ（静止画メモリ）２４と、
比較回路４から出力された差分に基づいて、後述する図２のテーブルにより、ピッチ制御回路１のカウンタの予め設定された拡大倍率の逆数のインクリメントまたはホールド、および後述する第１のセレクタ２２と第２のセレクタ２３からのメモリ２４へのデータ書き込みの判断を行うデコード回路５と、
予め設定された拡大画素補間位置の画素補間フィルタ係数を後述する各乗算器１０〜１５へ出力する係数選択回路３と、
１ライン分の入力ビデオ映像信号データを蓄える第１のラインメモリ７と、
有効先頭ライン信号毎に第１のラインメモリ７の入力ビデオ映像信号データを遅延させる（入力ビデオ映像信号データを１ライン分遅延させる）第２のラインメモリ８と、
有効先頭ライン信号毎に第２のラインメモリ８の入力ビデオ映像信号データを遅延させる（入力ビデオ映像信号データを２ライン分遅延させる）第３のラインメモリ９と、
拡大されたラインを生成するための第１のフィルタリング処理手段を構成する、各ラインメモリ７，８，９の出力データと係数選択回路３から出力された拡大画素補間位置のフィルタ係数をそれぞれ乗算する第１の乗算器１０，第２の乗算器１１，第３の乗算器１２、これら乗算器１０，１１，１２の乗算結果を加算する第１の加算器１６、およびこの第１の加算器１６の加算結果を係数決定とともに予め設定された値で除算する第１の除算器１７と、
第１の書き込みＯＦＦ１８と、
拡大されたラインを生成するための第２のフィルタリング処理手段を構成する、各ラインメモリ７，８，９の出力データと係数選択回路３から出力された拡大画素補間位置のフィルタ係数をそれぞれ乗算する第４の乗算器１３，第５の乗算器１４，第６の乗算器１５、これら乗算器１３，１４，１５の乗算結果を加算する第２の加算器２０、およびこの第２の加算器２０の加算結果を係数決定とともに予め設定された値で除算する第２の除算器２１と、
第２の書き込みＯＦＦ１９と、
第１のフィルタリング処理後の生成ライン、すなわち第１の除算器１７の除算結果を、デコード回路５の上記書き込みの判断に基づいてメモリ２４に書き込むかどうかを選択する、すなわち第１の除算器１７の除算結果または第１の書き込みＯＦＦ１８のＯＦＦデータの一方を選択する第１のセレクタ２２と、
第２のフィルタリング処理後の生成ライン、すなわち第２の除算器２１の除算結果を、デコード回路５の上記書き込みの判断に基づいてメモリ２４に書き込むかどうかを選択する、すなわち第２の除算器２１の除算結果または第２の書き込みＯＦＦ１９のＯＦＦデータの一方を選択する第２のセレクタ２３と、
デコード回路５の上記書き込みの判断に基づいて前記第１のセレクタ２２または第２のセレクタ２３からメモリ２４へフィルタリング処理後の生成ラインが書き込まれる際、そのアドレスの制御をするメモリ制御回路６
により構成されている。

なお、本実施の形態１のビデオ映像信号データは本発明の映像信号データに対応し、本実施の形態１の有効先頭ライン信号は本発明の基準信号単位に対応する。また、本実施の形態１のビデオ映像信号データは４：２：２コンポーネント信号データである有効水平７２０画素を６４０画素に縮小したデータであることも考えられる。

つぎに、本実施の形態１の画像変換装置の動作について説明する。
「ＮＴＳＣ片フィールド→静止画」
ＮＴＳＣビデオ映像信号データの垂直有効２４０ライン（１フィールド）から、ＪＰＥＧ静止画ＶＧＡ画角４８０ラインへの拡大において垂直方向の動作を考える。ＮＴＳＣビデオ映像信号データは時系列に入力されるデータであり、有効ラインの先頭には基準信号として有効先頭ライン信号が存在する。垂直方向２４０ライン→４８０ラインは拡大であり、拡大率の逆数である２４０／４８０＝０．５をピッチとして、ピッチ制御回路１のカウンタのインクリメント値とする。ライン制御回路２のカウンタのインクリメント値は１である。

ピッチ制御回路１のカウンタのカウントアップ・ホールドはデコード回路５にあるテーブル値により決められ、カウントアップまたはホールドの判断は１有効先頭ライン信号につき２回行われる。図２はデコード回路５の参照テーブルを示す。

ピッチ制御回路１のカウント値からライン制御回路２のカウント値を引き算し、その値（差分）をテーブルによりデコードすることで、ピッチ制御回路１のカウンタのインクリメントまたはホールドを決定する。差分が０．５以上のときピッチ制御回路１のカウンタのホールドを決定し、差分がそれ以外のとき、ピッチ制御回路１のカウンタのインクリメントを決定している。１回の有効先頭ライン信号でタイミングを変えて２回この判断を行う。１回目と２回目の判断間は２つの補間フィルタの動作が開始するまでに行う必要があり、できるだけ短い時間が望まれる。１回目の判断は第１の乗算器１０、第２の乗算器１１、第３の乗算器１２、第１の加算器１６、第１の除算器１７で構成される第１のフィルタリング処理に用いられ、２回目の判断は第４の乗算器１３、第５の乗算器１４、第６の乗算器１５、第２の加算器２０、第２の除算器２１で構成される第２のフィルタリング処理に用いられる。

係数選択回路３では垂直拡大用補間フィルタの係数を予め用意し、ピッチ制御回路１からの補間位置での係数を各乗算器１０〜１５に与える。各フィルタリング処理を構成するそれぞれの乗算器１０〜１５はラインメモリ７または８または９からのデータと係数を乗算し、乗算結果を加算し、係数に伴い予め決定された値で除算を行う。２つの除算結果をメモリ２４へ書き込み可能を決定するには、１回目の判断に対応する第１のフィルタリング処理と２回目の判断に対応する第２のフィルタリング処理それぞれについてデコード回路５において図２を用いて決定される。差分が０．５以上のときメモリ２４への書き込み可能をＮＧと決定し、差分がそれ以外のとき、メモリ２４への書き込み可能を許可と決定している。メモリ２４へ書き込むアドレス管理はメモリ制御回路６で制御を行う。

より具体的に説明するために、図３を参照しながらより詳しく説明する。なお、図３は、本実施の形態１の画像変換装置の動作を説明するためのタイミング図（ＮＴＳＣ）である。

図３は有効先頭ライン信号を時系列に表し、ピッチ制御回路１のカウント値、ライン制御回路２のカウント値、これらカウント値の差分、第１のフィルタリング処理出力（第１の除算器１７の除算結果）のメモリ２４への書き込み許可、第２のフィルタリング処理出力（第２の除算器２１の除算結果）のメモリ２４への書き込み許可の有効先頭ライン信号毎の変化を表したものである。

各カウンタの初期値を０とすると、図２のテーブルに従い、１回目の判断では差分は０となりピッチ制御回路１のカウンタはカウントアップする。２回目の判断では０．５となりピッチ制御回路１のカウンタはホールドする。

図２に従い、１回目の判断に伴う第１のフィルタリング処理結果である第１のセレクタ２２の出力はメモリ２４に静止画先頭ライン（第０ライン）として書き込まれる。また２回目の判断に伴う第２のフィルタリング処理結果である第２のセレクタ２３の出力はメモリ２４への書き込みが停止される。

次の有効先頭ライン信号ではライン制御回路２のカウンタはインクリメントし、ピッチ制御回路１のカウンタはホールドされているため１回目の判断では−０．５となる。２回目の判断では０となり、図２に従い、１回目の判断に伴う第１のセレクタ２２の出力はメモリ２４に静止画第１ラインとして書き込まれる。また２回目の判断に伴う第２のセレクタ２３の出力はメモリ２４に静止画第２ラインとして書き込まれる。後の有効先頭ラインにおいても同様の動作となり、これを繰り返し、２４０ラインのＮＴＳＣビデオ映像信号データの画像変換を行いＪＰＥＧ静止画ＶＧＡ画角４８０ラインが得られる。
「ＰＡＬ片フィールド→静止画」
ＰＡＬフィールドビデオ映像信号データの垂直有効２８８ラインから、ＪＰＥＧ静止画ＶＧＡ画角４８０ラインへの拡大において垂直方向の動作を考える。ＮＴＳＣとの違いは、拡大率の逆数である２８８／４８０＝０．６をピッチとして、ピッチ制御回路１のインクリメント値とする点にある。

より具体的に説明するために、ＮＴＳＣの図３に対応するＰＡＬの図４も参照しながらより詳しく説明する。なお、図４は、本実施の形態１の画像変換装置の動作を説明するためのタイミング図（ＰＡＬ）であり、動作は図２のテーブルに従う。

各カウンタの初期値を０とすると、図２に従い、１回目の判断では差分は０となりピッチ制御回路１のカウンタはカウントアップする。２回目の判断では０．６となり、ピッチ制御回路１のカウンタはホールドする。図２に従い、１回目の判断に伴うセレクタ２２の出力はメモリ２４に静止画先頭ライン（第０ライン）として書き込まれる。また２回目の判断に伴う第２のセレクタ２３の出力はメモリ２４への書き込みが停止される。

次の有効先頭ライン信号ではライン制御回路２のカウンタはインクリメントし、ピッチ制御回路１のカウンタはホールドされているため１回目の判断では−０．４となる。２回目の判断では０．２となり、図２に従い、１回目の判断に伴う第１のセレクタ２２の出力はメモリ２４に静止画第１ラインとして書き込まれる。また２回目の判断に伴う第２のセレクタ２３の出力はメモリ２４に静止画第２ラインとして書き込まれる。後の有効先頭ラインにおいても同様の動作となり、これを繰り返し、２８８ラインのＰＡＬビデオ映像信号データの画像変換を行いＪＰＥＧ静止画ＶＧＡ画角４８０ラインが得られる。

以上のように、本実施の形態１によれば、垂直拡大用補間フィルタのＴａｐを構成する１組のラインメモリ７，８，９に対して、２つのフィルタリング処理手段を設け、すなわちラインメモリ７，８，９の一度の読み出しに対してフィルタの構成要素である乗算器・加算器・除算器を２組用意してそれぞれに別の補間位置を示す係数を与え、拡大補間位置を生成するピッチ制御回路１のカウンタとライン制御回路２のカウンタでメモリ２４への書き込みを制御することにより、リアルタイムに入力される映像信号入力に対してバッファ（フィールドメモリ）を使用せず、動画から静止画生成（拡大処理）を行い、映像信号入力１フィールド期間で１静止画フレームを生成することができ、また処理速度が速いことにより容易な時系列の処理となり、ＡＳＩＣのＬＳＩ等に容易に実装することができる。

なお、上記実施の形態１では、フィルタリング処理に用いられるフィルタは３Ｔａｐであり、それに伴いラインメモリ・乗算器・加算器・除算器が構成されているが、ＮＴａｐのフィルタリング処理としての構成も考えられる。また、図２で用いた差分の領域を分けた０．５の値は、対象とするフィルタの係数が奇数Ｔａｐのためであり、偶数Ｔａｐを考えると、０．５は１．０である構成も考えられる。
［実施の形態２］
図５は、本発明の実施の形態２における画像変換装置のブロック図を示すものである。

本実施の形態２の画像変換装置は、
ＪＰＥＧ静止画フレームデータが蓄えられたメモリ３１と、
ビデオ映像信号データに基づく有効先頭ライン信号毎に処理を行い、予め設定された縮小倍率の逆数をインクリメントするカウンタを有し、縮小画素補間位置を生成するピッチ制御回路２５と、
有効先頭ライン信号毎にインクリメントまたはホールドするカウンタを有し、ラインカウント値を出力するライン制御回路２６と、
これら２つのピッチ制御回路２５とライン制御回路２６のカウンタのカウント値を比較し差分を出力する比較回路２７と、
比較回路２７より出力された差分に基づいて、後述する図６のテーブルにより、ライン制御回路２６のカウンタのインクリメントまたはホールド、およびインクリメント値を判断し、後述するセレクタ３２，３３，３４が選択する映像信号データを判断するデコード回路２８と、
予め設定された縮小画素補間位置のフィルタ係数を後述する乗算器３８，３９，４０に出力する係数選択回路２９と、
ライン制御回路２６のカウンタのカウント値によりメモリ３１から読み出す第１の映像信号データ（ａ）及び第２の映像信号データ（ｂ）を決定し読み出すべくメモリ３１を制御するメモリ制御回路３０と、
メモリ３１からの映像信号データを蓄える第１のラインメモリ３５、第２のラインメモリ３６、および第３のラインメモリ３７と、
第１のラインメモリ３５への入力として、メモリ３１からの第１の映像信号データ（ａ）または第２の映像信号データ（ｂ）または第１のラインメモリ３５の出力データ（ｃ）を選択する第１のセレクタ３２と、
第２のラインメモリ３６への入力として、第２の映像信号データ（ｂ）または第１のラインメモリ３５の出力データ（ｃ）または第２のラインメモリ３６の出力データ（ｄ）を選択する第２のセレクタ３３と、
第３のラインメモリ３７への入力として、第１のラインメモリ３５の出力データ（ｃ）または第２のラインメモリ３６の出力データ（ｄ）または第３のラインメモリ３７の出力データ（ｅ）を選択する第３のセレクタ３４と、
縮小されたラインを生成するためのフィルタリング処理を行うフィルタリング処理手段を構成する、各ラインメモリ３５，３６，３７の出力データと係数選択回路２９から出力された縮小画素補間位置のフィルタ係数を乗算する第１の乗算器３８，第２の乗算器３９，第３の乗算器４０、これら乗算器３８，３９，４０の乗算結果を加算する加算器４１、および加算器４１の加算結果を、係数決定とともに予め設定された値で除算する除算器４２と
により構成されている。

なお、本実施の形態２の出力であるビデオ映像信号データは本発明のメモリ映像データに対応し、本実施の形態２の有効先頭ライン信号は本発明の出力基準信号単位に対応する。また、本実施の形態２の出力であるビデオ映像信号データは４：２：２コンポーネント信号データである有効水平６４０画素であることも考えられる。

つぎに、本実施の形態２の画像変換装置の動作について説明する。
「静止画→ＮＴＳＣフレームデータ」
ＪＰＥＧ静止画ＶＧＡ画角４８０ラインからＮＴＳＣビデオ映像信号データの垂直有効２４０ラインへの縮小において垂直方向の動作を考える。ビデオフレームとして生成するために２４０ラインのフィールド画を２枚生成する。メモリ３１にはＪＰＥＧ静止画フレームデータ（ただしＶＧＡ画角）が蓄えられている。

垂直方向４８０ライン→２４０ラインは縮小であり、縮小率の逆数である４８０／２４０＝２．０をピッチとして、ピッチ制御回路２５のカウンタのインクリメント値とする。ライン制御回路２６のカウンタのインクリメント値は１または２である。ライン制御回路２６のカウンタのカウントアップ・ホールドはデコード回路２８にあるテーブル値により決められ、カウントアップまたはホールドの判断は出力有効先頭ライン信号単位で行われる。図６にデコード回路参照テーブルを示す。

ピッチ制御回路２５のカウンタのカウンタ値からライン制御回路２６のカウンタのカウンタ値を引き算し、その値（差分）を図６のテーブルによりデコードすることで、ライン制御回路２６のカウンタのインクリメントまたはホールド、及びインクリメント値を決定する。差分が０．５以上のときライン制御回路２６のカウンタをインクリメントし、そのインクリメント値を２、差分が−０．５〜０．５のときライン制御回路２６のカウンタをインクリメントし、そのインクリメント値を１、差分が−０．５以下のときライン制御回路２６のカウンタをホールドすると決定している。

また各セレクタ３２，３３，３４のデータの選択は図６のテーブルに従い行う。差分が０．５以上のとき、第１のセレクタ３２が選択するデータを第１の映像信号データ（ａ）、第２のセレクタ３３が選択するデータを第２の映像信号データ（ｂ）、第３のセレクタ３４が選択するデータを第１のラインメモリ３５の出力データ（ｃ）とし、差分が−０．５〜０．５のとき、第１のセレクタ３２が選択するデータを第１の映像信号データ（ａ）、第２のセレクタ３３が選択するデータを第２の映像信号データ（ｂ）または第１のラインメモリ３５の出力データ（ｃ）、第３のセレクタ３４が選択するデータを第２のラインメモリ３６の出力データ（ｄ）とし、差分が−０．５以下のとき、第１のセレクタ３２が選択するデータを第１の映像信号データ（ａ）または第１のラインメモリ３５の出力データ（ｃ）、第２のセレクタ３３が選択するデータを第２の映像信号データ（ｂ）または第２のラインメモリ３６の出力データ（ｄ）、第３のセレクタ３４が選択するデータを第３のラインメモリ３７の出力データ（ｅ）とすると決定している。選択するデータで、”または”の後ろのアルファベットに相当するルートを選択するとメモリ制御回路３０がメモリ３１の読み出しを行わなくて良い。

またメモリ制御回路３０はライン制御カウント値からメモリ３１から読み出す第１の映像信号データはライン制御カウント値と同じであり、第２の映像信号データは｛（ライン制御カウント値）−１｝（ただし整数値）となるようにメモリ３１の制御を行う。

また第１の乗算器３８、第２の乗算器３９、第３の乗算器４０、第１の加算器４１、第１の除算器４２で構成されるフィルタリング処理は垂直縮小用補間フィルタに用いられる。係数選択回路２９では垂直縮小用補間フィルタの係数を予め用意し、ピッチ制御回路２５からの補間位置での係数を各乗算器３８，３９，４０に与える。フィルタリング処理を構成するそれぞれの乗算器はラインメモリからのデータと係数を乗算する。乗算結果を加算し、係数に伴い予め決定された値で除算が行われる。除算結果は出力され、後に水平方向の画角変換を行うことにより、４：２：２コンポーネント信号となる。

より具体的に説明するために、図７を参照しながらより詳しく説明する。なお、図７は、本実施の形態２の画像変換装置の動作を説明するためのタイミング図（ＮＴＳＣ）である。

図７は出力有効先頭ライン信号を時系列に表し、ピッチ制御回路２５のカウント値、ライン制御回路２６のカウント値、これらカウント値の差分、メモリ３１から読み出される第１のビデオ映像信号のライン｛第１の映像信号データ（ａ）｝、メモリ３１から読み出される第２のビデオ映像信号のライン｛第２の映像信号データ（ｂ）｝の出力有効先頭ライン信号毎の変化を表したものである。

各カウンタの初期値を０とすると、図６に従い、１回目の判断では差分は０となり両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は１）。なお、ピッチ制御回路２５のインクリメント値は２．０である。

２回目の判断では差分は１．０となり、両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は２）。３回目の判断では１．０となり、両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は２）。４回目の判断では１．０となり、両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は２）。

メモリ３１から読み出されるラインは、第１の映像信号データ（ａ）は０，１，３，５・・・と奇数ラインを、第２の映像信号データ（ｂ）は０，０，２，４・・・と偶数ラインの読み出しとなる。メモリ３１から読み出す映像信号データを２本とし、縮小フィルタへのＴａｐの更新を早めるために変化させることにより、縮小処理のリアルタイム映像出力を実現する。後の出力有効先頭ラインにおいても同様の動作となり、これを繰り返し、ＪＰＥＧ静止画ＶＧＡ画角４８０ラインの画像変換を行いＮＴＳＣフィールドビデオ映像信号２４０ラインが得られる。また、以上と同様の処理を１フィールド繰り返すことにより、１フレームの有効映像信号（４８０ライン）を生成する。
「静止画→ＰＡＬフレームデータ」
ＪＰＥＧ静止画ＶＧＡ画角４８０ラインからＰＡＬフィールドビデオ映像信号データの垂直有効２８８ラインへの縮小において垂直方向の動作を考える。ＮＴＳＣとの違いは、縮小率の逆数である４８０／２８８≒１．７をピッチとして、ピッチ制御回路２５のカウンタのインクリメント値とする。

より具体的に説明するために、ＮＴＳＣの図７に対応するＰＡＬの図８も参照しながらより詳しく説明する。なお、図８は、本実施の形態２の画像変換装置の動作を説明するためのタイミング図（ＰＡＬ）であり、動作は図６のテーブルに従う。

各カウンタの初期値を０とすると、図６に従い、１回目の判断では差分は０となり、両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は１）。なお、ピッチ制御回路２５のインクリメント値は１．７である。

２回目の判断では差分は０．７となり、両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は２）。３回目の判断では０．４となり、両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は１）。４回目の判断では１．１となり、両カウンタは共にカウントアップする（ライン制御回路２６のインクリメント値は２）。

メモリ３１から読み出されるラインは、第１の映像信号データ（ａ）は０，１，３，４、６・・・、第２の映像信号データ（ｂ）は０，０，２，３、５・・・の読み出しとなる。メモリ３１から読み出す映像信号データを２本とし、縮小フィルタへのＴａｐの更新を早めるために変化させることにより、縮小処理のリアルタイム映像出力を実現する。後の出力有効先頭ラインにおいても同様の動作となり、これを繰り返し、ＪＰＥＧ静止画ＶＧＡ画角４８０ラインの画像変換を行いＰＡＬフィールドビデオ映像信号２８８ラインが得られる。また、以上と同様の処理を１フィールド繰り返すことにより、１フレームの有効映像信号（５７６ライン）を生成する。

以上のように、本実施の形態２によれば、１つのフィルタリング処理に対してメモリ３１からの入力部を２本設け、すなわちフィルタのＴａｐを構成しているラインメモリ３５，３６，３７への入力を２本用意し、縮小補間位置を生成するピッチ制御回路２５のカウンタと読み出しライン制御回路２６のカウンタでメモリ３１からの読み出しを制御し、フィルタのＴａｐを構成するメモリであるラインメモリ３５，３６，３７の更新を早めるよう変化させることにより、リアルタイムに出力される出力映像信号に対してバッファ（フレームメモリ）を使用せず、リアルタイムにビデオアウト出力に映像信号として出力することができ、よって映像信号１フィールド期間に縮小することができ、処理速度が速いことにより容易な時系列の処理となり、ＡＳＩＣのＬＳＩ等に容易に実装することができる。

なお、上記実施の形態２では、フィルタリング処理に用いられるフィルタは３Ｔａｐであり、それに伴いラインメモリ・乗算器・加算器・除算器が構成されているが、ＮＴａｐのフィルタリング処理としての構成も考えられる。また、図６で用いた差分の領域を分けた０．５の値は、対象とするフィルタの係数が奇数Ｔａｐのためであり、偶数Ｔａｐを考えると、０．５は１．０である構成も考えられる。
［実施の形態３］
図９は、本発明の実施の形態３における画像変換装置のブロック図である。

この図９に示す画像変換装置は、上記実施の形態１の画像変換装置の構成、および上記実施の形態２の画像変換装置の構成を有する構成としており、詳細な説明は省略する。
この構成によれば、動画から静止画、静止画から動画をリアルタイムで得ることができ、すなわちＮＴＳＣフィールドビデオ映像信号またはＰＡＬフィールドビデオ映像信号からＪＰＥＧ静止画ＶＧＡ画像データをリアルタイムで得ることができ、さらにＪＰＥＧ静止画ＶＧＡデータからＮＴＳＣフィールドビデオ映像信号またはＰＡＬフィールドビデオ映像信号をリアルタイムで得ることができ、このような動画と静止画変換においてフィールドメモリまたはフレームメモリを削減することができる。

本発明にかかる画像変換装置は、動画と静止画変換においてフィールドメモリまたはフレームメモリを削減した、またバッファメモリを使用しないことによる処理速度が速いことにより容易な時系列の処理となるという効果を有し、ＡＳＩＣのＬＳＩにおける実装の分野等で有用である。

本発明の実施の形態１における画像変換装置のブロック図である。 同画像変換装置におけるテーブル図である。 同画像変換装置におけるタイミング図（ＮＴＳＣ）である。 同画像変換装置におけるタイミング図（ＰＡＬ）である。 本発明の実施の形態２における画像変換装置のブロック図である。 同画像変換装置におけるテーブル図である。 同画像変換装置におけるタイミング図（ＮＴＳＣ）である。 同画像変換装置におけるタイミング図（ＰＡＬ）である。 本発明の実施の形態３における画像変換装置のブロック図である。 従来の画像変換装置のブロック図である。

符号の説明

１，２５，４４ ピッチ制御回路
２，２６ ライン制御回路
３，２９，４５ 係数選択回路
４，２７ 比較回路
５，２８ デコード回路
６，３０ メモリ制御回路
７，３５，５０ 第１のラインメモリ
８，３６，５１ 第２のラインメモリ
９，３７，５２ 第３のラインメモリ
１０，３８，５３ 第１の乗算器
１１，３９，５４ 第２の乗算器
１２，４０，５５ 第３の乗算器
１３ 第４の乗算器
１４ 第５の乗算器
１５ 第６の乗算器
１６，２０，４１，５６ 加算器
１７ 第１の除算器
１８，１９，５９ 書き込みＯＦＦ
２１ 第２の除算器
２２，３２，４７ 第１のセレクタ
２３，３３，４８ 第２のセレクタ
２４，３１ メモリ
３４，４９ 第３のセレクタ
５７ 第４のセレクタ
４２，５８ 除算器
４３ 第１のメモリ制御回路
４６ 第１のメモリ
６０ 第２のメモリ制御回路
６１ 第２のメモリ

Claims (13)

1. 所定の映像信号データに基づく基準信号単位に２回処理を行い予め設定された拡大倍率の逆数をインクリメントまたはホールドするカウンタを有し、画素補間位置を生成するピッチ制御回路と、
   前記基準信号単位でインクリメントするカウンタを有し、前記映像信号データのライン数をカウントするライン制御回路と、
   前記ピッチ制御回路とライン制御回路の２つのカウンタのカウント値を比較し差分を出力する比較回路と、
   静止画フレームデータまたは静止画フィールドデータを記憶する静止画メモリと、
   前記所定の映像信号データの垂直拡大用補間フィルタのタップを構成する１組のラインメモリと、
   前記ピッチ制御回路により生成された画素補間位置に応じて、前記１組のラインメモリのラインメモリ出力データのフィルタリング処理を行う２組のフィルタリング処理手段と、
   前記ピッチ制御回路のカウンタのインクリメントまたはホールドを決定し、かつ前記２組のフィルタリング処理手段の処理結果を前記静止画メモリへ書き込むか否かを決定するための値が前記垂直拡大用補間フィルタのタップの数に応じて予め決められているテーブルを用いて、前記比較回路より出力された差分をデコードすることで、前記ピッチ制御回路のカウンタのインクリメントまたはホールドを決定し、さらに前記２組のフィルタリング処理手段の処理結果を前記静止画メモリへ書き込むか否かを決定するデコード回路と、
   前記デコード回路の決定に基づいて前記２組のフィルタリング処理手段の処理結果を前記静止画メモリに書き込むか否かを選択するセレクタ
   を備えたことを特徴とする画像変換装置。
2. 前記各フィルタリング処理手段としてそれぞれ、前記１組のラインメモリのそれぞれのラインメモリ出力データの乗算器と、これら乗算器の乗算結果を加算する加算器と、この加算器の加算結果を予め設定された値で除算する除算器を設け、
   前記ピッチ制御回路により生成された画素補間位置から前記各フィルタリング処理手段の前記各乗算器にそれぞれ別の補間位置を示す係数を与える係数選択回路を備えたこと
   を特徴とする請求項１に記載の画像変換装置。
3. 前記映像信号データはＮＴＳＣ４：２：２コンポーネント信号データであることを特徴とする請求項１または請求項２に記載の画像変換装置。
4. 前記映像信号データはＰＡＬ４：２：２コンポーネント信号データであることを特徴とする請求項１または請求項２に記載の画像変換装置。
5. 前記所定の映像信号データの各ラインの水平有効画素数が６４０であることを特徴とする請求項１または請求項２に記載の画像変換装置。
6. 前記ラインメモリはＮ個であり、
   前記係数選択回路からの出力される係数は２×Ｎ個存在し、
   前記乗算器は２×Ｎ個であり、
   前記乗算器のＮ個の出力がそれぞれ加算器により加算されること
   を特徴とする請求項２記載の画像変換装置。
7. 所定のメモリ映像データに基づく出力基準信号単位に予め設定された縮小倍率の逆数をインクリメントするカウンタを有し、画素補間位置を生成するピッチ制御回路と、
   前記出力基準信号単位でインクリメントまたはホールドするカウンタを有し、ラインカウント値を出力するライン制御回路と、
   前記ピッチ制御回路と前記ライン制御回路のカウンタのカウント値を比較し差分を出力する比較回路と、
   静止画フレームデータが蓄えられた静止画メモリと、
   前記所定のメモリ映像データの垂直縮小用補間フィルタのタップを構成する１組のラインメモリと、
   前記ピッチ制御回路により生成された画素補間位置に応じて、前記１組のラインメモリのラインメモリ出力データのフィルタリング処理を行うフィルタリング処理手段と、
   前記ライン制御回路のカウントにより前記静止画メモリから読み出す第１の映像信号データ及び第２の映像信号データを決定し、読み出すべく静止画メモリを制御するメモリ制御回路と、
   前記１組のラインメモリへそれぞれ入力する映像信号データを選択するセレクタと、
   前記ライン制御回路のカウンタのインクリメントまたはホールド、およびインクリメント値を決定し、かつ前記セレクタにおいて選択する映像信号データを決定するための値が前記垂直縮小用補間フィルタのタップの数に応じて予め決められているテーブルを用いて、前記比較回路より出力された差分をデコードすることで、前記ライン制御回路のカウンタのインクリメントまたはホールド、およびインクリメント値を決定し、さらに前記セレクタにおいて選択する映像信号データを決定するデコード回路
   を備えたことを特徴とする画像変換装置。
8. 前記フィルタリング処理手段として、前記１組のラインメモリのそれぞれのラインメモリ出力データの乗算器と、これら乗算器の乗算結果を加算する加算器と、この加算器の加算結果を予め設定された値で除算する除算器を設け、
   前記ピッチ制御回路により生成された画素補間位置から前記各乗算器にそれぞれ別の補間位置を示す係数を与える係数選択回路を備えたこと
   を特徴とする請求項７に記載の画像変換装置。
9. 前記１組のラインメモリとして、第１のラインメモリと第２のラインメモリと第３のラインメモリを備え、
   前記セレクタとして、前記第１のラインメモリの入力として、前記第１の映像信号データまたは前記第２の映像信号データまたは第１のラインメモリの出力データを選択する第１のセレクタと、前記第２のラインメモリの入力として、前記第２の映像信号データまたは第１のラインメモリの出力データまたは第２のラインメモリの出力データを選択する第２のセレクタと、前記第３のラインメモリの入力として、前記第１のラインメモリの出力データまたは前記第２のラインメモリの出力データまたは前記第３のラインメモリの出力データを選択する第３のセレクタを備えたこと
   を特徴とする請求項７または請求項８に記載の画像変換装置。
10. 前記メモリ映像データはＮＴＳＣ４：２：２コンポーネント信号データであることを特徴とする請求項７〜請求項９のいずれかに記載の画像変換装置。
11. 前記メモリ映像データはＰＡＬ４：２：２コンポーネント信号データであることを特徴とする請求項７〜請求項９のいずれかに記載の画像変換装置。
12. 前記ラインメモリはＮ個であり、
    前記係数選択回路からの出力される係数はＮ個存在し、
    前記乗算器はＮ個であり、
    前記乗算器のＮ個の出力が前記加算器で加算されること
    を特徴とする請求項８記載の画像変換装置。
13. 請求項１に記載の画像変換装置の構成、および請求項９に記載の画像変換装置の構成を備えたことを特徴とする画像変換装置。

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