JPH0775262B2 - 改良型薄膜バラクタ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、rfに対する用途を含む大領域集積回路の用途
に適した改良型電圧制御コンデンサ（「バラクタ」）に
関する。更に詳しくは、本発明は、比較的忠実なrf周波
数応答を有すると共に、比較的高い容量切り替え率を与
えるために比較的高い切り替え速度で動作することので
きる薄膜ポリシリコン（「ポリ−Si」）バラクタに関す
る。更に詳しくは、本発明は、多重イジェクタ・アコー
スティック（acoustic）インク・プリンタの個々のドロ
ップレット・イジェクタのrf励起の振幅を変調するよう
な種々の用途のための集積rf振幅変調器としての用途に
十分適した大領域集積バラクタ・アレイに関する。

（従来技術） 直列および分路接続バラクタによって構成される大領域
集積rf振幅変調器が従来提案されている。米国特許第US
−A4,782,350号として1988年11月１日にSmith他に対し
て付与された「Amorphous Silicon Varactors as R
F Amplitude Modulators and Their Application
to Acoustic Ink Printing」を参照のこと。この
特許は、ここに参照として含まれており、特にアコース
ティック・インク印刷およびアコースティック・インク
・プリントヘッド用にrf振幅変調器として機能するため
に使用することのできるこのようなバラクタの幾つかの
異なった構成に関する説明が含まれている。

しかし、比較的忠実なrf周波数応答を有し、それぞれ容
量切り替え比率Ｒを増加させるために最大および最小容
量水準、C_max、C_minとの間で比較的速い速度で前後に切
り替わることのできる大領域集積バラクタに対する必要
がなお存在し、ここでＲは Ｒ＝C_max/C_min （１） である。

例えば、アコースティック・インク印刷等の場合振幅変
調rf電圧に対して約２以上の容量切り替え比率Ｒを有す
る大領域集積バラクタを得ることが望ましい。この例を
更に一歩進めると、アコースティック・インク印刷に使
用されるrf電圧は、一般的に、約60ボルト程度のピーク
電圧水準と約100ないし200MHzのオーダの周波数を有し
ている。更に、印刷は、最高約10％程度のデューティ比
（duty ratio）を有する入力データ・サンプル・パル
スにしたがって約10Khzのオーダのデータ速度でこのよ
うな電圧の振幅を変調することによって従来行われてい
る。

（発明の要約） 上述および関連する必要性に応じて、本発明は、薄膜ポ
リ−Siバラクタのような半導体バラクタを提供し、これ
らのバラクタはデプレション（depletion）に於けるよ
りもアキュムレーション（accumulaution）に於ける方
がより大きな有効ゲート面積を有し、且つデプレション
に於けるそれらの有効ゲート面積に対するアキュムレー
ションに於けるそれらの有効ゲート面積の比率によって
基本的に決まる容量切り替え率を有している。この目的
のため、このようなバラクタはポリ−Siの薄膜のような
完全にデプレション可能な活性半導体層を有し、少なく
ともその活性層の一部が比較的薄い誘電層と比較的厚い
誘電層との間でサンドイッチされるように構成される。
この薄い誘電層は、今度は、活性半導体層とゲート電極
との間でサンドイッチされる。更に、１つ以上のアース
電極が、ゲート電極と部分的に重なって位置合わせされ
ている活性半導体層の横方向にオフセットした部分に電
気的に結合される。本発明によれば、薄い誘電層の単位
表面積当たりの容量は、厚い誘電層の単位表面積当たり
の容量よりもはるかに大きいので、デプレションされた
活性半導体層と厚い誘電層の直列容量は、そのデプレシ
ョン・モードで動作する場合バラクタの容量に殆ど貢献
しない。ここで開示するのは、トップ・ゲートおよびボ
トム・ゲートの実施例であり、これらの実施例は、活性
半導体層とコープレナ（coplanar）であるアース電極、
活性半導体層と隣接した面にあるアース電極、セグメン
トされたゲート電極とセグメントされたアース電極、お
よび連続したゲート電極とセグメントされたアース電極
を有している。

（実施例） 本発明の他の目的および利点は、添付図と組み合わせて
下記の詳細な説明を読むことによって明らかになる。

図面、特にこの時点では第１図を参照すると、これは一
般的な従来技術によるトップ・ゲート・バラクタ31を簡
単に示し、この公知のバラクタは、誘電膜33とアース電
極34（すなわち、所定の基準電位に戻される電極であっ
てここでは「アース」と称する）との間でサンドイッチ
された活性半導体層32（これはここでは「活性」層と称
するが、その理由は、これがアキュムレーションとデプ
レションとの間で前後に切り替わるからである）によっ
て構成されることが分る。更に、ゲート電極35が誘電膜
33の上部に堆積される。動作上、バラクタ31はこれのゲ
ート電圧V_gの極性を反転させることによってその最大容
量アキュムレーション・モードとその最小容量デプレシ
ョン・モードとの間で前後に切り替えられる。一般的
に、バラクタ31は絶縁基板36上に支持される。

ここで開示するバラクタの動作を説明する目的のため、
これらのバラクタのアース電極はｎ型シリコンによって
構成されるものと仮定し、その結果、これらのバラクタ
の動作は発生する電子の電流の流れの観点から説明する
ことができる。しかし、同じ一般的な原理が正孔電流の
流れを有する等価な素子にも適応できることを理解しな
ければならない。

このことを考慮した上で、バラクタ31のゲート35が正に
バイアスされる場合、常に電子が誘電膜33とのインター
フェースに近いシリコン層32内に蓄積される。一般的な
法則として、加えられた正のバイアスはバラクタ31を飽
和させるのに十分なものであり、その結果、その最大容
量は下記の等式によって与えられる。

C_max＝C_d＝Ａε_０ε_d/t_d ここで、C_d＝誘電膜33の容量； Ａ＝活性シリコン層33の表面積； ε_０＝真空に於ける電気的許容度； （8.85x10^-14F/cm） ε_ｄ＝誘電膜33の誘電定数 t_d＝誘電膜33の厚さ 逆にゲート35が十分負にバイアスされてバラクタ31を飽
和させれば、シリコン層32は深さW_SIまで電子を除去さ
れ（depleted）（素子が反転するのを防止するためバイ
アスはパルスされる）、その結果、バラクタ31の最小容
量は下記の等式によって与えられる。

ここで、デプレションされたシリコン層32の容量C_Siは
下記の等式によって与えられる。

C_Si＝Ａε_０ε_Si/W_Si （４） ここで、ε_Si＝シリコン層32の誘電定数。

したがって、等式（２）および（３）を組み合わせるこ
とによってバラクタ31の容量切り替え率、Ｒはシリコン
層32と誘電層33の容量C_SiおよびC_dによってそれぞれ下
記のように表すことができる。

更に、等式（２）と（４）を使用して等式（５）に拡張
すると、バラクタ31の要量切り替え率Ｒは深さW_Siに正
比例して変化するが、この深さW_Siは、バラクタ31が飽
和デプレション・モードで動作する場合、その活性シリ
コン層32がデプレションされる深さであるが、その理由
は、下記の等式によるものである。

Ｒ＝kW_Si＋１ （６） ここで、ｋ＝ε_d/ε_Sit_d（定数） もし活性シリコン層32が単結晶シリコンであれば、この
シリコン層32が実際の大きさの所定のバイアス電圧によ
ってデプレションされることのできる深さW_Siはまず単
結晶シリコンの添加不純物の濃度によって支配されて非
常に大きいため、その結果、２を十分超える容量性切り
替え率Ｒは比較的容易に達成される。更に、デプレショ
ンされていない単結晶シリコンのアースに対する直列抵
抗を小さくすることができ、その結果、この種類のバラ
クタは実質的なデータ速度でrf電圧の振幅を変調するの
に適している。しかし、不幸なことに、現在存在する単
結晶シリコン技術を大領域集積回路の製造に適応するこ
とはできない。

アモルファス・シリコン（「ａ−Si」）膜が大容量集積
回路の製造に開発されているが、もしバラクタ31の活性
半導体層32がａ−Siによって構成されていれば、バラク
タ31に対して十分高い容量性切り替え率Ｒを得ることは
困難である。より面倒な問題の１つは、このような材料
をデプレションすることのできる深さW_Siはａ−Siの通
常の欠陥密度によって厳しく制約される傾向があること
である。更に、アースに対する低い抵抗を必要とする用
途の場合、上述した問題は妥協されるが、その理由は、
ａ−Si膜32がその厚さt_Si以上の深さW_siに対してデプレ
ションされる場合のみアースに対する低い抵抗がこのよ
うなバラクタによって与えられるからである（デプレシ
ョンされていないａ−Siは一般的にその大きなバンド・
ギャップ、その低い移動性、およびその高い欠陥密度の
ために実質的な抵抗を与える）。理解できるように、ポ
リ−Si膜は、rf電圧の比較的高い周波数変調のためにａ
−Si膜の変わりに使用可能であるが、その理由は、これ
らが実質的により大きな深さにデプレションされること
が可能であり、従来のａ−Si膜よりもより低い直列抵抗
をアースに対して与えるからであり、したがって、バラ
クタ31に適応した場合のこのようなポリ−Si膜の等価性
については上述した米国特許第4,782,350号を参照のこ
と。更に、この特許は、またバラクタ31の対応するボト
ム・ゲートを示し、従ってこれは上述した従来技術に関
する議論を補捉する。

第２図を参照して、本発明はバラクタ41のようなバラク
タを検討するが、これらのバラクタはアキュムレーショ
ン内よりもデプレション内により小さな有効容量表面積
を有する。ポリ−Si薄膜がこれらのバラクタに好ましい
が、本発明のより幅広い特徴を他の半導体材料によって
構成されたバラクタに有利に使用することができること
は明らかである。

特に、第２図に示すようにバラクタ41は、不純物を添加
していない、または非常に少量の不純物を添加したシリ
コン（例えば、ポリ−Si）の薄膜42をはるかに厚さの大
きい絶縁基板43上に先ず堆積させることによって製造さ
れる。このステップを実行するには種々の薄膜堆積プロ
セスを使用することが可能であり、これには化学蒸着法
（CVD）プラズマ・エンハンスト化学蒸着法（PECVD）、
スパッタリング法、蒸発法および幾つかのより特定のシ
リコン・オン・インシュレータ（SOI）堆積法等が含ま
れる。更に、薄膜内で所望の結晶化の程度を達成するた
めに多くの異なったアニーリング法が知られている。シ
リコン膜42の堆積に続いて、適当な誘電体をシリコン膜
42上に堆積させるかまたはこのシリコン膜42を、例え
ば、酸化または窒化環境内で反応させることのいずれか
によって、誘電薄膜44がシリコン膜42上に形成される。
その後、金属化またはシリコン・ゲート電極46が誘電薄
膜44上に堆積される。もしこのゲート電極46がシリコン
であれば、このシリコンには、これが堆積されている期
間中またはその後に、マスクを使用してまたはマスクを
使用しないで、イオン注入または拡散工程によってｐ＋
またはｎ＋の不純物が品質を劣化させるように添加され
る。第２図に示すように、誘電膜44とゲート電極46には
パターンが形成され、その結果、これらは基本的に相互
に調和し、シリコン膜42の外端部から内側に向かって終
端し、これによってこのシリコン膜42の外端部に以下で
更に説明するようにｎ型またはｐ型の不純物を品質を劣
化させるように添加することにより、活性シリコン膜42
に対してコープレナな関係でアース電極45を形成するこ
とが可能になる。

本発明によれば、バラクタ41のこれらのアース電極45
は、横方向で部分的にのみそのゲート電極と重なるよう
に形成される。その結果、ゲート電極46はアース電極45
の横方向の端部の向こうに位置するが基板43と電気的に
密接に接触している活性シリコン層42のセクション47と
長手方向に位置合わせされる。誘電膜44とゲート電極46
を堆積およびパターン化した後に、ｎ型またはｐ型不純
物の自己整合イオン注入または拡散を使用してアース電
極45を形成することが可能であり、その結果、アース電
極45がゲート電極46と横方向に重なる範囲は、不純物が
シリコン膜42内に移動するにしたがってこれらが横方向
に拡散することによって決定される。または、若干高い
エネルギー水準の自己整合イオン注入プロセスを使用し
て、ゲート電極46がパターン化された後にアース電極45
を形成することができるが、しかしこの場合には、アー
ス電極45の位置合わせがゲート電極46にパターンを形成
することによって基本的に十分行われている限り、誘電
膜44にはいずれのパターンも形成しない。または、勿
論、誘電膜44とゲート電極46を堆積する前に、フォトリ
ゾグラフィによって形成されたマスクおよび従来のフォ
トレジスト・マスク・プロセスを使用してアース電極45
を形成することができる。これらの電極を形成するため
に使用したプロセスに関係なく、アース電極45は、ｎ＋
またはｐ＋の導電性を有するよう、品質を劣化する不純
物を添加される。

標準の「バック・エンド処理」を実行してバラクタ41お
よびここで説明するその他全てのバラクタの製造を完了
する。このバック・エンド処理の期間中、誘電絶縁層
（図示せず）がバラクタ41の上部に堆積され、次にバイ
ヤ（図示せず）がこの絶縁層内に開口されてゲートおよ
びアース電極に対して電気的接触が行われることを可能
にし、次に金属膜（第８図参照）が堆積およびパターン
化されてゲートおよびアース電極に対する電気的接触を
行う。

アキュムレーションにおいて、バラクタ41の最大容量C
_maxはそのゲート電極の表面積A_gによて決定されるが、
その理由は、 C_max＝A_gC′_ｄ （７） であるからであり、ここで、 Ｃ′ｄ＝誘電膜44の単位表面積当たりの容量である。

更に、本発明によれば、活性シリコン膜42の厚さは下記
の不等式を満足するように選択され、 t_Si＜W_Si （８） その結果、活性シリコン膜42は完全にデプレション可能
である。したがって、もし基板43の厚さt_iが下記の不等
式が成立するように所定の容量切り替え率Ｒに対して選
択されれば、 ti＞＞Rt_dε_i/ε_ｄ （９） シリコン膜42と絶縁基板43の直列抵抗はバラクタ41の最
小容量C_minに対して殆ど貢献しないが、その理由は、シ
リコン膜42が完全にデプレションされている場合それら
の直列容量が誘電膜44のはるかに大きな容量と並列して
いるからである。ここで、ε_ｉ＝基板43の誘電定数であ
る。これはバラクタ41の最小容量C_minが下記の等式によ
って表されることを意味する。

C_min＝A₀C′_ｄ （10） その結果、バラクタ41の切り替え率Ｒは下記の等式によ
って与えられる。

Ｒ＝A_g/A₀ （11） 換言すれば、本発明によると、バラクタ41の容量切り替
え率はそのアース電極45の重なっているゲート電極46の
部分の面積に対するそのゲートの面積46の比率によって
基本的に完全に決定される。

第２図を補捉する第３図を参照するとバラクタ41のゲー
ト電極46の面積は下記の等式によって与えられることが
分かる。

A_g＝L₁M （12） ここで、L₁＝ゲート電極46の長さ Ｍ＝ゲート電極46の幅 ゲート電極46とアース電極45が重なっている面積は下記
の等式によって得られることが分かる。

A₀＝2L₂M （13） ここで、L₂＝アース電極45とゲート電極46の各々の間の
横方向の重なりの長さ（簡素化のため、重なりは同じで
あると仮定しているが、これらは同じである必要のない
ことを理解すること）。

したがって、等式（12）と（13）を等式（11）に代入し
て下記の等式を示すことができる。

Ｒ＝L₁/2L₂ （14） 更に、デプレションでは、バラクタ41のチャンネル抵抗
R_Si（すなわち、そのアース電極45間の抵抗）はその有
効ゲート長さL₃に比例し、 L₃＝L₁−2L₂ （15） である。

等式（14）と（15）は、本発明の異なった実施例を考え
る設計者にとって特に有用であるが、その理由は、これ
らが重要な性能の二者択一性を強調し、これによって、
その容量性切り替え率Ｒを小さくするという犠牲を払っ
て、バラクタ41のチャンネル抵抗R_Siを小さくしてより
速い切り替え速度とより低いrfインピーダンスを得るこ
とが可能であり、またその逆も可能であるからである。

第４図に示すバラクタ51は上で説明したバラクタ41の対
応するボトム・ゲートである。本発明の種々の実施例で
は、同じ参照番号を使用して同じ部品を識別しており、
その結果、バラクタ41と51の重要な相違はバラクタ51が
前に説明した堆積の順序を逆にして製造されているとい
うことのみである。その結果、絶縁層（図示せず）と周
辺空気52との複合体はバラクタ41の基板43と等価な厚い
誘電層である。誘電絶縁層の存在はバラクタ51の動作を
実質的に変更しないが、その理由は、シリコン層42が完
全にデプレションされてその最小容量C_minのモードでバ
ラクタ51を動作させる場合、これは単にシリコン層42と
周辺空気52によって構成される直列容量経路内の１つの
別の直結容量に過ぎないからである。

第５図および第６図を参照すると、トップ・ゲートおよ
びボトム・ゲート・バラクタ61と62は、それぞれそれら
のアース電極45を適当にパターン化された導電層63内に
位置させて本発明にしたがって構成することができ、こ
の導電層63は活性シリコン膜42とは物理的に異なってい
るが、ゲート電極46と部分的に重なって位置合わせされ
ることによってこれと密接に接触している。一般的に、
層63は、フォトリゾグラフィによってパターン化されて
アース電極45を形成する金属またはｎ＋またはｐ＋の不
純物を品質を低下するように添加されたシリコン（望ま
しくは、ポリ−Si）のいずれかによって構成される。一
般的な法則としてより小さなアースとゲートの重なり
は、上述の自己整合イオン注入プロセスを使用してシリ
コン層42内にアース電極45を形成することによって得る
ことができる（この方法によって0.1μｍないし1.0μｍ
の重なりを得ることがでる）が、フォトリゾグラフィに
よってパターン化されたゲート電極45は数ミクロン程度
のゲートとアースの重なりを受け入れることができる実
施例にとっては有用である。

第７図および第８図は、本発明のより詳細な特徴を示
し、トップ・ゲートバラクタ71はセグメントされたゲー
ト電極46a−46mとセグメントされたアース電極45aない
し45nを有し、これらの電極はゲート電極のセグメント4
6aないし46bに対して横方向に互い違いに配設されてい
る。特に、ｍ個のゲート電極のセグメント46aとｎ個の
アース電極のセグメント45a−45nが存在しここでｎ＝ｍ
＋１である。ゲート電極のセグメント46a−46mの各々は
上で述べたように基本的にアース電極のセグメント46a
−46nの内の２つと部分的に横方向に重なっているが、
この実施例では、隣接するゲートのセグメントはそれら
の間に配設されているアース電極のセグメントを共有
し、その結果、これらの中間に位置するアース電極のセ
グメントの各々はその直ぐ右にあるゲート電極のセグメ
ントとその直ぐ左にあるゲート電極のセグメントと部分
的に重なっている。組み合わされたメタライゼーション
部72と73が従来のバック・エンド処理の期間中に適当に
設けられ、ゲート電極のセメグント46a−46mのアース電
極のセグメント45a−45nをそれぞれ電気的に相互に接続
する。

このセグメントされたゲートとセグメントされたアース
を有する実施例の各ゲートのセグメントに対してゲート
とアースの重なり2L₂が上述した連続ゲート電極とデュ
アル・アース電極と実施例のゲートとアースの重なりと
同じであると仮定すれば、ゲートとアース電極46a−46m
と45a−45nをそれぞれセグメント化することによって、
バラクタ71のゲート幅合計がｍだけ増加され、一方また
この有効ゲート長さが同じくｍだけ短くなり、これによ
ってバラクタ71のチャンネル抵抗R_Siが約m²だけ小さく
なることが明らかである。

第９図は、第７図と第８図に示すバラクタ71の対応する
ボトム・ゲートであるバラクタ81を示す。同様に、第10
図と第11図は、それぞれ第７図と第８図のトップ・ゲー
ト・バラクタ71と第９図のボトム・ゲート・バラクタ81
に対する物理的に異なり、パターン化されたアース電極
の代替案79と89を示す。

第12図は、連続ゲート電極101とセグメントされたアー
ス電極102a−102nによって構成されるバラクタ100を示
す。還元すれば、ゲート内のキャップL₄（第７図ないし
第11図参照）はゼロになっている。したがって、バラク
タ100の単位面積当たりのアース電極102a−102nの数は
これらを形成するために使用されるフォトリゾグラフィ
・プロセスの解像度のみによって限定される。表面積A_g
を有するゲート電極の必要とする空間、すなわち所定の
大容量C_maxを達成するのに必要な空間は連続ゲート電極
101によって最小にされ、一方達成することのできるア
ース電極の密度はアース電極102a−102nをセグメント化
することによって最大にされ、これによってチヤンネル
抵抗R_cが最小になることが可能になる。

理解できるように、第13図に示すバラクタ111は第12図
のバラクタ100の対応するボトム・ゲートである。第12
図および第13図のトップおよびボトム・ゲート・バラク
タ100および111と等価な物理的に異なったアース電極が
第14図および第15図でそれぞれ121と131として示され
る。

第16図は、それぞれ圧電変換器143a−143iに直列に結合
されたバラクタ142a−142iのアレイ141を示し、このア
レイは例えばアコースティック・インク・プリンタに対
する入力データのサンプルにしたがって、変換器43a−4
3iに加えられるrf電圧の振幅を変調する。図示のよう
に、変換器143a−143iとそれらのそれぞれの直列に結合
されたバラクタ142a−142iはクロック制御スイッチ146
と電源増幅器147を介してrf発振器145に並列に接続され
ている。動作上、スイッチ146はrfのパルスを変調して
所定のデータ速度で所定のデューティ比を有するrfパル
スを発生させ、電力増幅器147はこれらrfパルスをアコ
ースティック・インク・プリンタに対して適当な高い水
準に増幅する。次に、バラクタ142a−142iはそれぞれの
ドロップレット・イジェクタ（図示せず）に対する入力
データのサンプルにしたがって変換器143a−143iに加え
られたrfパルスの振幅を変調し、これによってこのドロ
ップレッオ・インジェクタを選択的に「オン」し、例え
ば、「黒」の画素（または選択したビットの「灰色」の
画素）を印刷し、このドロップレット・イジェクタをオ
フして「白」の画素（または他のビットの灰色の画素）
を印刷する。上述したバラクタの全てをアレイ141に使
用することができる。更に、上述した米国特許第Ａ−4,
782,350号から明らかなように、バラクタ142a−142i
は、幾つかの異なった直列および（または）分路構成の
いずれの１つにおいても、rf電圧用の振幅変換器として
使用することができる。実際、アレイ141は、領域の大
きい素子を製造する技術に本発明のバラクタを適応した
１つの例に過ぎない。

（発明の効果） 上述に鑑みて、本発明によって提供されるバラクタの容
量切り替え率とチャンネル抵抗は比較的高い容量切り替
え率と比較的低い有効抵抗を必要とする用途を含む多く
の異なった用途の要求を満足するように構成することが
できる。面積の大きいポリ−Si集積回路の製造工程等の
周知の面積の大きい集積技術をこれらのバラクタの集積
アレイの製造に使用することができることは明らかであ
る。この開示を単純化するため、一般的に長方形の形状
を有するバラクタを図示し説明したが、本発明の原理
は、円形、リング状またはこの技術に精通した設計者が
特定の用途に対してふさわしいと考える事実上いずれの
他の形状を有するバラクタに対しても同様に適応される
ことが明らかである。

【図面の簡単な説明】

第１図は、公知の垂直バラクタの部分正面図である。 第２図は、本発明にしたがって構成された比較的簡単な
トップ・ゲート・バラクタの部分正面図である。 第３図は、第２図に示すバラクタの斜視図である。 第４図、第２図および第３図に示すバラクタの対応する
ボトム・ゲートの部分正面図である。 第５図は、活性シリコン層と物理的に異なったアース電
極を有する本発明のトップ・ゲートの実施例の部分正面
図である。 第６図は、第５図に示すバラクタの対応するボトム・ゲ
ートの部分正面図である。 第７図は、セグメントされたゲートおよびアース電極を
有するように本発明のより詳細な特徴の１つにしたがっ
て構成されたトップ・ゲート・バラクタの部分正面図で
ある。 第８図は、第７図に示すバラクタの概略レイアウト図で
ある。 第９図は、第７図および第８図に示すバラクタの対応す
るボトム・ゲートの部分正面図である。 第10図は、第７図および第８図に示すトップ・ゲート・
バラクタのアース電極の他の構成を示す部分正面断面図
である。 第11図は、第10図に示すバラクタの対応するボトム・ゲ
ートの部分正面図である。 第12図は、本発明の連続したトップ・ゲート、セグメン
トされたアース電極の実施例の部分正面図である。 第13図は、第12図に示すバラクタの対応するボトム・ゲ
ートの部分正面図である。 第14図は、第12図に示すトップ・ゲート・バラクタのア
ース電極の他の構成を示す部分正面図である。 第15図は、第14図に示すバラクタの対応するボトム・ゲ
ートの部分正面断面図である。 第16図は、アコースティック・インク・プリンタのドロ
ップレット・イジェクタのアレイに加えられたrf電圧の
振幅を変調するバラクタのアレイの簡素化した概略図で
ある。 41、51……バラクタ 42……薄膜 43……絶縁基板 44……誘電膜 45……アース電極 46……ゲート電極 47……セクション 61……トップ・ゲート・バラクタ 62……ボトム・ゲート・バラクタ 63……導電層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーブル ハディミオグル アメリカ合衆国 カリフォルニア州 94301 パロ アルト ホーソーン アベ ニュー 164 (72)発明者 チャオ ユーアン ファン アメリカ合衆国 カリフォルニア州 95014 クーパーティノ パインヴィル アベニュー 10509 (72)発明者 タカマサ ジョン オキ アメリカ合衆国 カリフォルニア州 94022 ロス アルトス パイン レーン 420 (72)発明者 イ ウェイ ウー アメリカ合衆国 カリフォルニア州 94024 ロス アルトス ミグエル アベ ニュー 1201 (56)参考文献 特開 昭64−61070（ＪＰ，Ａ) 特開 昭61−163658（ＪＰ，Ａ) 特開 平３−32053（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】ゲート電極； 比較的厚い誘電層； 上記のゲート電極を横切って横方向に延びる完全にデプ
   レション可能な活性半導体層であって、上記の活性半導
   体層の少なくとも１つの所定のセクションが上記の厚い
   誘電層と密接し、上記のゲート電極と位置合わせされて
   いる上記の活性半導体層； 上記のゲート電極と上記の活性層との間で密接に接触
   し、上記のゲート電極を横切って横方向に延びる比較的
   薄い誘電層であって、上記の厚い誘電層よりもはるかに
   高い単位表面積当りの容量を有する上記の薄い誘電層； および 上記の所定のセクションに直近の上記の活性層の横方向
   両側に電気的に接続され、上記のゲート電極と部分的に
   重なって位置合わせされている少なくとも１つのアース
   電極； によって構成されるバラクタであって、これによって上
   記のバラクタはデプレションに於けるよりもアキュムレ
   ーションに於てより大きな有功ゲート領域を有し、上記
   のバラクタのデプレションに於ける有功ゲート面積に対
   する上記のバラクタのアキュムレーションに於ける有功
   ゲート領域の比率によって基本的に決まる容量性切り替
   え率を有することを特徴とする上記のバラクタ。