JP3061907B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
方法に関し、特に単一ゲート電極でダブルチャネル構造
の薄膜トランジスタを有する半導体装置及びその製造方
法に関する。
シリコンを活性層に用いたトランジスタが多い。ところ
が、アモルファスシリコンは結晶シリコンやポリシリコ
ンと比べ、電子易動度が小さく動作ON電流が小さい。
このため複数のトランジスタで回路を駆動したり、チャ
ネル幅の大きいトランジスタ構造や、ダブルチャネル構
造を有したトランジスタ構造とする例があった。
くなく、薄膜トランジスタの欠陥が多い。このため、冗
長に対となるトランジスタを設ける場合もあった。
複数のトランジスタやチャネル幅の大きいトランジスタ
とすることで、占有面積が大となり、高精細な回路には
不利となる問題を有していた。
すような薄膜トランジスタの場合は、ゲート電極をダブ
ルで有し、第一層ゲート電極31と第二層ゲート電極3
2とでシリコンナイトライド12,14を介してアモル
ファスシリコン活性層11に上下ダブルのチャネルを形
成できる。このため平面的なダブルトランジスタよりも
占有面積は小さいままでON電流を増大できた。このゲ
ート電極31とソース・ドレイン電極18とはオーバー
ラップを有する構造となっていた。このオーバーラップ
距離w′は通常3〜5μmとすることが多い。これはパ
ターニングプロセス精度のみならず、オーバーラップを
有する方が、ON電流が得られやすいためである。
ドレイン電極とのオーバーラップ構造を有する薄膜トラ
ンジスタでは、ゲートとソース・ドレイン間の電界集中
や、突発的な静電印加による電界により破損する欠点が
問題となっていた。
合のように、ゲート電極とソース・ドレイン電極間をオ
フセットする構造が考えられたが、単純に電極間を離し
たオフセットであるため、オフセット距離wを3μm以
上取らないと前述の破損を防ぐことが困難であった。し
かし、オフセット距離を安全のため4〜5μmとした場
合、要望のON電流より1桁も小さいものとなってしま
う問題があった。
ダブルチャネル薄膜トランジスタではゲートとソース・
ドレイン間の破壊する欠陥が多く、一方破壊を防ぐオフ
セット距離を取ると、ON電流が得られにくいというよ
うな問題点があった。また、破壊耐性のある構造や製造
方法が得られ難い問題もあった。
に第1のアモルファスシリコン半導体層を有し、前記第
1のアモルファスシリコン半導体層上に第1の絶縁膜を
有し、前記第1の絶縁膜上にゲート電極を有し、前記ゲ
ート電極上に前記第1の絶縁膜と前記ゲート電極端で接
続する第2の絶縁膜を有し、前記第2の絶縁膜上に第2
のアモルファスシリコン半導体層を有し、前記第1のア
モルファスシリコン半導体層及び第2のアモルファスシ
リコン半導体層と電気的に接続するソース・ドレイン電
極を有し、前記ソース・ドレイン電極が、少なくとも前
記ゲート電極端から前記第1のアモルファスシリコン半
導体層と前記第2のアモルファスシリコン半導体層との
接続部までの部分と重ならないことを特徴とする半導体
装置が得られる。
モルファスシリコン半導体層を有し、前記第1のアモル
ファスシリコン半導体層上に第1の絶縁膜を有し、前記
第1の絶縁膜上にゲート電極を有し、前記ゲート電極上
に第2の絶縁膜を有し、前記第2の絶縁膜上と第1のア
モルファスシリコン半導体層の周辺部上とに第2のアモ
ルファスシリコン半導体層を有し、前記ゲート電極端か
ら前記第1のアモルファスシリコン半導体層と前記第2
のアモルファスシリコン半導体層との接続部までの距離
が0.5μm以上3μm以下であることを特徴とする半
導体装置が得られる。
の半導体層を形成する工程と、第1の半導体層上に第1
の絶縁体膜を形成する工程と、第1の絶縁体膜上にゲー
ト電極を形成する工程と、ゲート電極及び第1の絶縁体
膜上に第2の絶縁体膜を形成する工程と、第1の絶縁体
膜及び第2の絶縁体膜のゲート電極を含む領域を残して
エッチングし、第1の半導体層を露出させる工程と、第
2の絶縁体膜及び第1の半導体層上に第2の半導体層を
形成する工程と、第2の半導体膜上にソース電極及びド
レイン電極を形成する工程とを含む半導体装置の製造方
法が得られる。
る。
ジスタの断面図である。
マCVDによりアモルファスシリコン(a−Si)を積
層し、第一層a−Si膜11を第1の活性層としてパタ
ーニングする。次に、同様にプラズマCVDによりシリ
コンナイトライド(SiN)を積層し、第一ゲート絶縁
膜とする第一層SiN膜12を形成する。次にスパッタ
によりクロム(Cr)膜を積層し、ゲート電極13をパ
ターニングする。次に、プラズマCVDによりSiNを
積層し、ゲート電極端からオフセット距離wとして0.
5μmを有したソース・ドレイン電極部の開口部を第一
層SiN及び第二層SiN膜を通してパターニングし、
第一層a−Si膜が露出される状態とする。その上に、
プラズマCVDによりa−Siを積層し、第二層a−S
i膜15を第2の活性層としてパターニングし、第二層
a−Si膜が第一層a−Siと前記開口部で接合した構
造とする。さらに上層にプラズマCVDによりSiNを
積層し、パッシベーション膜として第三層SiN膜16
をソース・ドレイン電極部を開口してパターニングす
る。しかる後プラズマCVDによりn+ a−Si膜17
及びスパッタによりCr膜を積層し、ソース・ドレイン
電極18をパターニングする。
構造とすることで、第一,第二層a−Si膜11,15
にチャネルを単一ゲート電極13でダブルに形成できる
薄膜トランジスタが得られる。
ート電極13とソース・ドレイン電極18とのオーバー
ラップw’が無く電界集中及び静電気による破壊を防ぐ
ことができる。また、従来とは異なりオフセット幅w
を、ゲート電極端から絶縁膜のソース・ドレイン電極開
口部端までの距離で規定される電極間オフセット距離と
することができるため、その薄膜トランジスタのON電
流を回路駆動に必用な10 −7 Aとすることが出来る。
あるが、オフセット距離を種々変化させた薄膜トランジ
スタを作成した。その薄膜トランジスタのON電流をオ
フセット距離をパラメータに評価した結果、図2のよう
な結果が得られた。
下であれば10-7AのON電流が得られ、回路の駆動が
可能なレベルとすることができた。
べ、オフセット距離を小さくかつ、破壊に強くできる構
造にできるため、0.3μm程度の第二層SiN膜の膜
厚で規定される距離までに小さくでき、ダブルチャネル
構造の利点を十分活すことができる。
ソース・ドレイン間の破壊欠陥を減少させ、また破壊を
防ぐためのオフセット距離をとっても、十分なON電流
が得られる、という効果を有する。
μm以下にすることにより、破壊耐性が向上し、十分な
ON電流が得られる、信頼性の高い半導体装置が得られ
る。
一ゲート電極でダブルチャネル構造の薄膜トランジスタ
を製造出来、製品の破壊耐性及び歩留を向上させる、と
いう効果を有する。
す断面図である。
図である。
Claims (3)
- 【請求項1】基板上に第1のアモルファスシリコン半導
体層を有し、前記第1のアモルファスシリコン半導体層
上に第1の絶縁膜を有し、前記第1の絶縁膜上にゲート
電極を有し、前記ゲート電極上に前記第1の絶縁膜と前
記ゲート電極端で接続する第2の絶縁膜を有し、前記第
2の絶縁膜上に第2のアモルファスシリコン半導体層を
有し、前記第1のアモルファスシリコン半導体層及び第
2のアモルファスシリコン半導体層と電気的に接続する
ソース・ドレイン電極を有し、前記ソース・ドレイン電
極が、少なくとも前記ゲート電極端から前記第1のアモ
ルファスシリコン半導体層と前記第2のアモルファスシ
リコン半導体層との接続部までの部分と重ならないこと
を特徴とする半導体装置。 - 【請求項2】前記ゲート電極端から前記第1のアモルフ
ァスシリコン半導体層と前記第2のアモルファスシリコ
ン半導体層との接続部までの距離が0.5μm以上3μ
m以下であることを特徴とする請求項1記載の半導体装
置。 - 【請求項3】基板上に第1の半導体層を形成する工程
と、前記第1の半導体層上に第1の絶縁膜を形成する工
程と、前記第1の絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極及び前記第1の絶縁膜上に第2の絶
縁膜を形成する工程と、前記第1の半導体層の前記ゲー
ト電極下の部分の両端部の各一部を露出させる工程と、
前記第2の絶縁膜及び第1の半導体層上に第2の半導体
層を形成する工程と、前記第2の半導体層上にソース電
極及びドレイン電極を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
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JP3253257A JP3061907B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体装置及びその製造方法 |
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Publications (2)
Publication Number | Publication Date |
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JPH0595116A JPH0595116A (ja) | 1993-04-16 |
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Family
ID=17248761
Family Applications (1)
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JP (1) | JP3061907B2 (ja) |
Cited By (1)
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---|---|---|---|---|
US9947798B2 (en) | 2014-07-23 | 2018-04-17 | Japan Display Inc. | Display device |
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JPH01149478A (ja) * | 1987-12-04 | 1989-06-12 | Sumitomo Metal Ind Ltd | 薄膜半導体装置 |
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1991
- 1991-10-01 JP JP3253257A patent/JP3061907B2/ja not_active Expired - Lifetime
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