JPH0720494A - アクティブマトリックス基板及びその製造方法 - Google Patents
アクティブマトリックス基板及びその製造方法Info
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- JPH0720494A JPH0720494A JP15198693A JP15198693A JPH0720494A JP H0720494 A JPH0720494 A JP H0720494A JP 15198693 A JP15198693 A JP 15198693A JP 15198693 A JP15198693 A JP 15198693A JP H0720494 A JPH0720494 A JP H0720494A
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- pixel
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- auxiliary capacitance
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Abstract
(57)【要約】
【構成】 基板と、基板上に形成された複数のゲート駆
動電極と、該ゲート駆動電極と略直交する複数の画素信
号駆動電極と、前記ゲート駆動電極と画素信号駆動電極
との間に配設された画素電極と、前記ゲート駆動電極と
前記画素信号駆動電極との交点に配設された画素スイッ
チング用の薄膜トランジスタと、各画素に対応して配設
された補助容量素子とからなるアクティブマトリックス
基板であって、前記画素電極は補助容量素子と前記薄膜
トランジスタとに接続され、前記薄膜トランジスタは前
記駆動電極と第１導電型のソース／ドレインが形成され
た活性層からなり、前記補助容量素子は下部電極、絶縁
膜及びゲート駆動電極が積層して構成されており、前記
下部電極の一部にのみ第２導電型の不純物が導入されて
いるアクティブマトリクス基板。 【効果】 形成時の特性劣化が改善された基板が得られ
る。
動電極と、該ゲート駆動電極と略直交する複数の画素信
号駆動電極と、前記ゲート駆動電極と画素信号駆動電極
との間に配設された画素電極と、前記ゲート駆動電極と
前記画素信号駆動電極との交点に配設された画素スイッ
チング用の薄膜トランジスタと、各画素に対応して配設
された補助容量素子とからなるアクティブマトリックス
基板であって、前記画素電極は補助容量素子と前記薄膜
トランジスタとに接続され、前記薄膜トランジスタは前
記駆動電極と第１導電型のソース／ドレインが形成され
た活性層からなり、前記補助容量素子は下部電極、絶縁
膜及びゲート駆動電極が積層して構成されており、前記
下部電極の一部にのみ第２導電型の不純物が導入されて
いるアクティブマトリクス基板。 【効果】 形成時の特性劣化が改善された基板が得られ
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶等の表示装置に用
いられるアクティブマトリックス基板及びその製造方法
に関し、特に、各画素に設けられる補助容量素子形成に
よる特性劣化を防止するアクティブマトリックス基板及
びその製造方法に関するものである。
いられるアクティブマトリックス基板及びその製造方法
に関し、特に、各画素に設けられる補助容量素子形成に
よる特性劣化を防止するアクティブマトリックス基板及
びその製造方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】アクテ
ィブマトリックス型液晶表示装置（以下、「ＡＭＬＣ
Ｄ」と記す）は、各画素にスイッチング素子を設けて、
各画素の信号電圧を各画素の容量に記録して表示させる
ものである。従って、パネルの対向電極間の容量が小さ
いとスイッチング素子のリーク電流やソース−ゲート間
の寄生容量などが問題となる。また、液晶の容量が経時
的に変化し、表示品質を低下させる。
ィブマトリックス型液晶表示装置（以下、「ＡＭＬＣ
Ｄ」と記す）は、各画素にスイッチング素子を設けて、
各画素の信号電圧を各画素の容量に記録して表示させる
ものである。従って、パネルの対向電極間の容量が小さ
いとスイッチング素子のリーク電流やソース−ゲート間
の寄生容量などが問題となる。また、液晶の容量が経時
的に変化し、表示品質を低下させる。
【０００３】そこで、従来より補助容量素子を各画素に
設けて全体の容量を大きくするという手法がとられてき
た。例えば、図７の等価回路に示したようなアクティブ
マトリックス基板を用いることにより、液晶容量変化、
スイッチングトランジスタのリーク電流、寄生容量に対
して、画素電圧の変動が少なくなり、良好な画質特性が
得られる。
設けて全体の容量を大きくするという手法がとられてき
た。例えば、図７の等価回路に示したようなアクティブ
マトリックス基板を用いることにより、液晶容量変化、
スイッチングトランジスタのリーク電流、寄生容量に対
して、画素電圧の変動が少なくなり、良好な画質特性が
得られる。
【０００４】また、近年、移動度の大きいポリシリコン
を用いて駆動回路を基板上に一体化する試みがなされて
いる。ポリシリコンを用いる場合には、通常、６００℃
以上の高温になること、ソース及びドレインを自己整合
的な不純物注入によって形成するため、図８（ｅ）に示
したように、ゲート電極を活性層に対し、基板と反対に
形成するトップゲートプレーナ型トランジスタが用いら
れている。
を用いて駆動回路を基板上に一体化する試みがなされて
いる。ポリシリコンを用いる場合には、通常、６００℃
以上の高温になること、ソース及びドレインを自己整合
的な不純物注入によって形成するため、図８（ｅ）に示
したように、ゲート電極を活性層に対し、基板と反対に
形成するトップゲートプレーナ型トランジスタが用いら
れている。
【０００５】以下、このようなアクティブマトリックス
基板の製造工程を説明する。まず、図８（ａ）に示した
ように、ガラス基板１０１上にａ−Ｓｉ膜を１００ｎｍ
形成する。次いで、アニールを行って、ａ−Ｓｉ膜をポ
リシリコン膜５０４に変換する。そして、図８（ｂ）に
示したように、ポリシリコン膜５０４をエッチングし
て、薄膜トランジスタの活性層及び補助容量素子の下部
電極となるポリシリコン膜５０６、５０７を形成する。
次いで、薄膜トランジスタの活性層となるポリシリコン
膜５０６をレジストで被覆し、補助容量素子の下部電極
となるポリシリコン膜５０７にリンイオンを注入する。
基板の製造工程を説明する。まず、図８（ａ）に示した
ように、ガラス基板１０１上にａ−Ｓｉ膜を１００ｎｍ
形成する。次いで、アニールを行って、ａ−Ｓｉ膜をポ
リシリコン膜５０４に変換する。そして、図８（ｂ）に
示したように、ポリシリコン膜５０４をエッチングし
て、薄膜トランジスタの活性層及び補助容量素子の下部
電極となるポリシリコン膜５０６、５０７を形成する。
次いで、薄膜トランジスタの活性層となるポリシリコン
膜５０６をレジストで被覆し、補助容量素子の下部電極
となるポリシリコン膜５０７にリンイオンを注入する。
【０００６】続いて、図８（ｃ）に示したように、ポリ
シリコン膜５０６、５０７を含むガラス基板１０１上
に、ＳｉＯ2 膜５０８を１００ｎｍ成膜する。次いで、
ＳｉＯ 2 膜５０８上全面に導電体薄膜を３００ｎｍ成膜
した後、導電体薄膜を、薄膜トランジスタのゲート電極
（ゲート駆動電極）５１０と補助容量素子の上部電極
（ゲート駆動電極）５１１とにパターニングした。
シリコン膜５０６、５０７を含むガラス基板１０１上
に、ＳｉＯ2 膜５０８を１００ｎｍ成膜する。次いで、
ＳｉＯ 2 膜５０８上全面に導電体薄膜を３００ｎｍ成膜
した後、導電体薄膜を、薄膜トランジスタのゲート電極
（ゲート駆動電極）５１０と補助容量素子の上部電極
（ゲート駆動電極）５１１とにパターニングした。
【０００７】その後、図８（ｄ）に示したように、画素
部５０２と補助容量部５０３をレジスト５２１で被覆
し、ゲート電極５１０をマスクとして、リンイオンを注
入し、薄膜トランジスタのソース５３０とドレイン５３
１とを形成した。次に、図８（ｅ）に示したように、ゲ
ート電極５１０及び上部電極５１１を含むガラス基板１
０１上に、層間絶縁膜としてＳｉＮ膜５１２を５００ｎ
ｍ形成する。続いて、ＳｉＮ膜５１２に、薄膜トランジ
スタのソース５３０とドレイン５３１及び補助容量素子
の下部電極５０７至るコンタクトホールを形成する。そ
して、コンタクトホールを含むガラス基板１０１上の画
素部５０２にのみ透明な画素電極５１３を形成する。続
いて、Ａｌ膜５１４を成膜し、パターニングにより薄膜
トランジスタのソース５３０と画素信号駆動電極（図示
せず）との接続、ドレイン５３０と画素電極５１３との
接続及び画素電極５１３と補助容量素子の下部電極５０
７との接続を行う。
部５０２と補助容量部５０３をレジスト５２１で被覆
し、ゲート電極５１０をマスクとして、リンイオンを注
入し、薄膜トランジスタのソース５３０とドレイン５３
１とを形成した。次に、図８（ｅ）に示したように、ゲ
ート電極５１０及び上部電極５１１を含むガラス基板１
０１上に、層間絶縁膜としてＳｉＮ膜５１２を５００ｎ
ｍ形成する。続いて、ＳｉＮ膜５１２に、薄膜トランジ
スタのソース５３０とドレイン５３１及び補助容量素子
の下部電極５０７至るコンタクトホールを形成する。そ
して、コンタクトホールを含むガラス基板１０１上の画
素部５０２にのみ透明な画素電極５１３を形成する。続
いて、Ａｌ膜５１４を成膜し、パターニングにより薄膜
トランジスタのソース５３０と画素信号駆動電極（図示
せず）との接続、ドレイン５３０と画素電極５１３との
接続及び画素電極５１３と補助容量素子の下部電極５０
７との接続を行う。
【０００８】上記の方法においては、まず、補助容量素
子の下部電極を形成するために、不純物を注入する工程
が必要になる。そして、この注入工程は薄膜トランジス
タ形成前に行う必要があるため、被覆用レジストの残
渣、薄膜トランジスタの活性層表面の汚染やダメージを
発生させ、特性を劣化させる可能性があるという課題が
あった。
子の下部電極を形成するために、不純物を注入する工程
が必要になる。そして、この注入工程は薄膜トランジス
タ形成前に行う必要があるため、被覆用レジストの残
渣、薄膜トランジスタの活性層表面の汚染やダメージを
発生させ、特性を劣化させる可能性があるという課題が
あった。
【０００９】また、このような問題を避けるためにポリ
シリコン膜上に絶縁層を形成したのちに不純物注入する
方法も考えられるが、この場合、絶縁膜を介して不純物
を注入するため、その加速エネルギーを高くしなければ
ならず、絶縁膜の損傷も大きくなり、補助容量部のリー
ク、欠陥の原因となりやすいという課題もあった。さら
に、補助容量素子の下部電極を形成するためのプロセス
が別途必要となりプロセスが複雑になるという課題もあ
った。
シリコン膜上に絶縁層を形成したのちに不純物注入する
方法も考えられるが、この場合、絶縁膜を介して不純物
を注入するため、その加速エネルギーを高くしなければ
ならず、絶縁膜の損傷も大きくなり、補助容量部のリー
ク、欠陥の原因となりやすいという課題もあった。さら
に、補助容量素子の下部電極を形成するためのプロセス
が別途必要となりプロセスが複雑になるという課題もあ
った。
【００１０】本発明は上記の課題に鑑みなされたもので
あり、補助容量素子形成による特性劣化、歩留まりの低
下を改善することができるアクティブマトリックス基板
及びその製造方法を提供することを目的としている。
あり、補助容量素子形成による特性劣化、歩留まりの低
下を改善することができるアクティブマトリックス基板
及びその製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明によれば、基板
と、基板上に形成された複数のゲート駆動電極と、該ゲ
ート駆動電極と略直交する複数の画素信号駆動電極と、
前記ゲート駆動電極と画素信号駆動電極との間に配設さ
れた画素電極と、前記ゲート駆動電極と前記画素信号駆
動電極との交点に配設された画素スイッチング用の薄膜
トランジスタと、各画素に対応して配設された補助容量
素子とからなるアクティブマトリックス基板であって、
前記画素電極は補助容量素子と前記薄膜トランジスタと
に接続され、前記薄膜トランジスタは前記駆動電極と第
１導電型のソース／ドレインが形成された活性層からな
り、前記補助容量素子は下部電極、絶縁膜及びゲート駆
動電極が積層して構成されており、前記下部電極の一部
にのみ第２導電型の不純物が導入されているアクティブ
マトリックス基板が提供される。
と、基板上に形成された複数のゲート駆動電極と、該ゲ
ート駆動電極と略直交する複数の画素信号駆動電極と、
前記ゲート駆動電極と画素信号駆動電極との間に配設さ
れた画素電極と、前記ゲート駆動電極と前記画素信号駆
動電極との交点に配設された画素スイッチング用の薄膜
トランジスタと、各画素に対応して配設された補助容量
素子とからなるアクティブマトリックス基板であって、
前記画素電極は補助容量素子と前記薄膜トランジスタと
に接続され、前記薄膜トランジスタは前記駆動電極と第
１導電型のソース／ドレインが形成された活性層からな
り、前記補助容量素子は下部電極、絶縁膜及びゲート駆
動電極が積層して構成されており、前記下部電極の一部
にのみ第２導電型の不純物が導入されているアクティブ
マトリックス基板が提供される。
【００１２】また、（ａ）基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるアクテ
ィブマトリックス基板の製造方法が提供される。
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるアクテ
ィブマトリックス基板の製造方法が提供される。
【００１３】本発明におけるアクティブマトリックス基
板は、主として複数のゲート駆動電極と、複数の画素信
号駆動電極と、画素スイッチング用の薄膜トランジスタ
と、補助容量素子と、画素電極とから構成されている。
画素スイッチング用の薄膜トランジスタは、基板上に形
成された半導体膜による活性領域と、ゲート駆動電極か
ら延設されるゲート電極とから構成されている。また、
補助容量素子は、下部電極として、前記半導体膜と同一
層で形成され、不純物を含まない真性半導体領域をもつ
半導体膜と、絶縁膜及び上部電極としてゲート駆動電極
が形成されている。そして、半導体膜の真性半導体領域
が、ゲート駆動電極と絶縁膜を介して重なるように構成
されている。これら電極等が形成されている基板は透明
基板、具体的にはガラス基板、プラスチック基板等が好
ましい。そして、複数のゲート駆動電極と、複数の画素
信号駆動電極とが、略直交して配置されており、その交
点部分に画素スイッチング用の薄膜トランジスタと補助
容量素子とが配設されている。また、画素スイッチング
用の薄膜トランジスタのソース／ドレインはデータ駆動
電極及び画素電極と、補助容量素子の下部電極は画素電
極と、それぞれ接続されて構成されている。
板は、主として複数のゲート駆動電極と、複数の画素信
号駆動電極と、画素スイッチング用の薄膜トランジスタ
と、補助容量素子と、画素電極とから構成されている。
画素スイッチング用の薄膜トランジスタは、基板上に形
成された半導体膜による活性領域と、ゲート駆動電極か
ら延設されるゲート電極とから構成されている。また、
補助容量素子は、下部電極として、前記半導体膜と同一
層で形成され、不純物を含まない真性半導体領域をもつ
半導体膜と、絶縁膜及び上部電極としてゲート駆動電極
が形成されている。そして、半導体膜の真性半導体領域
が、ゲート駆動電極と絶縁膜を介して重なるように構成
されている。これら電極等が形成されている基板は透明
基板、具体的にはガラス基板、プラスチック基板等が好
ましい。そして、複数のゲート駆動電極と、複数の画素
信号駆動電極とが、略直交して配置されており、その交
点部分に画素スイッチング用の薄膜トランジスタと補助
容量素子とが配設されている。また、画素スイッチング
用の薄膜トランジスタのソース／ドレインはデータ駆動
電極及び画素電極と、補助容量素子の下部電極は画素電
極と、それぞれ接続されて構成されている。
【００１４】本発明において形成される半導体膜は、ポ
リシリコンが好ましく、公知の方法により形成すること
ができる。また、ａ−シリコンからポリシリコンに変更
させて用いることもできる。この際、ポリシリコンの膜
厚は１０〜５００ｎｍ程度が好ましい。また、半導体膜
上に形成する絶縁膜は、特に限定されるものではなく、
例えば、ＳｉＯ2 、ＳｉＮ等を用いることができる。例
えば、ＳｉＯ2 を用いる場合には、公知の方法で、１０
〜５００ｎｍ程度の膜厚で形成するのが好ましい。さら
に、これら半導体膜上に形成されるゲート電極及びゲー
ト駆動電極は、特に限定されるものではないが、導電性
を有する材料、例えば、ポリシリコン又はアルミニウ
ム、チタン、モリブデン、クロム、タングステン等の金
属材料が好ましい。これらの材料は公知の方法で形成す
ることができ、その際の膜厚は０．１〜１μｍ程度が好
ましい。
リシリコンが好ましく、公知の方法により形成すること
ができる。また、ａ−シリコンからポリシリコンに変更
させて用いることもできる。この際、ポリシリコンの膜
厚は１０〜５００ｎｍ程度が好ましい。また、半導体膜
上に形成する絶縁膜は、特に限定されるものではなく、
例えば、ＳｉＯ2 、ＳｉＮ等を用いることができる。例
えば、ＳｉＯ2 を用いる場合には、公知の方法で、１０
〜５００ｎｍ程度の膜厚で形成するのが好ましい。さら
に、これら半導体膜上に形成されるゲート電極及びゲー
ト駆動電極は、特に限定されるものではないが、導電性
を有する材料、例えば、ポリシリコン又はアルミニウ
ム、チタン、モリブデン、クロム、タングステン等の金
属材料が好ましい。これらの材料は公知の方法で形成す
ることができ、その際の膜厚は０．１〜１μｍ程度が好
ましい。
【００１５】また、本発明のアクティブマトリックス基
板においては、画素スイッチング用薄膜トランジスタの
ソース／ドレインと、補助容量素子の下部電極の一部と
は異なる型の導電性を有している。例えば、画素スイッ
チング用の薄膜トランジスタのソース／ドレインがＮ型
であれば、下部電極の一部にはＰ型の不純物が注入され
ている。これらの不純物を注入する場合には、例えば、
１×１０14〜１×１０ 16ｉｏｎｓ／ｃｍ2 のドーズでＰ
型又はＮ型の不純物を注入することが好ましい。その際
の注入方法は、芳之内らの方法（Mat.Res.Soc.Symp.Pro
c.Vol.268,1992Materials Research Society p383〜388
参照）より、不純物イオンと水素イオンとを同時に注
入することで、金属材料、例えばアルミニウム等をゲー
ト電極に用いることができる。
板においては、画素スイッチング用薄膜トランジスタの
ソース／ドレインと、補助容量素子の下部電極の一部と
は異なる型の導電性を有している。例えば、画素スイッ
チング用の薄膜トランジスタのソース／ドレインがＮ型
であれば、下部電極の一部にはＰ型の不純物が注入され
ている。これらの不純物を注入する場合には、例えば、
１×１０14〜１×１０ 16ｉｏｎｓ／ｃｍ2 のドーズでＰ
型又はＮ型の不純物を注入することが好ましい。その際
の注入方法は、芳之内らの方法（Mat.Res.Soc.Symp.Pro
c.Vol.268,1992Materials Research Society p383〜388
参照）より、不純物イオンと水素イオンとを同時に注
入することで、金属材料、例えばアルミニウム等をゲー
ト電極に用いることができる。
【００１６】さらに、本発明において、イオン注入した
後、前記ゲート電極及びゲート駆動電極を含む基板上に
形成する層間絶縁膜は、特に限定されるものではなく、
ＳｉＯ2 、ＳｉＮ、ＰＳＧ又はＢＰＳＧ等を用いること
ができ、それらは公知の方法で、０．１〜１μｍ程度の
膜厚で形成することが好ましい。そして、この層間絶縁
膜にコンタクトホールを形成し、薄膜トランジスタと画
素電極、画素電極と補助容量素子とを接続する。この際
の接続は、通常配線材料として用いるものであれば特に
限定されるものではなく、例えば、アルミニウム、チタ
ン、モリブデン、クロム、タングステン等を膜厚０．１
〜１μｍ程度で用いることができる。画素電極として
は、特に限定されるものではないが、ＩＴＯ、ＳｎＯ2
等を公知の方法により形成することができる。その際の
膜厚は、５０〜５００ｎｍ程度で形成することが好まし
い。また、画素信号駆動電極としては、ゲート駆動電極
と同様の材料を用いることができ、ゲート電極上に層間
絶縁膜を形成したのち、形成することが好ましい。
後、前記ゲート電極及びゲート駆動電極を含む基板上に
形成する層間絶縁膜は、特に限定されるものではなく、
ＳｉＯ2 、ＳｉＮ、ＰＳＧ又はＢＰＳＧ等を用いること
ができ、それらは公知の方法で、０．１〜１μｍ程度の
膜厚で形成することが好ましい。そして、この層間絶縁
膜にコンタクトホールを形成し、薄膜トランジスタと画
素電極、画素電極と補助容量素子とを接続する。この際
の接続は、通常配線材料として用いるものであれば特に
限定されるものではなく、例えば、アルミニウム、チタ
ン、モリブデン、クロム、タングステン等を膜厚０．１
〜１μｍ程度で用いることができる。画素電極として
は、特に限定されるものではないが、ＩＴＯ、ＳｎＯ2
等を公知の方法により形成することができる。その際の
膜厚は、５０〜５００ｎｍ程度で形成することが好まし
い。また、画素信号駆動電極としては、ゲート駆動電極
と同様の材料を用いることができ、ゲート電極上に層間
絶縁膜を形成したのち、形成することが好ましい。
【００１７】また、本発明のアクティブマトリックス基
板は、ゲート駆動回路及び画素信号駆動回路等のドライ
バが一体型で形成されていてもよい。ゲート駆動回路は
画素スイッチング用薄膜トランジスタに順次電圧を与
え、各ラインの薄膜トランジスタをオン／オフさせる回
路であり、例えば、シフトレジスタ、バッファトランジ
スタからなり、外部から与えられるクロック信号、スタ
ート信号に同期して順次ゲート駆動電極に電圧を印加す
る機能を備えているものである。また、画素信号駆動回
路は、例えば、シフトレジスタ、バッファトランジス
タ、アナログスイッチあるいはアンプ回路からなり、外
部から送り込まれた画像信号をクロック、スタート信号
に合わせて画素信号駆動電極に順次送りだす機能を有し
ている。
板は、ゲート駆動回路及び画素信号駆動回路等のドライ
バが一体型で形成されていてもよい。ゲート駆動回路は
画素スイッチング用薄膜トランジスタに順次電圧を与
え、各ラインの薄膜トランジスタをオン／オフさせる回
路であり、例えば、シフトレジスタ、バッファトランジ
スタからなり、外部から与えられるクロック信号、スタ
ート信号に同期して順次ゲート駆動電極に電圧を印加す
る機能を備えているものである。また、画素信号駆動回
路は、例えば、シフトレジスタ、バッファトランジス
タ、アナログスイッチあるいはアンプ回路からなり、外
部から送り込まれた画像信号をクロック、スタート信号
に合わせて画素信号駆動電極に順次送りだす機能を有し
ている。
【００１８】
【作用】本発明のアクティブマトリックス基板によれ
ば、基板と、基板上に形成された複数のゲート駆動電極
と、該ゲート駆動電極と略直交する複数の画素信号駆動
電極と、前記ゲート駆動電極と画素信号駆動電極との間
に配設された画素電極と、前記ゲート駆動電極と前記画
素信号駆動電極との交点に配設された画素スイッチング
用の薄膜トランジスタと、各画素に対応して配設された
補助容量素子とからなるアクティブマトリックス基板で
あって、前記画素電極は補助容量素子と前記薄膜トラン
ジスタとに接続され、前記薄膜トランジスタは前記駆動
電極と第１導電型のソース／ドレインが形成された活性
層からなり、前記補助容量素子は下部電極、絶縁膜及び
ゲート駆動電極が積層して構成されており、前記下部電
極の一部にのみ第２導電型の不純物が導入されているの
で、図４のタイミングチャートに示すように、注目して
いる画素への信号の書き込み期間から、１ライン前の画
素への信号の書き込み期間の直前まで、補助容量素子は
オン状態となり、補助容量としての役割を果たすことと
なる。従って、補助容量素子の上部電極（ゲート駆動電
極）の下に不純物を注入する必要がなくなり、注入工程
における被覆用レジストの残渣等に基ずく、薄膜トラン
ジスタの活性層表面の汚染やダメージが発生しない。
ば、基板と、基板上に形成された複数のゲート駆動電極
と、該ゲート駆動電極と略直交する複数の画素信号駆動
電極と、前記ゲート駆動電極と画素信号駆動電極との間
に配設された画素電極と、前記ゲート駆動電極と前記画
素信号駆動電極との交点に配設された画素スイッチング
用の薄膜トランジスタと、各画素に対応して配設された
補助容量素子とからなるアクティブマトリックス基板で
あって、前記画素電極は補助容量素子と前記薄膜トラン
ジスタとに接続され、前記薄膜トランジスタは前記駆動
電極と第１導電型のソース／ドレインが形成された活性
層からなり、前記補助容量素子は下部電極、絶縁膜及び
ゲート駆動電極が積層して構成されており、前記下部電
極の一部にのみ第２導電型の不純物が導入されているの
で、図４のタイミングチャートに示すように、注目して
いる画素への信号の書き込み期間から、１ライン前の画
素への信号の書き込み期間の直前まで、補助容量素子は
オン状態となり、補助容量としての役割を果たすことと
なる。従って、補助容量素子の上部電極（ゲート駆動電
極）の下に不純物を注入する必要がなくなり、注入工程
における被覆用レジストの残渣等に基ずく、薄膜トラン
ジスタの活性層表面の汚染やダメージが発生しない。
【００１９】また、駆動回路一体型の場合には、駆動回
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作成工程を増加させること
もない。さらに、補助容量素子の下部電極が、ゲート駆
動電極の幅よりも幅広く形成されているとともに、ゲー
ト駆動電極に被覆されない下部電極の領域には、第２導
電型の不純物が導入されており、さらに、該不純物が導
入された領域と画素電極とが接続されているので、下部
電極が低抵抗化することとなり、実効的に補助容量素子
としての薄膜トランジスタのチャンネル長が短くなり、
補助容量素子のＯＮ状態の抵抗が下がる。
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作成工程を増加させること
もない。さらに、補助容量素子の下部電極が、ゲート駆
動電極の幅よりも幅広く形成されているとともに、ゲー
ト駆動電極に被覆されない下部電極の領域には、第２導
電型の不純物が導入されており、さらに、該不純物が導
入された領域と画素電極とが接続されているので、下部
電極が低抵抗化することとなり、実効的に補助容量素子
としての薄膜トランジスタのチャンネル長が短くなり、
補助容量素子のＯＮ状態の抵抗が下がる。
【００２０】また、（ａ）基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化が改善される。つま
り、補助容量素子の下部電極として、薄膜トランジスタ
と同様に表面性がよく、非常に薄い半導体膜が用いられ
るため、表面被覆性が良好となり、段差部でのリーク断
線等の不良が低減される。
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化が改善される。つま
り、補助容量素子の下部電極として、薄膜トランジスタ
と同様に表面性がよく、非常に薄い半導体膜が用いられ
るため、表面被覆性が良好となり、段差部でのリーク断
線等の不良が低減される。
【００２１】
【実施例】本発明に係るアクティブマトリックス基板の
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【００２２】実施例１ 図１に示したように、アクティブマトリックス基板は、
ガラス基板上に、主として複数のゲート駆動電極１５、
複数の画素信号駆動電極２２、画素スイッチング用の薄
膜トランジスタ１０ａ、補助容量素子３０ａ、画素電極
１９から構成されている。
ガラス基板上に、主として複数のゲート駆動電極１５、
複数の画素信号駆動電極２２、画素スイッチング用の薄
膜トランジスタ１０ａ、補助容量素子３０ａ、画素電極
１９から構成されている。
【００２３】ゲート駆動電極１５と画素信号駆動電極２
２とは略直交しており、ゲート駆動電極１５と画素信号
駆動電極２２とに囲まれた領域に画素電極１９が配設さ
れている。また、ゲート駆動電極１５と画素信号駆動電
極２２との交点領域には、画素スイッチング用の薄膜ト
ランジスタ１０ａが配設されており、各画素に対応して
補助容量素子３０ａが配設されている。
２とは略直交しており、ゲート駆動電極１５と画素信号
駆動電極２２とに囲まれた領域に画素電極１９が配設さ
れている。また、ゲート駆動電極１５と画素信号駆動電
極２２との交点領域には、画素スイッチング用の薄膜ト
ランジスタ１０ａが配設されており、各画素に対応して
補助容量素子３０ａが配設されている。
【００２４】薄膜トランジスタ１０ａは、半導体薄膜か
らなるとともに第１導電型のソース／ドレインが形成さ
れた活性層１３と、ゲート駆動電極１５から延設された
ゲート電極１５ａとからなっている。そして、ソース／
ドレインは画素信号駆動電極２２と画素電極１９とに接
続されている。
らなるとともに第１導電型のソース／ドレインが形成さ
れた活性層１３と、ゲート駆動電極１５から延設された
ゲート電極１５ａとからなっている。そして、ソース／
ドレインは画素信号駆動電極２２と画素電極１９とに接
続されている。
【００２５】また、補助容量素子３０ａは薄膜トランジ
スタ１０ａを構成する半導体薄膜と同一の層で形成され
た下部電極３３、絶縁膜及び、ゲート駆動電極１５の一
部を上部電極１５ｂとして構成されている。下部電極１
５ｂは平面視Ｌ字型形状で、その一部を除いてゲート駆
動電極１５の下方に配設されている。そして、ゲート駆
動電極１５の下方に配設されていない下部電極１５ｂの
一部の領域のみに第２導電型の不純物が導入されてお
り、この不純物が導入されている領域と画素電極１９と
が接続されている。
スタ１０ａを構成する半導体薄膜と同一の層で形成され
た下部電極３３、絶縁膜及び、ゲート駆動電極１５の一
部を上部電極１５ｂとして構成されている。下部電極１
５ｂは平面視Ｌ字型形状で、その一部を除いてゲート駆
動電極１５の下方に配設されている。そして、ゲート駆
動電極１５の下方に配設されていない下部電極１５ｂの
一部の領域のみに第２導電型の不純物が導入されてお
り、この不純物が導入されている領域と画素電極１９と
が接続されている。
【００２６】実施例２ また、図２においては、補助容量素子３０ａを構成する
下部電極１５ｂの幅がゲート駆動電極１５の幅よりも広
く形成されており、ゲート駆動電極１５の下方に配設さ
れている以外の部分には、第２導電型の不純物が導入さ
れている。
下部電極１５ｂの幅がゲート駆動電極１５の幅よりも広
く形成されており、ゲート駆動電極１５の下方に配設さ
れている以外の部分には、第２導電型の不純物が導入さ
れている。
【００２７】上記のように構成されるアクティブマトリ
ックス基板の等価回路を図３に示す。この等価回路にお
いては、補助容量素子は、実効的に画素トランジスタと
は反対チャンネルの薄膜トランジスタとなっており（画
素トランジスタはＮｃｈ、補助容量素子はＰｃｈ）、そ
のゲート容量を補助容量として利用するように構成され
ている。この際のゲート電極は、１ライン前のゲート駆
動電極ＧN-1 を利用する。
ックス基板の等価回路を図３に示す。この等価回路にお
いては、補助容量素子は、実効的に画素トランジスタと
は反対チャンネルの薄膜トランジスタとなっており（画
素トランジスタはＮｃｈ、補助容量素子はＰｃｈ）、そ
のゲート容量を補助容量として利用するように構成され
ている。この際のゲート電極は、１ライン前のゲート駆
動電極ＧN-1 を利用する。
【００２８】このような構成とすることで、図４の各信
号ラインのタイミングチャートに示すように、補助容量
素子は、１ライン前の画素が書き込まれている間以外は
すべてＯＮ状態となっている。従って、実際に画素に信
号が書き込まれているときには、同時にその信号が補助
容量にも書き込まれ、次に１ライン前のゲート駆動電極
が駆動されるまでその信号を保持している。
号ラインのタイミングチャートに示すように、補助容量
素子は、１ライン前の画素が書き込まれている間以外は
すべてＯＮ状態となっている。従って、実際に画素に信
号が書き込まれているときには、同時にその信号が補助
容量にも書き込まれ、次に１ライン前のゲート駆動電極
が駆動されるまでその信号を保持している。
【００２９】以下、上記のアクティブマトリックス基板
の製造方法を図５に基づいて説明する。なお、図５は、
画素の薄膜トランジスタ部１０、画素部２０及び補助容
量素子部３０を連続的に表した断面図と、ゲート駆動回
路及び画素信号駆動回路の一部を構成するバッファトラ
ンジスタ４０ａ及び４０ｂをそれぞれ示す。
の製造方法を図５に基づいて説明する。なお、図５は、
画素の薄膜トランジスタ部１０、画素部２０及び補助容
量素子部３０を連続的に表した断面図と、ゲート駆動回
路及び画素信号駆動回路の一部を構成するバッファトラ
ンジスタ４０ａ及び４０ｂをそれぞれ示す。
【００３０】まず、図５（ａ）に示したように、高歪点
ガラス基板１１上にＬＰＣＶＤ法により、Ｓｉ2 Ｈ6 流
量を１００ｓｃｃｍ、圧力０．２Ｔｏｒｒ、基板温度４
５０℃の条件でａ−Ｓｉ膜を１００ｎｍ形成した。次い
で、６００℃、Ｎ2 雰囲気下で２４時間アニールを行っ
て、ポリシリコン膜１２を作製した。
ガラス基板１１上にＬＰＣＶＤ法により、Ｓｉ2 Ｈ6 流
量を１００ｓｃｃｍ、圧力０．２Ｔｏｒｒ、基板温度４
５０℃の条件でａ−Ｓｉ膜を１００ｎｍ形成した。次い
で、６００℃、Ｎ2 雰囲気下で２４時間アニールを行っ
て、ポリシリコン膜１２を作製した。
【００３１】そして、図５（ｂ）に示したように、ポリ
シリコン膜１２をエッチングして、薄膜トランジスタ１
０ａの活性層及び補助容量素子３０ａの下部電極となる
ポリシリコン膜１３、３３、ゲート駆動回路及び画素信
号駆動回路の一部を構成するバッファトランジスタ４０
ａ及び４０ｂの活性層となるポリシリコン膜４３、４４
を形成した。続いて、ポリシリコン膜１３、３３、４
３、４４を含むガラス基板１１上に、ＡＰＣＶＤ法によ
り、ＳｉＨ4 流量１００ｓｃｃｍ、Ｏ2 流量２００ｓｃ
ｃｍ、Ｎ2 流量１０ｓｌｍ及び基板温度４３０℃の条件
で、ゲート絶縁膜となるＳｉＯ2 膜１４を１００ｎｍ成
膜した。
シリコン膜１２をエッチングして、薄膜トランジスタ１
０ａの活性層及び補助容量素子３０ａの下部電極となる
ポリシリコン膜１３、３３、ゲート駆動回路及び画素信
号駆動回路の一部を構成するバッファトランジスタ４０
ａ及び４０ｂの活性層となるポリシリコン膜４３、４４
を形成した。続いて、ポリシリコン膜１３、３３、４
３、４４を含むガラス基板１１上に、ＡＰＣＶＤ法によ
り、ＳｉＨ4 流量１００ｓｃｃｍ、Ｏ2 流量２００ｓｃ
ｃｍ、Ｎ2 流量１０ｓｌｍ及び基板温度４３０℃の条件
で、ゲート絶縁膜となるＳｉＯ2 膜１４を１００ｎｍ成
膜した。
【００３２】次いで、ＳｉＯ2 膜１４上全面に導電体薄
膜を３００ｎｍ成膜した。そして、図５（ｃ）に示した
ように、薄膜トランジスタ１０ａのゲート電極（ゲート
駆動電極）１５ａ、補助容量素子３０ａの上部電極（ゲ
ート駆動電極）１５ｂ、ゲート駆動回路及び画素信号駆
動回路のバッファトランジスタ４０ａ及び４０ｂのゲー
ト電極１５ｃ及び１５ｄにパターニングした。その後、
２×１０16ｉｏｎｓ／ｃｍ2 のトータルドーズ量でリン
イオンと水素イオンとを注入して、薄膜トランジスタ１
０ａのソース１３ａとドレイン１３ｂ、ゲート駆動回路
及び画素信号駆動回路のＮｃｈのバッファトランジスタ
４０ａのソース４３ａとドレイン４３ｂとを形成した。
この際、画素部２０、補助容量素子３０ａの下部電極３
３及びゲート駆動回路の及び画素信号駆動回路のＰｃｈ
バッファトランジスタ４０ｂには不純物が注入されない
ようにレジスト１６で被覆した。また、薄膜トランジス
タ１０ａのソース１３ａとドレイン１３ｂ及びバッファ
トランジスタ４０ａのソース４３ａとドレイン４３ｂ
は、ゲート電極１５ａ及びゲート電極１５ｃをそれぞれ
マスクとして、セルフアラインで注入する。
膜を３００ｎｍ成膜した。そして、図５（ｃ）に示した
ように、薄膜トランジスタ１０ａのゲート電極（ゲート
駆動電極）１５ａ、補助容量素子３０ａの上部電極（ゲ
ート駆動電極）１５ｂ、ゲート駆動回路及び画素信号駆
動回路のバッファトランジスタ４０ａ及び４０ｂのゲー
ト電極１５ｃ及び１５ｄにパターニングした。その後、
２×１０16ｉｏｎｓ／ｃｍ2 のトータルドーズ量でリン
イオンと水素イオンとを注入して、薄膜トランジスタ１
０ａのソース１３ａとドレイン１３ｂ、ゲート駆動回路
及び画素信号駆動回路のＮｃｈのバッファトランジスタ
４０ａのソース４３ａとドレイン４３ｂとを形成した。
この際、画素部２０、補助容量素子３０ａの下部電極３
３及びゲート駆動回路の及び画素信号駆動回路のＰｃｈ
バッファトランジスタ４０ｂには不純物が注入されない
ようにレジスト１６で被覆した。また、薄膜トランジス
タ１０ａのソース１３ａとドレイン１３ｂ及びバッファ
トランジスタ４０ａのソース４３ａとドレイン４３ｂ
は、ゲート電極１５ａ及びゲート電極１５ｃをそれぞれ
マスクとして、セルフアラインで注入する。
【００３３】次に、図５（ｄ）に示したように、薄膜ト
ランジスタ部１０、画素部２０及びゲータ駆動回路及び
画素信号駆動回路のＮｃｈのバッファトランジスタ４０
ａには不純物が注入されないようにレジスト１７で被覆
した後、上部電極１５ｂとゲート電極１５ｄとをそれぞ
れマスクとして、補助容量素子３０ａの下部電極３３と
バッファトランジスタ４０ｂのソース４４ａとドレイン
４４ｂとに２×１０16ｉｏｎｓ／ｃｍ2 のトータルドー
ズ量でボロンイオンと水素イオンとを注入した。この
際、補助容量素子部３０のイオン注入は上部電極１５ｂ
をマスクとして注入するため、不純物が注入される部分
３３ｂと打ち込まれない部分３３ａが形成される。ま
た、バッファトランジスタ４０ｂのソース４４ａとドレ
イン４４ｂは、ゲート電極１５ｄをマスクとして、セル
フアラインで注入する。なお、リン及びボロンのイオン
の注入は、芳之内らの方法（Mat.Res.Soc.Symp.Proc.Vo
l.268,1992 Materials Research Society p383〜388 参
照）より、不純物イオンと水素イオンとを同時に注入し
た。この方法により、活性化アニールを行わなくても実
用上充分低抵抗な膜が得られる。
ランジスタ部１０、画素部２０及びゲータ駆動回路及び
画素信号駆動回路のＮｃｈのバッファトランジスタ４０
ａには不純物が注入されないようにレジスト１７で被覆
した後、上部電極１５ｂとゲート電極１５ｄとをそれぞ
れマスクとして、補助容量素子３０ａの下部電極３３と
バッファトランジスタ４０ｂのソース４４ａとドレイン
４４ｂとに２×１０16ｉｏｎｓ／ｃｍ2 のトータルドー
ズ量でボロンイオンと水素イオンとを注入した。この
際、補助容量素子部３０のイオン注入は上部電極１５ｂ
をマスクとして注入するため、不純物が注入される部分
３３ｂと打ち込まれない部分３３ａが形成される。ま
た、バッファトランジスタ４０ｂのソース４４ａとドレ
イン４４ｂは、ゲート電極１５ｄをマスクとして、セル
フアラインで注入する。なお、リン及びボロンのイオン
の注入は、芳之内らの方法（Mat.Res.Soc.Symp.Proc.Vo
l.268,1992 Materials Research Society p383〜388 参
照）より、不純物イオンと水素イオンとを同時に注入し
た。この方法により、活性化アニールを行わなくても実
用上充分低抵抗な膜が得られる。
【００３４】次いで、図５（ｅ）に示したように、ゲー
ト電極１５ａ、上部電極１５ｂ、ゲート電極１５ｃ、ゲ
ート電極１５ｄを含むガラス基板１１上に、層間絶縁膜
として、ＰＣＶＤ法により、ＳｉＨ4 流量５０ｓｃｃ
ｍ、ＮＨ4 流量２００ｓｃｃｍ、圧力０．５Ｔｏｒｒ、
ＲＦパワー２００Ｗ及び基板温度３００℃の条件で、Ｓ
ｉＮ膜１８を５００ｎｍ形成した。続いて、ＳｉＮ膜１
８に、薄膜トランジスタ１０ａのソース１３ａとドレイ
ン１３ｂに至るコンタクトホール、バッファトランジス
タ４０ａのソース４３ａとドレイン４３ｂに至るコンタ
クトホール、バッファトランジスタ４０ｂのソース４４
ａとドレイン４４ｂに至るコンタクトホール及び補助容
量素子３０ａの下部電極３３に至るコンタクトホールを
形成した。そして、これらコンタクトホールを含むガラ
ス基板１１上に、ＩＴＯをスパッタ法により１００ｎｍ
成膜し、パターニングにより、画素部２０にのみ透明な
画素電極１９を形成した。続いて、Ａｌ膜２１を３００
ｎｍ成膜し、パターニングにより薄膜トランジスタ１０
ａのソース１３ａと画素信号電極（図示せず）との接
続、ドレイン１３ｂと画素電極１９との接続及び画素電
極１９と補助容量素子３０ａの下部電極３３との接続等
を行った。
ト電極１５ａ、上部電極１５ｂ、ゲート電極１５ｃ、ゲ
ート電極１５ｄを含むガラス基板１１上に、層間絶縁膜
として、ＰＣＶＤ法により、ＳｉＨ4 流量５０ｓｃｃ
ｍ、ＮＨ4 流量２００ｓｃｃｍ、圧力０．５Ｔｏｒｒ、
ＲＦパワー２００Ｗ及び基板温度３００℃の条件で、Ｓ
ｉＮ膜１８を５００ｎｍ形成した。続いて、ＳｉＮ膜１
８に、薄膜トランジスタ１０ａのソース１３ａとドレイ
ン１３ｂに至るコンタクトホール、バッファトランジス
タ４０ａのソース４３ａとドレイン４３ｂに至るコンタ
クトホール、バッファトランジスタ４０ｂのソース４４
ａとドレイン４４ｂに至るコンタクトホール及び補助容
量素子３０ａの下部電極３３に至るコンタクトホールを
形成した。そして、これらコンタクトホールを含むガラ
ス基板１１上に、ＩＴＯをスパッタ法により１００ｎｍ
成膜し、パターニングにより、画素部２０にのみ透明な
画素電極１９を形成した。続いて、Ａｌ膜２１を３００
ｎｍ成膜し、パターニングにより薄膜トランジスタ１０
ａのソース１３ａと画素信号電極（図示せず）との接
続、ドレイン１３ｂと画素電極１９との接続及び画素電
極１９と補助容量素子３０ａの下部電極３３との接続等
を行った。
【００３５】以下に、上記のアクティブマトリックス基
板の動作方法と原理について説明する。一般に半導体に
絶縁膜を介して電界を印加した場合、半導体−絶縁膜界
面付近に電子または正孔が生成されて低抵抗になり、容
量が絶縁膜で決まる一定値に集束することが知られてい
る。図６は、このような構成の補助容量素子の容量（Ｃ
ｓ）−ゲート電位（ＶG ）特性である。容量はＶG が、
Ｓ／Ｄ電位に対して−５Ｖ程度さらに負電圧側になれば
容量は十分飽和しており、補助容量として用いることが
できる。この原理を本発明は利用する。すなわち、薄膜
トランジスタをＮｃｈ、補助容量素子をＰｃｈとした場
合、薄膜トランジスタのＯＦＦ時の駆動レベルを、画素
の信号電圧に対してＰｃｈのしきい値電圧ＶTH分だけ負
電圧になるように駆動レベルを設定すればよい。画素薄
膜トランジスタがＯＦＦになるように十分な負の電圧を
ゲート電極（ゲート駆動電極）に与えることにより補助
容量素子はＯＮ状態となり、そのゲート容量Ｃｓに信号
電圧を記録することができるようになる。補助容量素子
の上部電極は隣接するラインのゲート駆動電極を用いて
おり、実際のパネルの駆動では図６に示した様に、ゲー
ト電極に準じ、電圧を印加し各ラインの薄膜トランジス
タをＯＮ状態にするが、１ライン前の画素が書き込まれ
ている間以外はすべてＯＮ状態となっており問題がな
い。
板の動作方法と原理について説明する。一般に半導体に
絶縁膜を介して電界を印加した場合、半導体−絶縁膜界
面付近に電子または正孔が生成されて低抵抗になり、容
量が絶縁膜で決まる一定値に集束することが知られてい
る。図６は、このような構成の補助容量素子の容量（Ｃ
ｓ）−ゲート電位（ＶG ）特性である。容量はＶG が、
Ｓ／Ｄ電位に対して−５Ｖ程度さらに負電圧側になれば
容量は十分飽和しており、補助容量として用いることが
できる。この原理を本発明は利用する。すなわち、薄膜
トランジスタをＮｃｈ、補助容量素子をＰｃｈとした場
合、薄膜トランジスタのＯＦＦ時の駆動レベルを、画素
の信号電圧に対してＰｃｈのしきい値電圧ＶTH分だけ負
電圧になるように駆動レベルを設定すればよい。画素薄
膜トランジスタがＯＦＦになるように十分な負の電圧を
ゲート電極（ゲート駆動電極）に与えることにより補助
容量素子はＯＮ状態となり、そのゲート容量Ｃｓに信号
電圧を記録することができるようになる。補助容量素子
の上部電極は隣接するラインのゲート駆動電極を用いて
おり、実際のパネルの駆動では図６に示した様に、ゲー
ト電極に準じ、電圧を印加し各ラインの薄膜トランジス
タをＯＮ状態にするが、１ライン前の画素が書き込まれ
ている間以外はすべてＯＮ状態となっており問題がな
い。
【００３６】実際のパネルの作製ではゲート幅１０μ
ｍ，画素ピッチ１５０μｍに対し、補助容量部は１０μ
ｍ×１００μｍとなり、０．３８ｐＦの容量が得られ
た。液晶部の容量が約０．０１〜０．０３ｐＦであり、
１桁以上大きな容量となり、補助容量としては十分な大
きさで実用上問題なく使用できた。
ｍ，画素ピッチ１５０μｍに対し、補助容量部は１０μ
ｍ×１００μｍとなり、０．３８ｐＦの容量が得られ
た。液晶部の容量が約０．０１〜０．０３ｐＦであり、
１桁以上大きな容量となり、補助容量としては十分な大
きさで実用上問題なく使用できた。
【００３７】本実施例アクティブマトリックス基板を、
駆動回路一体型のアクティブマトリックスパネルに用い
た場合、駆動回路がＣＭＯＳトランジスタで構成される
ため、作製プロセスの工程を増加させることなく、補助
容量素子を作り込むことができ効果が大きい。なお、上
記実施例では、画素薄膜トランジスタをＮｃｈ、補助容
量素子をＰｃｈとしたが、それぞれ逆のチャンネル型と
して作製しても同様の効果が得られる。その場合は、ゲ
ート駆動電極の電圧の符号が逆になるだけである。
駆動回路一体型のアクティブマトリックスパネルに用い
た場合、駆動回路がＣＭＯＳトランジスタで構成される
ため、作製プロセスの工程を増加させることなく、補助
容量素子を作り込むことができ効果が大きい。なお、上
記実施例では、画素薄膜トランジスタをＮｃｈ、補助容
量素子をＰｃｈとしたが、それぞれ逆のチャンネル型と
して作製しても同様の効果が得られる。その場合は、ゲ
ート駆動電極の電圧の符号が逆になるだけである。
【００３８】
【発明の効果】本発明のアクティブマトリックス基板に
よれば、基板と、基板上に形成された複数のゲート駆動
電極と、該ゲート駆動電極と略直交する複数の画素信号
駆動電極と、前記ゲート駆動電極と画素信号駆動電極と
の間に配設された画素電極と、前記ゲート駆動電極と前
記画素信号駆動電極との交点に配設された画素スイッチ
ング用の薄膜トランジスタと、各画素に対応して配設さ
れた補助容量素子とからなるアクティブマトリックス基
板であって、前記画素電極は補助容量素子と前記薄膜ト
ランジスタとに接続され、前記薄膜トランジスタは前記
駆動電極と第１導電型のソース／ドレインが形成された
活性層からなり、前記補助容量素子は下部電極、絶縁膜
及びゲート駆動電極が積層して構成されており、前記下
部電極の一部にのみ第２導電型の不純物が導入されてい
るので、注目している画素への信号の書き込み期間か
ら、１ライン前の画素への信号の書き込み期間の直前ま
で、補助容量素子はオン状態となり、補助容量としての
役割を果たすこととなる。従って、補助容量素子の上部
電極（ゲート駆動電極）の下に不純物を注入する必要が
なくなり、注入工程における被覆用レジストの残渣等に
基ずく、薄膜トランジスタの活性層表面の汚染やダメー
ジを防止することができる。
よれば、基板と、基板上に形成された複数のゲート駆動
電極と、該ゲート駆動電極と略直交する複数の画素信号
駆動電極と、前記ゲート駆動電極と画素信号駆動電極と
の間に配設された画素電極と、前記ゲート駆動電極と前
記画素信号駆動電極との交点に配設された画素スイッチ
ング用の薄膜トランジスタと、各画素に対応して配設さ
れた補助容量素子とからなるアクティブマトリックス基
板であって、前記画素電極は補助容量素子と前記薄膜ト
ランジスタとに接続され、前記薄膜トランジスタは前記
駆動電極と第１導電型のソース／ドレインが形成された
活性層からなり、前記補助容量素子は下部電極、絶縁膜
及びゲート駆動電極が積層して構成されており、前記下
部電極の一部にのみ第２導電型の不純物が導入されてい
るので、注目している画素への信号の書き込み期間か
ら、１ライン前の画素への信号の書き込み期間の直前ま
で、補助容量素子はオン状態となり、補助容量としての
役割を果たすこととなる。従って、補助容量素子の上部
電極（ゲート駆動電極）の下に不純物を注入する必要が
なくなり、注入工程における被覆用レジストの残渣等に
基ずく、薄膜トランジスタの活性層表面の汚染やダメー
ジを防止することができる。
【００３９】また、駆動回路一体型の場合には、駆動回
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作製工程を増加させること
なしに製造することができる。
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作製工程を増加させること
なしに製造することができる。
【００４０】さらに、補助容量素子の下部電極が、ゲー
ト駆動電極の幅よりも幅広く形成されているとともに、
ゲート駆動電極に被覆されない下部電極の領域には、第
２導電型の不純物が導入されており、さらに、該不純物
が導入された領域と画素電極とが接続されているので、
下部電極が低抵抗化することができ、実効的に補助容量
素子としての薄膜トランジスタのチャンネル長を短くす
ることができるとともに、補助容量素子のＯＮ状態の抵
抗を下げることができる。従って、消費電力の低下を実
現することが可能となる。
ト駆動電極の幅よりも幅広く形成されているとともに、
ゲート駆動電極に被覆されない下部電極の領域には、第
２導電型の不純物が導入されており、さらに、該不純物
が導入された領域と画素電極とが接続されているので、
下部電極が低抵抗化することができ、実効的に補助容量
素子としての薄膜トランジスタのチャンネル長を短くす
ることができるとともに、補助容量素子のＯＮ状態の抵
抗を下げることができる。従って、消費電力の低下を実
現することが可能となる。
【００４１】また、（ａ）基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化を改善することがで
きる。つまり、補助容量素子の下部電極として、薄膜ト
ランジスタと同様に表面性がよく、非常に薄い半導体膜
が用いることができるため、表面被覆性が良好となり、
段差部でのリーク断線等の不良を低減することができ
る。従って、製造コストの削減、プロセスの歩留まり等
を向上させることが可能となる。
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化を改善することがで
きる。つまり、補助容量素子の下部電極として、薄膜ト
ランジスタと同様に表面性がよく、非常に薄い半導体膜
が用いることができるため、表面被覆性が良好となり、
段差部でのリーク断線等の不良を低減することができ
る。従って、製造コストの削減、プロセスの歩留まり等
を向上させることが可能となる。
【図１】本発明に係るアクティブマトリックス基板の実
施例を示す概略平面図である。
施例を示す概略平面図である。
【図２】本発明に係るアクティブマトリックス基板の別
の実施例を示す概略平面図である。
の実施例を示す概略平面図である。
【図３】本発明に係るアクティブマトリックス基板の実
施例を示す等価回路である。
施例を示す等価回路である。
【図４】本発明のアクティブマトリックス基板のタイミ
ングチャートである。
ングチャートである。
【図５】本発明のアクティブマトリックス基板の製造工
程を示す概略断面図である。
程を示す概略断面図である。
【図６】低周波Ｃ−Ｖによる補助容量素子の容量Ｃｓ−
ＶG 曲線である。
ＶG 曲線である。
【図７】従来のアクティブマトリックス基板の等価回路
である。
である。
【図８】従来のアクティブマトリックス基板の製造工程
を示す概略断面図である。
を示す概略断面図である。
１０ 薄膜トランジスタ部 １０ａ 薄膜トランジスタ １１ ガラス基板 １２ ポリシリコン層 １３、４３、４４ 活性層 １３ａ、４３ａ、４４ａ ソース １３ｂ、４３ｂ、４４ｂ ドレイン １４ ＳｉＯ2 膜 １５ ゲート駆動電極 １５ａ、１５ｃ、１５ｄ ゲート電極 １５ｂ 上部電極 １６、１７ レジスト膜 １８ ＳｉＮ膜 １９ 画素電極 ２０ 画素部 ２１ Ａｌ膜 ２２ 画素信号駆動電極 ３０ 補助容量部 ３０ａ 補助容量素子 ３３、３４ 下部電極 ３３ａ 不純物が注入されていない部分 ３３ｂ 不純物が注入されている部分
Claims (5)
- 【請求項１】 基板と、 基板上に形成された複数のゲート駆動電極と、 該ゲート駆動電極と略直交する複数の画素信号駆動電極
と、 前記ゲート駆動電極と画素信号駆動電極との間に配設さ
れた画素電極と、 前記ゲート駆動電極と前記画素信号駆動電極との交点に
配設された画素スイッチング用の薄膜トランジスタと、 各画素に対応して配設された補助容量素子とからなるア
クティブマトリックス基板であって、 前記画素電極は補助容量素子と前記薄膜トランジスタと
に接続され、 前記薄膜トランジスタは前記駆動電極と第１導電型のソ
ース／ドレインが形成された活性層からなり、 前記補助容量素子は下部電極、絶縁膜及びゲート駆動電
極が積層して構成されており、前記下部電極の一部にの
み第２導電型の不純物が導入されていることを特徴とす
るアクティブマトリックス基板。 - 【請求項２】 補助容量素子の下部電極が、薄膜トラン
ジスタの活性層と同一の層からなるとともに、前記下部
電極の一部にのみ導入されている不純物が第２導電型不
純物である請求項１記載のアクティブマトリックス基
板。 - 【請求項３】 補助容量素子の下部電極が、ゲート駆動
電極の幅よりも幅広く形成されているとともに、ゲート
駆動電極に被覆されない下部電極の領域には、第２導電
型の不純物が導入されており、さらに、該不純物が導入
された領域と画素電極とが接続されている請求項１又は
２記載のアクティブマトリックス基板。 - 【請求項４】 さらに、ゲート駆動電極と画素信号駆動
電極とを選択走査するゲート駆動回路及び信号駆動回路
からなる請求項１又は２記載のアクティブマトリックス
基板。 - 【請求項５】 （ａ）基板上に半導体膜を形成し、該半
導体膜を所望の形状にパターニングした後、該半導体膜
を含む基板上にゲート絶縁膜を形成する工程、（ｂ）前
記半導体基板上に、前記ゲート絶縁膜を介してゲート電
極及びゲート駆動電極を形成する工程、（ｃ）薄膜トラ
ンジスタ形成領域の半導体膜にのみ、ゲート電極をマス
クとして、第１導電型の不純物注入を行いソース／ドレ
インを形成する工程、（ｄ）補助容量素子形成領域の半
導体膜にのみ、ゲート駆動電極をマスクとして、第２導
電型の不純物注入を行う工程、（ｅ）前記ゲート電極及
びゲート駆動電極を含む基板上に層間絶縁膜を形成した
後、画素形成領域に画素電極を形成する工程、（ｆ）前
記層間絶縁膜にコンタクトホールを形成し、前記薄膜ト
ランジスタと前記画素電極、前記画素電極と前記補助容
量素子とを接続する工程、からなるアクティブマトリッ
クス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198693A JP2898509B2 (ja) | 1993-06-23 | 1993-06-23 | アクティブマトリックス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198693A JP2898509B2 (ja) | 1993-06-23 | 1993-06-23 | アクティブマトリックス基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0720494A true JPH0720494A (ja) | 1995-01-24 |
| JP2898509B2 JP2898509B2 (ja) | 1999-06-02 |
Family
ID=15530567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15198693A Expired - Fee Related JP2898509B2 (ja) | 1993-06-23 | 1993-06-23 | アクティブマトリックス基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2898509B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088071A (en) * | 1997-02-28 | 2000-07-11 | Kabushiki Kaisha Toshiba | Auxiliary capacitor for a liquid crystal display device |
| US6259117B1 (en) | 1994-06-02 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display having storage capacitor associated with each pixel transistor |
| JP2007025708A (ja) * | 2006-08-11 | 2007-02-01 | Sharp Corp | 液晶表示装置およびその製造方法 |
| KR100716217B1 (ko) * | 2004-08-27 | 2007-05-10 | 세이코 엡슨 가부시키가이샤 | 액티브 매트릭스 기판의 제조 방법 |
| KR100965948B1 (ko) * | 2002-05-24 | 2010-06-24 | 소니 주식회사 | 표시 장치 및 그 제조 방법 |
| US8502765B2 (en) | 2006-12-11 | 2013-08-06 | Samsung Display Co., Ltd. | Liquid crystal display |
| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
-
1993
- 1993-06-23 JP JP15198693A patent/JP2898509B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259117B1 (en) | 1994-06-02 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display having storage capacitor associated with each pixel transistor |
| US6297518B1 (en) | 1994-06-02 | 2001-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US6495858B1 (en) | 1994-06-02 | 2002-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having thin film transistors |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
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| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| KR100965948B1 (ko) * | 2002-05-24 | 2010-06-24 | 소니 주식회사 | 표시 장치 및 그 제조 방법 |
| US7477336B2 (en) | 2004-08-27 | 2009-01-13 | Seiko Epson Corporation | Active matrix substrate, method of manufacturing active matrix substrate, electro-optical device, and electronic apparatus |
| KR100716217B1 (ko) * | 2004-08-27 | 2007-05-10 | 세이코 엡슨 가부시키가이샤 | 액티브 매트릭스 기판의 제조 방법 |
| JP4512570B2 (ja) * | 2006-08-11 | 2010-07-28 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
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| US8502765B2 (en) | 2006-12-11 | 2013-08-06 | Samsung Display Co., Ltd. | Liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2898509B2 (ja) | 1999-06-02 |
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