JPS61285751A - Cmos type semiconductor device - Google Patents

Abstract

PURPOSE:To prevent a latch-up phenomenon effectively, by providing a surge- current limiting resistor between an external power source terminal and an internal power source terminal, which supplies power to a central circuit part. CONSTITUTION:A surge-current limiting resistor 9 is formed with poly silicon so as to have the resistance value of 200OMEGA. The current consumption in a central circuit part 5 is 0.5mA at the operating frequency of 500KHz. Therefore the DC voltage drop in the surge-current limiting resistor 9 is about 0.1V, which is a level where signal transmission between input and output buffers 6 and 7 is not blocked. With respect to the AC voltage drop, the parasitic capacitance of about 1,000pF owing to a P well is present between internal power source terminals 81 and 82. The parasitic capacitance smoothes the AC. The surge current from the power source is decreased to the level, where the current does not become the triggering current of a parasitic thyristor, by the surge- current limiting resistor.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＣＭＯＳ型半導体装置におけるラッチアップ
耐量の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to improvement of latch-up resistance in a CMOS type semiconductor device.

本発明の半導体装置は、電源端子からのサージ電流を制
限することによってラッチアップを有効に防止するもの
であり、その結果、本発明の半導体装置を用いた各種製
品の信−頼性は、大幅に改善される。The semiconductor device of the present invention effectively prevents latch-up by limiting surge current from the power supply terminal, and as a result, the reliability of various products using the semiconductor device of the present invention is greatly improved. will be improved.

［従来の技術］ 近年、消費電力が少なく、集積化が容易であるという利
点等に鑑み、ＣＭ　ＯＳ　−Ｉ　Ｃ（Ｃｏ５ｐｒｅｓｅ
ｎｔａｒｙ　　ｆｙｌ　ｅｔａｌ　　ｏｘｉｄｅ　　３
　ｅｍｉｃｏｎｄｕｃｔｏｒ　　■ｎｔｅｇｒａｔｅｄ
　　Ｃ１ｒｃｕｉｔ　；相補型ＭＯ８集積回路）が提供
されている。[Prior Art] In recent years, in view of the advantages of low power consumption and easy integration, CMOS-I C (Co5prese) has been developed.
ntary fyl etal oxide 3
emiconductor ■integrated
A complementary MO8 integrated circuit) is provided.

これは、単一チップ上に、ＰチャンネルのＭＯ５−ＦＥ
Ｔ（Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　　　Ｔｒａｎｓｉｓ
ｔｏｒ）とＮチャンネルのＭＯＳ−ＦＥＴとを形成し、
これらを相互に配線して、゛所望の機能を果たし得るよ
うにしたものである。This is a P-channel MO5-FE on a single chip.
T (Field Effect Transis
tor) and an N-channel MOS-FET,
These are wired together so that they can perform the desired functions.

しかし、かかる０ＭＯ８−Ｉ　Ｃは、チップに寄生的に
形成されるバイポーラトランジスタ回路によってサイリ
スタが構成され、このため、いわゆるラッチアップ現象
を生じ、ＩＣの破壊を招き易いという欠点を有する。However, such an 0MO8-IC has the drawback that the thyristor is formed by a bipolar transistor circuit formed parasitically on the chip, and as a result, a so-called latch-up phenomenon occurs and the IC is likely to be destroyed.

第２図及び第３図は上記ラッチアップ現象を説明する図
である。即ち、第２図は従来提供されているＮ型基板を
用いた０ＭＯ８−ＩＣの要部断面模式図であり、第３図
は第２図のＩＣにおいて寄生的に形成されるバイポーラ
トランジスタ回路の等価回路図である。FIGS. 2 and 3 are diagrams for explaining the latch-up phenomenon. That is, FIG. 2 is a schematic cross-sectional view of the essential parts of a conventionally provided 0MO8-IC using an N-type substrate, and FIG. 3 is an equivalent diagram of a bipolar transistor circuit formed parasitically in the IC of FIG. It is a circuit diagram.

図示のように、Ｎ型基板を用いた０ＭＯ８−ＩＣでは、
Ｎ型基板上にＰチャンネルＭＯＳトランジスタ１０が、
また、Ｐウェル上にＮチャンネルＭＯＳトランジスタ２
０がそれぞれ形成され、Ｎ型基板はＶＣＣ電位（電源；
正電位）に、またＰウェルはＶＳＳ電位（ＧＮＤ　；　
ＯＶ）にそれぞれ接続されている。また、Ｐチャンネル
ＭＯ８トランジスタのソース１０２はＶＣＣ電位に、Ｎ
チャンネルＭＯＳトランジスタのソース２０２はＶ　３
３１！位にそれぞれ接続されている。一方、Ｐ及びＮチ
ャンネルＭＯＳトランジスタのゲート１０１．２０１に
は入力信号■ｉｎが印加され、ドレイン１０３．２０３
からは出力信号ｙｏｕｔが取り出される。As shown in the figure, in the 0MO8-IC using an N-type substrate,
A P-channel MOS transistor 10 is provided on an N-type substrate.
In addition, an N-channel MOS transistor 2 is placed on the P well.
0 is formed respectively, and the N type substrate is at VCC potential (power supply;
positive potential), and the P well is at VSS potential (GND;
OV) respectively. Also, the source 102 of the P-channel MO8 transistor is at the VCC potential, and the N
The source 202 of the channel MOS transistor is V 3
31! connected to each position. On the other hand, the input signal ■in is applied to the gates 101.201 of the P and N channel MOS transistors, and the drains 103.203
An output signal yout is taken out from.

通常の状態ｋｊ５イＴＶｉｎ１Ｖｏｕｔ　（！：ＶＣＣ
，ＶＳＳとの関係は、 Ｖｃｃ≧　Ｖｉｎ　　≧　Ｖｓｓ−（１）Ｖｃｃ≧Ｖｏ
ｕｔ　≧Ｖｓｓ−（２） である。Normal state kj5i TVin1Vout (!:VCC
, VSS is as follows: Vcc≧Vin≧Vss-(1)Vcc≧Vo
ut≧Vss−(2).

しかし、入力信号回路における振動、あるいは電源回路
へのサージ電流の流入等の要件の発生によって上記関係
は逆転し、寄生サイリスタによるラッチアップ現象が生
起される。However, when conditions such as vibration in the input signal circuit or surge current flowing into the power supply circuit occur, the above relationship is reversed, causing a latch-up phenomenon due to the parasitic thyristor.

即ち、第２図図示のように、ＰチャンネルＭＯＳトラン
ジスタのソース１０２、Ｎ型基板、ＰウェルによってＰ
ＮＰタイプの寄生バイポーラトランジスタ（ラテラルト
ランジスタ）７ｒ１が、またＮチャンネルＭＯＳトラン
ジスタのソース２０２、Ｐウェル、Ｎ型基板によプてＮ
ＰＮタイプの寄生バイポーラトランジスタ（パーティカ
ルトランジスタ）Ｔｒ２がそれぞれ形成され、これらが
寄生抵抗によって第３図図示の等価回路のように接続さ
れてサイリスタを構成し、前記関係の逆転によって該サ
イリスタにトリガがかかり、ラッチアップ現象が生起さ
れ、ｖｃｃ−ｖｓｓ間が導通し、該■ＣＣ−Ｖｓｓ間に
過大電流が流れ、ＩＣが破壊されるのである。That is, as shown in FIG. 2, P channel MOS transistor source 102, N type substrate, and P well
An NP type parasitic bipolar transistor (lateral transistor) 7r1 is connected to the N channel MOS transistor source 202, the P well, and the N type substrate.
PN type parasitic bipolar transistors (particle transistors) Tr2 are formed, and these are connected by parasitic resistances as shown in the equivalent circuit shown in FIG. This causes a latch-up phenomenon, conducts between Vcc and Vss, causes an excessive current to flow between CC and Vss, and destroys the IC.

かかるラッチアップ現象を有効に防止するためには、前
記関係の逆転を防止し、あるいは前記寄生トランジスタ
の電流増幅率（電流増幅率は、ＩＣの集積度を高めるに
ともない大きくなりがちである）を低減し、あるいは前
記サージ電流の低減を図れば良い。In order to effectively prevent such a latch-up phenomenon, it is necessary to prevent the above relationship from reversing or to increase the current amplification factor of the parasitic transistor (the current amplification factor tends to increase as the degree of integration of an IC increases). The surge current may be reduced or the surge current may be reduced.

従来、上記したラッチアップ現象の防止は、例えば、Ｉ
Ｃの外部回路に電流制限抵抗を挿入し、あるいは、入出
力バツファに電圧の上限及び下限を規定するダイオード
を接続して行なっている。Conventionally, the prevention of the latch-up phenomenon described above has been achieved by, for example, I
This is done by inserting a current limiting resistor into the external circuit of C, or by connecting a diode to the input/output buffer to define the upper and lower limits of the voltage.

しかし、かかる従来の対策では不充分であり、また、外
部回路に接続する素子数が増えることは信頼性の見地か
ら好ましいことではない。However, such conventional measures are insufficient, and an increase in the number of elements connected to the external circuit is not desirable from the standpoint of reliability.

［発明が解決しようとする問題点］ 本発明は、上記した事情に鑑み案出されたものであり、
ラッチアップ現象を有効に防出し得るＣＭＯＳ型半導体
装置を提供するものである。[Problems to be solved by the invention] The present invention has been devised in view of the above circumstances, and
The present invention provides a CMOS type semiconductor device that can effectively prevent latch-up phenomena.

［問題点を解決するための手段及び作用］本発明は、電
源から流入するサージ電流を低減することによってトリ
が電流を低減し、上記ラッチアップ現象を防止するもの
−である。[Means and operations for solving the problems] The present invention reduces the surge current flowing from the power supply, thereby reducing the current and preventing the latch-up phenomenon described above.

即ち本発明は、 演算部、メモリ部、及び入出力ポートを少なくとも有す
る中心回路部と、 前記入出力ポートに電気的に接続する入出力バッファ部
と、 前記中心回路部及び前記入出力バッファ部に各別に給電
するための内部電源端子と、 がワンチップ上に形成されているＣＭＯＳ型半導体装置
において 外部電源端子と、前記中心回路部に給電するための内部
電源端子との間に、サージ電流制限抵抗が介挿されてい
ることを特徴とするＣＭＯＳ型半導体装置である。That is, the present invention provides: a central circuit section having at least an arithmetic section, a memory section, and an input/output port; an input/output buffer section electrically connected to the input/output port; and the central circuit section and the input/output buffer section. In a CMOS type semiconductor device in which internal power supply terminals for separately supplying power and This is a CMOS type semiconductor device characterized in that a resistor is inserted.

本発明において、サージ電流制限抵抗はＩＣチップに形
成され、■ＣＣまたはＶｓｓに接続される外部電源端子
の一方または双方と、中心回路部用の内部電源端子との
間に挿入される。In the present invention, the surge current limiting resistor is formed on an IC chip and inserted between one or both of the external power supply terminals connected to CC or Vss and the internal power supply terminal for the central circuit section.

サージ電流制限抵抗の抵抗値は、電源から流入するサー
ジ電流を、前記寄生サイリスタのトリガには不充分であ
るレベルまで減少させ得るものであれば良い。The resistance value of the surge current limiting resistor may be any value that can reduce the surge current flowing from the power supply to a level that is insufficient for triggering the parasitic thyristor.

サージ電流制限抵抗は、例えば特許請求の範囲第２項記
載の如く、ＭＯＳ−ＦＥＴのゲート電極と同時にポリシ
リコンによって形成しても良い。The surge current limiting resistor may be formed of polysilicon at the same time as the gate electrode of the MOS-FET, for example, as described in claim 2.

また、特許請求の範囲第３項記載の如く、Ｐチャンネル
ＭＯＳトランジスタのソースと同時にＰ中層によって形
成しても良い。Further, as described in claim 3, the source may be formed simultaneously with the source of the P channel MOS transistor using the P intermediate layer.

本発明のＣＭＯＳ型半導体装置では、前記（１）式また
は（２）式の関係が逆転し、電源から中心回路部にサー
ジ電流が流入しても、該サージ電流は、サージ電流制限
抵抗によって充分に低減されるため、前記寄生サイリス
タはトリガされず、したがってラッチアップ現象は生起
されない。In the CMOS semiconductor device of the present invention, even if the relationship in equation (1) or equation (2) is reversed and a surge current flows from the power supply into the central circuit, the surge current can be sufficiently suppressed by the surge current limiting resistor. , the parasitic thyristor is not triggered and therefore no latch-up phenomenon occurs.

［実施例］ 以下、本発明を具体的な実施例に基づいて説明する。[Example] The present invention will be described below based on specific examples.

第１図は、本発明の実施例の構成を説明する電気回路図
である。FIG. 1 is an electrical circuit diagram illustrating the configuration of an embodiment of the present invention.

第１図図示のように、本実施例は、 演算部（ＡＬＵ）５１、メモリ（ＲＯＭ、ＲＡＭ）部５
２、入力ポート５３、出力ポート５４、プログラムカウ
ンタ５５、信号制御回路５６、クロック発生回路５７を
有する中心回路部５と、前記入出力ポート５３．５４に
電気的に接続する入力バッファ６及び出力バッファ７と
、前記中心回路部５に給電するための内゛部電源端子８
１，８２と、 該内部電源端子８２と、負電源Ｖｓｓ（ＧＮＤ）との間
に挿入されたサージ電流制限抵抗９とがＮ型基板のワン
チップ上に形成されているＣＭＯＳ型半導体装置である
。As shown in FIG. 1, this embodiment includes an arithmetic unit (ALU) 51 and a memory (ROM, RAM) unit 5.
2. A central circuit section 5 having an input port 53, an output port 54, a program counter 55, a signal control circuit 56, and a clock generation circuit 57, and an input buffer 6 and an output buffer electrically connected to the input/output ports 53 and 54. 7, and an internal power supply terminal 8 for supplying power to the central circuit section 5.
1, 82, and a surge current limiting resistor 9 inserted between the internal power supply terminal 82 and the negative power supply Vss (GND) are formed on one chip of an N-type substrate. .

上記において人力バッフ７６は、保護ダイオード６１．
６２、及び保護抵抗６３から構成され、その間隔は充分
大きく、したがって、寄生的に形成されるラテラルトラ
ンジスタの電流増幅率ｈｆｅ（Ｌ）は充分小さい。−力
出力バツフ７７は、ＮチャンネルＭＯ３ｔ−ランジスタ
フ１と、ＰチャンネルＭＯＳトランジスタ７２とから構
成され、ＮチャンネルＭＯＳトランジスタ７１のＰウェ
ルと、ＰチャンネルＭＯＳトランジスタ７２とに寄生的
に形成されるラテラルトランジスタの電流増幅率ｈｆｅ
、（Ｌ）も充分小さい。In the above, the human power buffer 76 is connected to the protection diode 61 .
62 and a protective resistor 63, the interval between which is sufficiently large, and therefore the current amplification factor hfe(L) of the parasitically formed lateral transistor is sufficiently small. - The power output buffer 77 is composed of an N-channel MO3t-range staff 1 and a P-channel MOS transistor 72, and is a lateral transistor formed parasitically in the P-well of the N-channel MOS transistor 71 and the P-channel MOS transistor 72. The current amplification factor hfe
, (L) are also sufficiently small.

中心回路部５の素子数はｉ　ｏｏｏｏ素子を越え、した
がって横方向の各素子間の間隔は小さく、各Ｐチャンネ
ルＭＯＳトランジスタのソースとＰウェルとの間隔は１
０μ以下である。このため、寄生的に存在するラテラル
トランジスタの電流増幅率ｈｆｅ（Ｌ−）は０．１程度
である。また、Ｐウェルの深さも浅く５μ程度であり、
寄生的なパーティカルトランジスタの電流増幅率ｈ　ｒ
ｅ　（Ｖ　）は１００程度と大きい。故に、ｈｆｅ（Ｌ
）ｘｈｆｅ（Ｖ）は１を越え、ラッチアップを起こし易
い状態となッテイル。なお、ｈｆｅ（Ｌ）ｘｈｆｅ（Ｖ
）＞１であることがラッチアップ成立条件の１つである
。The number of elements in the central circuit section 5 exceeds ioooo elements, so the spacing between each element in the lateral direction is small, and the spacing between the source of each P-channel MOS transistor and the P well is 1.
It is 0μ or less. Therefore, the current amplification factor hfe(L-) of the parasitic lateral transistor is about 0.1. In addition, the depth of the P-well is shallow, about 5μ,
Parasitic particle transistor current amplification factor h r
e (V) is as large as about 100. Therefore, hfe(L
)xhfe(V) exceeds 1, making it easy for latch-up to occur. Note that hfe(L)xhfe(V
)>1 is one of the conditions for latch-up to occur.

サージ電流制限抵抗９は、ポリシリコンによって、抵抗
値２００Ωとして形成されている。中心回路部５におけ
φ消費電流は、動作周波数５００ＫＨ２において０．５
ｍＡである。したがって前記サージ電流制限抵抗９にお
けるＤＣ的電圧降下はｏ、ｉｖ程度であり、入出力バツ
フ７６．７との信号伝達には支障のないレベルである。The surge current limiting resistor 9 is made of polysilicon and has a resistance value of 200Ω. The φ current consumption in the central circuit section 5 is 0.5 at an operating frequency of 500 KH2.
It is mA. Therefore, the DC voltage drop across the surge current limiting resistor 9 is approximately o, iv, a level that does not impede signal transmission with the input/output buffer 76.7.

また、ＡＣ的な電圧降下については、内部電源端子８１
−８２間にＰウェルによる１０００１）Ｆ程度の寄生容
量が存在し、これがＡＣ電流を平滑化している。なお、
別個に周波数特性の良いＭＯ３容酋を、並列に構成して
もよい。In addition, regarding AC voltage drop, internal power supply terminal 81
There is a parasitic capacitance of about 10001) F due to the P well between -82 and this smoothes the AC current. In addition,
Separate MO3 capacitors with good frequency characteristics may be configured in parallel.

本実施例において、電源からのサージ電流は、前記サー
ジ電流制限抵抗９によって、奇生サイリスタのトリガ電
流とはなり得ないレベルまで充分に低減される。故に、
上述の如く、ＩＣの高度な集積化に伴ない寄生トランジ
スタの電流増幅率が大きくなり、ラッチアップが生起し
易くなっているにもかかわらず、前記サージ電流制限抵
抗９によって中心回路部でのラッチアップは有効に防止
される。In this embodiment, the surge current from the power supply is sufficiently reduced by the surge current limiting resistor 9 to a level that cannot become a trigger current for an abnormal thyristor. Therefore,
As mentioned above, as ICs become more highly integrated, the current amplification factor of parasitic transistors increases, making latch-up more likely to occur. uploads are effectively prevented.

また、入出力バッファ６．７におけるラッチアップは、
前述の如く、素子間を充分に離し、電流増幅率を低くし
ているため防止される。Also, the latch-up in the input/output buffer 6.7 is
As mentioned above, this is prevented because the elements are sufficiently spaced and the current amplification factor is low.

上記実施例において、サージ電流制限抵抗９としてはポ
リシリコンを用いたが、これは、ＰチャンネルＭＯ８ト
ランジスタのソースまたはドレインと同じＰ十層を用い
てもよい。その場合は、咳Ｐ十層と基板との接合による
寄生トランジスタに注意を要する。In the above embodiment, polysilicon is used as the surge current limiting resistor 9, but the same P layer as the source or drain of the P channel MO8 transistor may be used instead. In that case, attention must be paid to parasitic transistors caused by the junction between the P layer and the substrate.

また上記実施例では、サージ電流制限抵抗９を内部電源
端子８２と、負電源Ｖｓｓとの闇に挿入したが、とれは
、正電源Ｖｃｃとの間に挿入してもよい。その場合は、
入出力バッファの正ｌｌ１１！端子と中心回路部５の内
部電源端子８１とが基板抵抗を介して接続されているた
め、パターンレイアウト上、この寄生抵抗を考慮するこ
とが必要である。Further, in the above embodiment, the surge current limiting resistor 9 is inserted between the internal power supply terminal 82 and the negative power supply Vss, but it may be inserted between the internal power supply terminal 82 and the positive power supply Vcc. In that case,
Input/output buffer correct ll11! Since the terminals and the internal power supply terminal 81 of the central circuit section 5 are connected via the substrate resistance, it is necessary to take this parasitic resistance into consideration in the pattern layout.

また、上記実施例では、中心回路部５を１つのブロック
とし、単一のサージ電流制限抵抗を用いているが、中心
回路部５内の各小ブロック、例えばメモリ部５２、ＡＬ
Ｕ５１等の小ブロツク毎にサージ電流制限抵抗を設けて
もよい。Further, in the above embodiment, the central circuit section 5 is one block and a single surge current limiting resistor is used, but each small block within the central circuit section 5, for example, the memory section 52, the AL
A surge current limiting resistor may be provided for each small block such as U51.

また、上記実施例はＮ型基板の半導体装置の場合である
が、Ｐ型基板についても同様に適用できる。Further, although the above embodiment is a case of a semiconductor device with an N-type substrate, it can be similarly applied to a P-type substrate.

［効果］ 以上、要するに本発明は、電源から流入するサージ電流
を、基板に形成したサージ電流制限抵抗によって低減し
、トリガ電流を低減して、上記ラッチアップ現象を防止
するものである。[Effects] In short, the present invention reduces the surge current flowing from the power source by using the surge current limiting resistor formed on the substrate, reduces the trigger current, and prevents the latch-up phenomenon described above.

実施例に述べたところからも明らかなように、本発明で
は、電源からＩＣの中心回路部の寄生サイリスタに流入
するサージ電流を、サージ電流制限抵抗９によって、該
サイリスタをトリガし得ないレベルまで低減している。As is clear from the description of the embodiments, in the present invention, the surge current flowing from the power supply into the parasitic thyristor in the central circuit of the IC is suppressed by the surge current limiting resistor 9 to a level at which the thyristor cannot be triggered. It is decreasing.

したがって、該ＩＣの集積度が高く、寄生トランジスタ
の電流増幅率が高いにもかかわらず、ラッチアップ現象
は有効に防止される。Therefore, even though the IC has a high degree of integration and the parasitic transistor has a high current amplification factor, the latch-up phenomenon is effectively prevented.

また、サージ電流制限抵抗は、ＩＣチップに形成されて
いるため、外部回路に挿入する場合に比し、信頼性が高
い。Furthermore, since the surge current limiting resistor is formed on the IC chip, it has higher reliability than when it is inserted into an external circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の実施例の構成を説明する電気回路図
である。第２図は従来提供されているＮ型基板を用いた
０ＭＯ８−１Ｇの要部断面模式図であり、第３図は第２
図のＩＣにおいて寄生的に形成されるバイポーラトラン
ジスタ回路の等価回路図である。FIG. 1 is an electrical circuit diagram illustrating the configuration of an embodiment of the present invention. Figure 2 is a schematic cross-sectional view of the main part of 0MO8-1G using a conventionally provided N-type substrate, and Figure 3 is a
FIG. 3 is an equivalent circuit diagram of a bipolar transistor circuit formed parasitically in the IC shown in the figure.

Claims (3)

【特許請求の範囲】[Claims] （１）演算部、メモリ部、及び入出力ポートを少なくと
も有する中心回路部と、 前記入出力ポートに電気的に接続する入出力バッファ部
と、 前記中心回路部及び前記入出力バッファ部に各別に給電
するための内部電源端子と、 がワンチップ上に形成されているＣＭＯＳ型半導体装置
において 外部電源端子と、前記中心回路部に給電するための内部
電源端子との間に、サージ電流制限抵抗が介挿されてい
ることを特徴とするＣＭＯＳ型半導体装置。(1) A central circuit section having at least an arithmetic section, a memory section, and an input/output port; an input/output buffer section electrically connected to the input/output port; and a separate section for the central circuit section and the input/output buffer section. A surge current limiting resistor is provided between an external power supply terminal and an internal power supply terminal for supplying power to the central circuit section in a CMOS type semiconductor device in which an internal power supply terminal for supplying power is formed on one chip. A CMOS type semiconductor device characterized in that a CMOS type semiconductor device is inserted. （２）前記サージ電流制限抵抗は、ＭＯＳＦＥＴのゲー
ト電極と同時に形成された多結晶シリコン層で構成され
ている特許請求の範囲第１項記載のＣＭＯＳ型半導体装
置。(2) The CMOS type semiconductor device according to claim 1, wherein the surge current limiting resistor is constituted by a polycrystalline silicon layer formed at the same time as the gate electrode of the MOSFET. （３）前記サージ電流制限抵抗は、ＰチャンネルＭＯＳ
ＦＥＴのソースと同時に形成されたＰ＋層である特許請
求の範囲第１項記載のＣＭＯＳ型半導体装置。(3) The surge current limiting resistor is a P-channel MOS
The CMOS type semiconductor device according to claim 1, wherein the P+ layer is formed simultaneously with the source of the FET.