JPH0773129B2 - デバイス・パラメータ抽出装置 - Google Patents
デバイス・パラメータ抽出装置Info
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- JPH0773129B2 JPH0773129B2 JP5005227A JP522793A JPH0773129B2 JP H0773129 B2 JPH0773129 B2 JP H0773129B2 JP 5005227 A JP5005227 A JP 5005227A JP 522793 A JP522793 A JP 522793A JP H0773129 B2 JPH0773129 B2 JP H0773129B2
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Description
【０００１】
【産業上の利用分野】本発明は、デバイス・パラメータ
の抽出装置に関し、特にＭＩＳＦＥＴのピンチオフ領域
長を抽出する機能を有するデバイス・パラメータ抽出装
置に関する。
の抽出装置に関し、特にＭＩＳＦＥＴのピンチオフ領域
長を抽出する機能を有するデバイス・パラメータ抽出装
置に関する。
【０００２】
【従来の技術】回路シミュレーションを行うにあたって
は、回路シミュレータに組み込まれたデバイス・モデル
が実際のデバイス特性を再現するようにパラメータ抽出
を行う。通常のパラメータ抽出の方法を以下に説明す
る。ＭＩＳＦＥＴのドレイン電流ＩDを与えるデバイス
・モデルは、パラメータの組（ｐ1，…，ｐN）と３個の
印加電圧（ソース端子の電位を基準点にとれば、ドレイ
ン電圧ＶD，ゲート電圧Ｖ0，基板電圧ＶSUB）を含む次
のような一般式で表される。 ＩD＝ｆ（ｐ1，…，ｐN；ＶD，ＶG，ＶSUB） （１）
は、回路シミュレータに組み込まれたデバイス・モデル
が実際のデバイス特性を再現するようにパラメータ抽出
を行う。通常のパラメータ抽出の方法を以下に説明す
る。ＭＩＳＦＥＴのドレイン電流ＩDを与えるデバイス
・モデルは、パラメータの組（ｐ1，…，ｐN）と３個の
印加電圧（ソース端子の電位を基準点にとれば、ドレイ
ン電圧ＶD，ゲート電圧Ｖ0，基板電圧ＶSUB）を含む次
のような一般式で表される。 ＩD＝ｆ（ｐ1，…，ｐN；ＶD，ＶG，ＶSUB） （１）
【０００３】パラメータは、通常物理的意味を持つもの
であり、移動度，飽和速度，ゲート長，チャネル幅など
がある。このうちゲート長など直接測定できる素子寸法
は予め与えておき、抽出の対象とはしない。パラメータ
の数Ｎは、高精度のモデルでは数１０個である。一方、
実測されたデバイスの特性が ＩD＝ｇ（ＶD，ＶG，ＶSUB） （２） で表されるとする。一般的なパラメータ抽出とは、上記
２式が着目する印加電圧範囲全体において、ほぼ一致す
るようにｐ1〜ｐNを選択することである。具体的には、
測定を行ったＭ個の印加電圧の組のうちｉ番目の印加電
圧での上記２式の値をそれぞれｆi，ｇiとおいたとき、
自乗誤差Ｅ＝Σ（ｆi−ｇi）2を最小とするようにパラ
メータｐ1〜ｐNを決定する。その導出においては、計算
機プログラムを利用した反復法が一般に用いられる。こ
れは、まず試行的なｐ1〜ｐNの初期値を与え、そこから
出発して反復的にｐ1〜ｐNを更新していき、その変化が
十分小さくなるまで繰り返すという方法である。
であり、移動度，飽和速度，ゲート長，チャネル幅など
がある。このうちゲート長など直接測定できる素子寸法
は予め与えておき、抽出の対象とはしない。パラメータ
の数Ｎは、高精度のモデルでは数１０個である。一方、
実測されたデバイスの特性が ＩD＝ｇ（ＶD，ＶG，ＶSUB） （２） で表されるとする。一般的なパラメータ抽出とは、上記
２式が着目する印加電圧範囲全体において、ほぼ一致す
るようにｐ1〜ｐNを選択することである。具体的には、
測定を行ったＭ個の印加電圧の組のうちｉ番目の印加電
圧での上記２式の値をそれぞれｆi，ｇiとおいたとき、
自乗誤差Ｅ＝Σ（ｆi−ｇi）2を最小とするようにパラ
メータｐ1〜ｐNを決定する。その導出においては、計算
機プログラムを利用した反復法が一般に用いられる。こ
れは、まず試行的なｐ1〜ｐNの初期値を与え、そこから
出発して反復的にｐ1〜ｐNを更新していき、その変化が
十分小さくなるまで繰り返すという方法である。
【０００４】上記のパラメータ抽出においては、単一素
子の特性から式（１）の素子寸法など一部を除くすべて
のパラメータを決定する。ところが、単純にこの方法を
適用すると、モデル中のパラメータは、もともと物理的
に意味を持っているにも関わらず、抽出された値が物理
的常識からかけ離れたものになることが多い。これは式
（１）で表されるモデルが完全には実際の特性と一致し
ないにも関わらず、式（１）と実測との微妙なずれをも
とに無理に多数のパラメータを決定しようとするためで
ある。この欠点を補完するため、しばしば物理的に重要
なパラメータは、上記方法を適用する前に別途測定し決
定される。一例を挙げれば、移動度μEFF（ＶG−ＶTHの
関数である）は、ゲート長Ｌ，チャネル幅Ｗが比較的大
きな素子（パラメータ抽出対象の素子とは別のものでよ
い）について、微小なドレイン電圧ＶDを印加したとき
のドレイン電流ＩDを測定し、 ＩD＝（Ｗ／Ｌ）μEFFＣOX（ＶG−ＶTH）ＶD （３） なる関係から計算することができる。ここで、ＣOXは単
位面積あたりのゲート酸化膜の容量であり、別途測定可
能である。式（３）は、ＶD《ＶG−ＶTHのときのみ正確
に成立するが、この簡単な関係が成立する条件で測定を
行うことで他のパラメータとは独立に予めμEFFを決定
しておくことができる。他の例として、ゲート長Ｌと実
効チャネル長ＬEFFとのずれΔＬ＝Ｌ−ＬEFF、及びソー
ス・ドレイン端子の寄生抵抗値ＲEXを導出する方法が特
開昭５４−２６６６７号公報に記載されている。これ
は、ゲート長の異なる複数の素子について、ドレイン電
圧ＶDが微小なときのソース・ドレイン間抵抗値を測定
することにより、上記値を測定するものである。
子の特性から式（１）の素子寸法など一部を除くすべて
のパラメータを決定する。ところが、単純にこの方法を
適用すると、モデル中のパラメータは、もともと物理的
に意味を持っているにも関わらず、抽出された値が物理
的常識からかけ離れたものになることが多い。これは式
（１）で表されるモデルが完全には実際の特性と一致し
ないにも関わらず、式（１）と実測との微妙なずれをも
とに無理に多数のパラメータを決定しようとするためで
ある。この欠点を補完するため、しばしば物理的に重要
なパラメータは、上記方法を適用する前に別途測定し決
定される。一例を挙げれば、移動度μEFF（ＶG−ＶTHの
関数である）は、ゲート長Ｌ，チャネル幅Ｗが比較的大
きな素子（パラメータ抽出対象の素子とは別のものでよ
い）について、微小なドレイン電圧ＶDを印加したとき
のドレイン電流ＩDを測定し、 ＩD＝（Ｗ／Ｌ）μEFFＣOX（ＶG−ＶTH）ＶD （３） なる関係から計算することができる。ここで、ＣOXは単
位面積あたりのゲート酸化膜の容量であり、別途測定可
能である。式（３）は、ＶD《ＶG−ＶTHのときのみ正確
に成立するが、この簡単な関係が成立する条件で測定を
行うことで他のパラメータとは独立に予めμEFFを決定
しておくことができる。他の例として、ゲート長Ｌと実
効チャネル長ＬEFFとのずれΔＬ＝Ｌ−ＬEFF、及びソー
ス・ドレイン端子の寄生抵抗値ＲEXを導出する方法が特
開昭５４−２６６６７号公報に記載されている。これ
は、ゲート長の異なる複数の素子について、ドレイン電
圧ＶDが微小なときのソース・ドレイン間抵抗値を測定
することにより、上記値を測定するものである。
【０００５】
【発明が解決しようとする課題】物理的に意味のあるパ
ラメータ群で記述されたＭＩＳＦＥＴのモデル式におい
て、反復法だけでは物理的に意味のあるパラメータを抽
出することは困難である。反復法に従来の個別のパラメ
ータ抽出法を組み合わせることで、この点は改善が可能
であるが、個別抽出ができないパラメータについては解
決されず、特にピンチオフ点の位置については、従来抽
出方法がなかった。
ラメータ群で記述されたＭＩＳＦＥＴのモデル式におい
て、反復法だけでは物理的に意味のあるパラメータを抽
出することは困難である。反復法に従来の個別のパラメ
ータ抽出法を組み合わせることで、この点は改善が可能
であるが、個別抽出ができないパラメータについては解
決されず、特にピンチオフ点の位置については、従来抽
出方法がなかった。
【０００６】さて、もしモデルが物理的に無意味なパラ
メータにより与えられていると、各種パラメータを変化
させた場合のモデル特性は、実際の素子のパラメータを
変化させた場合と食い違ってしまう。特に問題となるの
は、特性のゲート長依存性が食い違う点である。すなわ
ち、ゲート長がＬ1の素子を用いて抽出されたパラメー
タにおいて、Ｌ1を別の値Ｌ2に変更したときのモデル特
性は、ゲート長がＬ2である実際の素子特性と異なって
しまう。この現象は、ドレイン電圧ＶDが小さいバイア
ス領域（線形領域）の特性については前に述べたΔＬ，
ＲEXを正しく求めておくことで大幅に改善することがで
きるが、ドレイン電圧ＶDが大きいバイアス範囲（飽和
領域）では、依然として食違いが大きい。その最大の要
因は、飽和領域でのドレイン電流に直接関与するピンチ
オフ点が正しく抽出できないことにある。
メータにより与えられていると、各種パラメータを変化
させた場合のモデル特性は、実際の素子のパラメータを
変化させた場合と食い違ってしまう。特に問題となるの
は、特性のゲート長依存性が食い違う点である。すなわ
ち、ゲート長がＬ1の素子を用いて抽出されたパラメー
タにおいて、Ｌ1を別の値Ｌ2に変更したときのモデル特
性は、ゲート長がＬ2である実際の素子特性と異なって
しまう。この現象は、ドレイン電圧ＶDが小さいバイア
ス領域（線形領域）の特性については前に述べたΔＬ，
ＲEXを正しく求めておくことで大幅に改善することがで
きるが、ドレイン電圧ＶDが大きいバイアス範囲（飽和
領域）では、依然として食違いが大きい。その最大の要
因は、飽和領域でのドレイン電流に直接関与するピンチ
オフ点が正しく抽出できないことにある。
【０００７】キャリアがソースからドレインに向かって
走るにつれて速度を増し、ついにその速度が飽和する点
をピンチオフ点と呼び、この点からドレインまでをピン
チオフ領域と称する。ピンチオフ領域では、キャリアは
強い電界に引かれてドレイン引き抜かれるため、ＭＩＳ
ＦＥＴの飽和電流を決定する実質的なチャネル長は、ソ
ースからピンチオフ点までの長さとなる。従って、飽和
ドレイン電流を正しく記述するには、この長さを正確に
知る必要がある。
走るにつれて速度を増し、ついにその速度が飽和する点
をピンチオフ点と呼び、この点からドレインまでをピン
チオフ領域と称する。ピンチオフ領域では、キャリアは
強い電界に引かれてドレイン引き抜かれるため、ＭＩＳ
ＦＥＴの飽和電流を決定する実質的なチャネル長は、ソ
ースからピンチオフ点までの長さとなる。従って、飽和
ドレイン電流を正しく記述するには、この長さを正確に
知る必要がある。
【０００８】従来のパラメータ抽出法では、ピンチオフ
点の位置が正しく記述できないため、特に飽和電流のゲ
ート長Ｌ依存性が正しく再現できなかった。すなわち、
いくつかのＬの異なる素子を使用する場合は、全ての素
子について別々のパラメータ抽出を行う必要があった。
さらにゲート長のばらつきの影響を評価する場合、モデ
ル・パラメータのゲート長の値を想定されるばらつき分
だけ変化させて回路シミュレーションを行い、回路特性
の変化を調べるのであるが、このような評価が不正確に
なるという欠点があった。
点の位置が正しく記述できないため、特に飽和電流のゲ
ート長Ｌ依存性が正しく再現できなかった。すなわち、
いくつかのＬの異なる素子を使用する場合は、全ての素
子について別々のパラメータ抽出を行う必要があった。
さらにゲート長のばらつきの影響を評価する場合、モデ
ル・パラメータのゲート長の値を想定されるばらつき分
だけ変化させて回路シミュレーションを行い、回路特性
の変化を調べるのであるが、このような評価が不正確に
なるという欠点があった。
【０００９】本発明の目的は、回路シミュレーション用
ＭＩＳＦＥＴモデルのパラメータであるピンチオフ領域
長を正確に抽出するデバイス・パラメータ抽出装置を提
供することにある。
ＭＩＳＦＥＴモデルのパラメータであるピンチオフ領域
長を正確に抽出するデバイス・パラメータ抽出装置を提
供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るデバイス・パラメータ抽出装置は、ゲ
ート長Ｌの異なる複数のＭＩＳＦＥＴに関するドレイン
電流ＩDのゲート電圧ＶG依存性のデータを少なくとも１
個の印加ドレイン電圧ＶDについて測定又は入力する機
能と、ゲート電圧ＶGからしきい値電圧ＶTHを差し引い
た値ＶG−ＶTHとドレイン電圧ＶDとを固定して、複数の
ＶG−ＶTHについて、相互抵抗Ｒ＝（ＶG−ＶTH）／ＩD
とゲート長Ｌとを関係づける回帰直線Ｒ＝ａＬ＋ｂを導
出する機能と、前記複数の直線が一点に収斂する座標Ｒ
0，Ｌ0）を決定する機能とを有するものである。
め、本発明に係るデバイス・パラメータ抽出装置は、ゲ
ート長Ｌの異なる複数のＭＩＳＦＥＴに関するドレイン
電流ＩDのゲート電圧ＶG依存性のデータを少なくとも１
個の印加ドレイン電圧ＶDについて測定又は入力する機
能と、ゲート電圧ＶGからしきい値電圧ＶTHを差し引い
た値ＶG−ＶTHとドレイン電圧ＶDとを固定して、複数の
ＶG−ＶTHについて、相互抵抗Ｒ＝（ＶG−ＶTH）／ＩD
とゲート長Ｌとを関係づける回帰直線Ｒ＝ａＬ＋ｂを導
出する機能と、前記複数の直線が一点に収斂する座標Ｒ
0，Ｌ0）を決定する機能とを有するものである。
【００１１】また、前記しきい値電圧ＶTHは測定又は入
力されたドレイン電流ＩDのゲート電圧ＶG依存性のデー
タから抽出するものである。
力されたドレイン電流ＩDのゲート電圧ＶG依存性のデー
タから抽出するものである。
【００１２】
【作用】ゲート長Ｌの異なる複数のＭＩＳＦＥＴに関す
るドレイン電流ＩDのゲート電圧ＶG依存性のデータを測
定又は入力し、ゲート電圧ＶGからしきい値電圧ＶTHを
差し引いた値ＶG−ＶTHとドレイン電圧ＶDとを固定し
て、複数のＶG−ＶTHについて相互抵抗Ｒ＝（ＶG−
ＶTH）／ＩDとゲート長Ｌとを関係づける回帰直線Ｒ＝
ａＬ＋ｂを導出し、これら複数の直線が一点に収斂する
座標（Ｒ0，Ｌ0）を決定する。
るドレイン電流ＩDのゲート電圧ＶG依存性のデータを測
定又は入力し、ゲート電圧ＶGからしきい値電圧ＶTHを
差し引いた値ＶG−ＶTHとドレイン電圧ＶDとを固定し
て、複数のＶG−ＶTHについて相互抵抗Ｒ＝（ＶG−
ＶTH）／ＩDとゲート長Ｌとを関係づける回帰直線Ｒ＝
ａＬ＋ｂを導出し、これら複数の直線が一点に収斂する
座標（Ｒ0，Ｌ0）を決定する。
【００１３】
【実施例】以下、本発明の実施例を図により説明する。
【００１４】（実施例１）図１は、本発明の第１の実施
例を示すブロック図である。本実施例は、キーボード等
の入力装置１と、プログラム制御により動作するデータ
処理装置２と、ディスプレイ装置等の出力装置３と、電
気計測装置４とから構成される。
例を示すブロック図である。本実施例は、キーボード等
の入力装置１と、プログラム制御により動作するデータ
処理装置２と、ディスプレイ装置等の出力装置３と、電
気計測装置４とから構成される。
【００１５】データ処理装置２は、計測制御部２１と、
しきい値電圧抽出部２２と、回帰直線導出部２３と、ピ
ンチオフ領域長計算部２４とを備える。電気計測装置４
は、計測部４１と、素子取付部４２とを備える。
しきい値電圧抽出部２２と、回帰直線導出部２３と、ピ
ンチオフ領域長計算部２４とを備える。電気計測装置４
は、計測部４１と、素子取付部４２とを備える。
【００１６】次に図１及び図２を参照して、本実施例の
動作について説明する。まず、パラメータ抽出を行う対
象の素子と同一プロセスによって製造されたゲート長Ｌ
の異なる複数のＭＩＳＦＥＴからなる被測定素子群５を
用意し、予めこれを素子取付部４２に取り付けておく。
素子取付部４２は、ウェハ状態の素子にプローブ（針）
を立てる場合は、プローバ，パッケージに組み込まれた
素子を測定する場合はパッケージ取付用のソケットであ
る。測定対象素子は、素子取付部４２を介して電気的に
計測部４１に接続される。
動作について説明する。まず、パラメータ抽出を行う対
象の素子と同一プロセスによって製造されたゲート長Ｌ
の異なる複数のＭＩＳＦＥＴからなる被測定素子群５を
用意し、予めこれを素子取付部４２に取り付けておく。
素子取付部４２は、ウェハ状態の素子にプローブ（針）
を立てる場合は、プローバ，パッケージに組み込まれた
素子を測定する場合はパッケージ取付用のソケットであ
る。測定対象素子は、素子取付部４２を介して電気的に
計測部４１に接続される。
【００１７】計測制御部２１は、計測部４１を制御し
て、前記複数の測定対象素子のドレイン電流ＩD対ゲー
ト電圧ＶG特性を測定し、そのデータを取り込む（ステ
ップＳ１）。この測定は、ドレイン電圧ＶDを固定し、
少なくとも１個のドレイン電圧値について行う。例え
ば、ｎチャネル素子の場合は、ＶD＝０．１，３．５Ｖ
において、ＶG＝０〜５Ｖを０．５Ｖきざみで変化させ
てドレイン電流ＩDを測定する。通常測定は、前記複数
の測定対象素子を順次切り替えながら行う。その切り替
えは、計測部４１内に備えられたスイッチを切り替える
か、又は素子取付部４２としてプローバを使用する場合
に、素子取付部４２のプローブ（針）を立てる位置を移
動することで行う。これら切り替えは計測制御部２１に
より制御される。
て、前記複数の測定対象素子のドレイン電流ＩD対ゲー
ト電圧ＶG特性を測定し、そのデータを取り込む（ステ
ップＳ１）。この測定は、ドレイン電圧ＶDを固定し、
少なくとも１個のドレイン電圧値について行う。例え
ば、ｎチャネル素子の場合は、ＶD＝０．１，３．５Ｖ
において、ＶG＝０〜５Ｖを０．５Ｖきざみで変化させ
てドレイン電流ＩDを測定する。通常測定は、前記複数
の測定対象素子を順次切り替えながら行う。その切り替
えは、計測部４１内に備えられたスイッチを切り替える
か、又は素子取付部４２としてプローバを使用する場合
に、素子取付部４２のプローブ（針）を立てる位置を移
動することで行う。これら切り替えは計測制御部２１に
より制御される。
【００１８】測定されたＩD対ＶG特性データは、しきい
値電圧抽出部２２に供給される。しきい値電圧抽出部２
２は、前記ＩD対ＶG特性のデータよりしきい値電圧ＶTH
を抽出する（ステップＳ２）。ＶTHとは、ＭＩＳＦＥＴ
がオン状態とオフ状態のちょうど境界とみなされるゲー
ト電圧である。ＶTHは、例えばＶDが十分小さい（０．
１Ｖ程度以下）とき、ＩD対ＶGプロットの傾きが最大と
なる点での接線をＩD＝０にまで延ばした点でのＶGと定
義する。この定義に基づいてＶTHを抽出するには、ステ
ップＳ１においてＶDが微小な場合のＩD対ＶG特性を測
定しておく必要があるが、本発明の目的であるピンチオ
フ領域長の抽出には、この方法が望ましい。別の定義で
は、ＩDがある値（一例を上げれば、１μＡ）となるゲ
ート電圧と定義する。いずれにしても、ＶTHは、入力さ
れたＩD対ＶG特性から導出することができる。しきい値
ＶTHの抽出は、ゲート長依存性が小さいと思われる場合
は１個の測定対象素子に対して行えば良く、厳密を期す
には、全測定対象素子に対して個別に求める。また、厳
密には、しきい値電圧は、ドレイン電圧ＶD依存性があ
るから、測定を行った各々のＶDについて抽出を行って
も良い。
値電圧抽出部２２に供給される。しきい値電圧抽出部２
２は、前記ＩD対ＶG特性のデータよりしきい値電圧ＶTH
を抽出する（ステップＳ２）。ＶTHとは、ＭＩＳＦＥＴ
がオン状態とオフ状態のちょうど境界とみなされるゲー
ト電圧である。ＶTHは、例えばＶDが十分小さい（０．
１Ｖ程度以下）とき、ＩD対ＶGプロットの傾きが最大と
なる点での接線をＩD＝０にまで延ばした点でのＶGと定
義する。この定義に基づいてＶTHを抽出するには、ステ
ップＳ１においてＶDが微小な場合のＩD対ＶG特性を測
定しておく必要があるが、本発明の目的であるピンチオ
フ領域長の抽出には、この方法が望ましい。別の定義で
は、ＩDがある値（一例を上げれば、１μＡ）となるゲ
ート電圧と定義する。いずれにしても、ＶTHは、入力さ
れたＩD対ＶG特性から導出することができる。しきい値
ＶTHの抽出は、ゲート長依存性が小さいと思われる場合
は１個の測定対象素子に対して行えば良く、厳密を期す
には、全測定対象素子に対して個別に求める。また、厳
密には、しきい値電圧は、ドレイン電圧ＶD依存性があ
るから、測定を行った各々のＶDについて抽出を行って
も良い。
【００１９】以下に述べる作業は、一般には測定を行っ
た複数のドレイン電圧ＶDについて行う。そのとき、各
ステップを全てのＶDについて並行して行ってもよい
し、それぞれのＶDについて全ステップを行うことを繰
り返しても良いが、これは、本発明の本質とは関係な
い。そこで、以下では単一のＶDに対する動作のみを説
明する。
た複数のドレイン電圧ＶDについて行う。そのとき、各
ステップを全てのＶDについて並行して行ってもよい
し、それぞれのＶDについて全ステップを行うことを繰
り返しても良いが、これは、本発明の本質とは関係な
い。そこで、以下では単一のＶDに対する動作のみを説
明する。
【００２０】しきい値電圧抽出部２２により求められた
ＶTHの値は、ＩD対ＶG特性のデータとともに回帰直線導
出部２３に供給される。回帰直線導出部２３は、まずＶ
G−ＶTHが特定の値Ｖ1，Ｖ2，…，ＶNとなるときのＩD
を各ゲート長Ｌに対して求める。Ｖ1〜ＶNとしては、例
えば１，１．５，２，２．５，３Ｖとする。Ｖ1〜ＶNに
対応するＶGは、必ずしも測定を行ったＶGと一致しない
から、ＩDを補間により決定する。ただし、ＶTHのＬ依
存性を無視する場合は、Ｖ1〜ＶNとして測定を行ったＶ
GそのものにＶTHを加えたものとし（すなわちＶG−ＶTH
のかわりにＶGそのものを使用し）、ＩDに関する補間を
省略しても良い。次に各Ｖ1〜ＶNに対して、Ｒ＝（ＶG
−ＶTH）／ＩDのゲート長Ｌに対するプロットに関し、
回帰直線Ｒ＝ａＬ＋ｂの係数ａとｂを最小自乗法などに
より導出する（ステップＳ３）。Ｒ対Ｌのプロットの例
を図３に示す。これは、チャネル幅１μｍ，ゲート酸化
膜厚１０ｎｍのｎチャネルＭＯＳＦＥＴのデータであ
る。プロットが測定点，直線群は各ＶG−ＶTHでのデー
タに対する回帰直線群である。Ｖ1〜ＶNに対応する複数
の直線はほぼ一点に収斂する。
ＶTHの値は、ＩD対ＶG特性のデータとともに回帰直線導
出部２３に供給される。回帰直線導出部２３は、まずＶ
G−ＶTHが特定の値Ｖ1，Ｖ2，…，ＶNとなるときのＩD
を各ゲート長Ｌに対して求める。Ｖ1〜ＶNとしては、例
えば１，１．５，２，２．５，３Ｖとする。Ｖ1〜ＶNに
対応するＶGは、必ずしも測定を行ったＶGと一致しない
から、ＩDを補間により決定する。ただし、ＶTHのＬ依
存性を無視する場合は、Ｖ1〜ＶNとして測定を行ったＶ
GそのものにＶTHを加えたものとし（すなわちＶG−ＶTH
のかわりにＶGそのものを使用し）、ＩDに関する補間を
省略しても良い。次に各Ｖ1〜ＶNに対して、Ｒ＝（ＶG
−ＶTH）／ＩDのゲート長Ｌに対するプロットに関し、
回帰直線Ｒ＝ａＬ＋ｂの係数ａとｂを最小自乗法などに
より導出する（ステップＳ３）。Ｒ対Ｌのプロットの例
を図３に示す。これは、チャネル幅１μｍ，ゲート酸化
膜厚１０ｎｍのｎチャネルＭＯＳＦＥＴのデータであ
る。プロットが測定点，直線群は各ＶG−ＶTHでのデー
タに対する回帰直線群である。Ｖ1〜ＶNに対応する複数
の直線はほぼ一点に収斂する。
【００２１】以上で求められた、各ＶG−ＶTH＝Ｖ1〜Ｖ
Nに対する回帰直線の係数ａとｂは、ピンチオフ領域長
抽出部２４に供給される。ピンチオフ領域長抽出部２４
は、ａとｂの値に演算を施して、前記の直線が一点に収
斂する座標を求める（ステップＳ４）。その座標を（Ｌ
0，Ｒ0）とおけば、Ｌ−Ｌ0は、ソースとピンチオフ点
との距離に相当する。すなわち、Ｌ0とは、図４におい
てゲート長と実効チャネル長のずれΔＬとピンチオフ領
域超ＬPとの和ΔＬ＋ＬPに等しい。ΔＬは、すでに述べ
たように別途抽出することができ、その値が分かってい
れば、ＬPが同時に判明する。以上により計算されたＬ0
又はＬPの値は、出力装置４に出力される（ステップＳ
５）。
Nに対する回帰直線の係数ａとｂは、ピンチオフ領域長
抽出部２４に供給される。ピンチオフ領域長抽出部２４
は、ａとｂの値に演算を施して、前記の直線が一点に収
斂する座標を求める（ステップＳ４）。その座標を（Ｌ
0，Ｒ0）とおけば、Ｌ−Ｌ0は、ソースとピンチオフ点
との距離に相当する。すなわち、Ｌ0とは、図４におい
てゲート長と実効チャネル長のずれΔＬとピンチオフ領
域超ＬPとの和ΔＬ＋ＬPに等しい。ΔＬは、すでに述べ
たように別途抽出することができ、その値が分かってい
れば、ＬPが同時に判明する。以上により計算されたＬ0
又はＬPの値は、出力装置４に出力される（ステップＳ
５）。
【００２２】Ｌ0を計算するには、図３に示すような直
線のうち２本を選び、その交点の座標をａとｂとから求
めればよい。特にＶG−ＶTHとしてＶ1とＶ2，Ｖ2と
Ｖ3，…のようにＶG−ＶTHが近接する２直線について
（Ｌ0，Ｒ0）を順次計算していくことでＬ0のＶG−ＶTH
依存性を求めることができる。また、複数のＶG−ＶTH
についての平均的なＬ0を計算してもよい。一例とし
て、２本の直線の複数の組から求めたＬ0の平均を求め
れば良い。また、別の例としてＲ0の分散を最小化する
ようにＬ0を決めるには、 Ｌ0＝−Ｃｏｖ（ａ，ｂ）／Ｖａｒ（ａ） （４） と計算すればよい。ここでＣｏｖ（ａ，ｂ）とＶａｒ
（ａ）はそれぞれａとｂとの共分散，ａの分散を表す。
線のうち２本を選び、その交点の座標をａとｂとから求
めればよい。特にＶG−ＶTHとしてＶ1とＶ2，Ｖ2と
Ｖ3，…のようにＶG−ＶTHが近接する２直線について
（Ｌ0，Ｒ0）を順次計算していくことでＬ0のＶG−ＶTH
依存性を求めることができる。また、複数のＶG−ＶTH
についての平均的なＬ0を計算してもよい。一例とし
て、２本の直線の複数の組から求めたＬ0の平均を求め
れば良い。また、別の例としてＲ0の分散を最小化する
ようにＬ0を決めるには、 Ｌ0＝−Ｃｏｖ（ａ，ｂ）／Ｖａｒ（ａ） （４） と計算すればよい。ここでＣｏｖ（ａ，ｂ）とＶａｒ
（ａ）はそれぞれａとｂとの共分散，ａの分散を表す。
【００２３】（実施例２）図５は、本発明の第２の実施
例を示すブロック図である。本実施例は、キーボード等
の入力装置１と、プログラム制御により動作するデータ
処理装置２と、ディスプレイ装置等の出力装置３とから
構成される。
例を示すブロック図である。本実施例は、キーボード等
の入力装置１と、プログラム制御により動作するデータ
処理装置２と、ディスプレイ装置等の出力装置３とから
構成される。
【００２４】データ処理装置２は、データ入力部２５
と、しきい値電圧抽出部２２と、回帰直線抽出部２３
と、ピンチオフ領域長計算部２４とを備える。
と、しきい値電圧抽出部２２と、回帰直線抽出部２３
と、ピンチオフ領域長計算部２４とを備える。
【００２５】次に図５と図２を参照して、本実施例の動
作について説明する。本実施例は、第１の実施例におけ
る素子特性の測定を行う機能を取り除き、代わりにＩD
対ＶG特性のデータを外部から入力するようにしたもの
である。
作について説明する。本実施例は、第１の実施例におけ
る素子特性の測定を行う機能を取り除き、代わりにＩD
対ＶG特性のデータを外部から入力するようにしたもの
である。
【００２６】その動作においては、まず、何らかの方法
で用意されたＩD対ＶG特性データがデータ入力部２５に
入力される（ステップＳ１）。そのデータはしきい値電
圧抽出部に供給され、以下の動作は第１の実施例と同様
である。
で用意されたＩD対ＶG特性データがデータ入力部２５に
入力される（ステップＳ１）。そのデータはしきい値電
圧抽出部に供給され、以下の動作は第１の実施例と同様
である。
【００２７】本実施例では、ＩD対ＶG特性データとし
て、別途測定装置により採取されたものや、デバイス・
シミュレーションにより計算されたものなどを使用し、
キーボードや可搬型補助記憶装置（フロッピーディスク
など）を介してデータ入力部２５に供給する。
て、別途測定装置により採取されたものや、デバイス・
シミュレーションにより計算されたものなどを使用し、
キーボードや可搬型補助記憶装置（フロッピーディスク
など）を介してデータ入力部２５に供給する。
【００２８】図３に示すような交点がピンチオフ点と対
応する根拠を以下に説明するＭＩＳＦＥＴの飽和ドレイ
ン電流ＩDは、近似的に次の関係式を満足する。 Ｒ＝（ＶG−ＶTH）／ＩD ＝｛２／ＷμEFFＣOX（ＶG−ＶTH）｝（Ｌ−Ｌ0） ＋（１／ＷＣOXｖSAT） （５） ここで、Ｌ−Ｌ0はソースからピンチオフ点までの距
離，Ｗはチャネル幅，μEFFは実効移動度，ＣOXは単位
面積あたりのゲート酸化膜の容量，ｖSATはキャリアの
飽和速度である。Ｌ0はピンチオフ領域ＬPにゲート長Ｌ
と実効チャネル長ＬEFFのずれΔＬを加算した長さに等
しく、その大きさはゲート長Ｌによらずほぼ一定であ
り、ゲート電圧ＶG依存性も小さい。また、式（５）の
最右辺の第２の項のゲート電圧ＶG依存性は小さい。従
って、式（５）は、Ｒ対Ｌ平面上の直線に対応し、この
直線は、ＶG−ＶTHを変化させても、固定した点（Ｌ0，
１／ＷＣOXｖSAT）を通過する。従って、このような固
定点の座標からピンチオフ点を知ることができる。
応する根拠を以下に説明するＭＩＳＦＥＴの飽和ドレイ
ン電流ＩDは、近似的に次の関係式を満足する。 Ｒ＝（ＶG−ＶTH）／ＩD ＝｛２／ＷμEFFＣOX（ＶG−ＶTH）｝（Ｌ−Ｌ0） ＋（１／ＷＣOXｖSAT） （５） ここで、Ｌ−Ｌ0はソースからピンチオフ点までの距
離，Ｗはチャネル幅，μEFFは実効移動度，ＣOXは単位
面積あたりのゲート酸化膜の容量，ｖSATはキャリアの
飽和速度である。Ｌ0はピンチオフ領域ＬPにゲート長Ｌ
と実効チャネル長ＬEFFのずれΔＬを加算した長さに等
しく、その大きさはゲート長Ｌによらずほぼ一定であ
り、ゲート電圧ＶG依存性も小さい。また、式（５）の
最右辺の第２の項のゲート電圧ＶG依存性は小さい。従
って、式（５）は、Ｒ対Ｌ平面上の直線に対応し、この
直線は、ＶG−ＶTHを変化させても、固定した点（Ｌ0，
１／ＷＣOXｖSAT）を通過する。従って、このような固
定点の座標からピンチオフ点を知ることができる。
【００２９】以上の説明では、素子の寸法としてゲート
長Ｌを使用してきたが、これに代えて設計上のゲート長
や実効チャネル長ＬEFF＝Ｌ−ΔＬを用いてもよい。特
にＬの代わりに実効チャネル長を用いた場合、抽出され
たＬ0はピンチオフ領域長ＬPと等しくなる。
長Ｌを使用してきたが、これに代えて設計上のゲート長
や実効チャネル長ＬEFF＝Ｌ−ΔＬを用いてもよい。特
にＬの代わりに実効チャネル長を用いた場合、抽出され
たＬ0はピンチオフ領域長ＬPと等しくなる。
【００３０】
【発明の効果】以上説明したように本発明によるデバイ
ス・パラメータ抽出装置は、ゲート長Ｌの異なる複数の
ＭＩＳＦＥＴを用い、かつ式（５）に示した簡単な関係
式を利用してＭＩＳＦＥＴのピンチオフ点を示すパラメ
ータＬ0を抽出する。このため、単一のＭＩＳＦＥＴの
特性を複雑なモデル式にフィッティングを行う従来のパ
ラメータ抽出法では不可能であった、物理的に正しいピ
ンチオフ点の抽出を高精度で行うことが可能である。ま
た、本方法によるパラメータを用いることにより、回路
シミュレーションの精度、特に抽出対象素子と異なるゲ
ート長を持つ素子に対するシミュレーションの精度を向
上できるという効果を有する。
ス・パラメータ抽出装置は、ゲート長Ｌの異なる複数の
ＭＩＳＦＥＴを用い、かつ式（５）に示した簡単な関係
式を利用してＭＩＳＦＥＴのピンチオフ点を示すパラメ
ータＬ0を抽出する。このため、単一のＭＩＳＦＥＴの
特性を複雑なモデル式にフィッティングを行う従来のパ
ラメータ抽出法では不可能であった、物理的に正しいピ
ンチオフ点の抽出を高精度で行うことが可能である。ま
た、本方法によるパラメータを用いることにより、回路
シミュレーションの精度、特に抽出対象素子と異なるゲ
ート長を持つ素子に対するシミュレーションの精度を向
上できるという効果を有する。
【図１】本発明の第１の実施例を説明するブロック図で
ある。
ある。
【図２】第１及び第２の実施例を説明するフローチャー
トである。
トである。
【図３】相互抵抗Ｒとゲート長Ｌの関係の例を示す図で
ある。
ある。
【図４】Ｌ0とピンチオフ領域長ＬPとの関係を説明する
ための図である。
ための図である。
【図５】本発明の第２の実施例を説明するブロック図で
ある。
ある。
【符号の説明】 １ 入力装置 ２ データ処理装置 ３ 出力装置 ４ 電気計測装置 ５ 被測定素子群 ２１ 計測制御部 ２２ しきい値電圧抽出部 ２３ 回帰直線導出部 ２４ ピンチオフ領域長抽出部 ２５ データ入力部 ４１ 計測部 ４２ 素子取付部
Claims (2)
- 【請求項１】 ゲート長Ｌの異なる複数のＭＩＳＦＥＴ
に関するドレイン電流ＩDのゲート電圧ＶG依存性のデー
タを少なくとも１個の印加ドレイン電圧ＶDについて測
定又は入力する機能と、 ゲート電圧ＶGからしきい値電圧ＶTHを差し引いた値ＶG
−ＶTHとドレイン電圧ＶDとを固定して、複数のＶG−Ｖ
THについて、相互抵抗Ｒ＝（ＶG−ＶTH）／ＩDとゲート
長Ｌとを関係づける回帰直線Ｒ＝ａＬ＋ｂを導出する機
能と、 前記複数の直線が一点に収斂する座標（Ｒ0，Ｌ0）を決
定する機能とを有することを特徴とするデバイス・パラ
メータ抽出装置。 - 【請求項２】 前記しきい値電圧ＶTHは測定又は入力さ
れたドレイン電流ＩDのゲート電圧ＶG依存性のデータか
ら抽出することを特徴とする請求項１に記載のデバイス
・パラメータ抽出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005227A JPH0773129B2 (ja) | 1993-01-14 | 1993-01-14 | デバイス・パラメータ抽出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005227A JPH0773129B2 (ja) | 1993-01-14 | 1993-01-14 | デバイス・パラメータ抽出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216381A JPH06216381A (ja) | 1994-08-05 |
| JPH0773129B2 true JPH0773129B2 (ja) | 1995-08-02 |
Family
ID=11605304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005227A Expired - Lifetime JPH0773129B2 (ja) | 1993-01-14 | 1993-01-14 | デバイス・パラメータ抽出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773129B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4798866B2 (ja) * | 2001-04-05 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | 回路シミュレーション用パラメータ抽出方法 |
| JP4896380B2 (ja) * | 2003-05-16 | 2012-03-14 | 株式会社半導体エネルギー研究所 | 電界効果型トランジスタの評価方法及び当該評価方法を用いた電界効果型トランジスタの作製方法 |
-
1993
- 1993-01-14 JP JP5005227A patent/JPH0773129B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216381A (ja) | 1994-08-05 |
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