JPH0773129B2 - デバイス・パラメータ抽出装置 - Google Patents
デバイス・パラメータ抽出装置Info
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- JPH0773129B2 JPH0773129B2 JP5005227A JP522793A JPH0773129B2 JP H0773129 B2 JPH0773129 B2 JP H0773129B2 JP 5005227 A JP5005227 A JP 5005227A JP 522793 A JP522793 A JP 522793A JP H0773129 B2 JPH0773129 B2 JP H0773129B2
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- gate
- pinch
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Description
【0001】
【産業上の利用分野】本発明は、デバイス・パラメータ
の抽出装置に関し、特にMISFETのピンチオフ領域
長を抽出する機能を有するデバイス・パラメータ抽出装
置に関する。
の抽出装置に関し、特にMISFETのピンチオフ領域
長を抽出する機能を有するデバイス・パラメータ抽出装
置に関する。
【0002】
【従来の技術】回路シミュレーションを行うにあたって
は、回路シミュレータに組み込まれたデバイス・モデル
が実際のデバイス特性を再現するようにパラメータ抽出
を行う。通常のパラメータ抽出の方法を以下に説明す
る。MISFETのドレイン電流IDを与えるデバイス
・モデルは、パラメータの組(p1,…,pN)と3個の
印加電圧(ソース端子の電位を基準点にとれば、ドレイ
ン電圧VD,ゲート電圧V0,基板電圧VSUB)を含む次
のような一般式で表される。 ID=f(p1,…,pN;VD,VG,VSUB) (1)
は、回路シミュレータに組み込まれたデバイス・モデル
が実際のデバイス特性を再現するようにパラメータ抽出
を行う。通常のパラメータ抽出の方法を以下に説明す
る。MISFETのドレイン電流IDを与えるデバイス
・モデルは、パラメータの組(p1,…,pN)と3個の
印加電圧(ソース端子の電位を基準点にとれば、ドレイ
ン電圧VD,ゲート電圧V0,基板電圧VSUB)を含む次
のような一般式で表される。 ID=f(p1,…,pN;VD,VG,VSUB) (1)
【0003】パラメータは、通常物理的意味を持つもの
であり、移動度,飽和速度,ゲート長,チャネル幅など
がある。このうちゲート長など直接測定できる素子寸法
は予め与えておき、抽出の対象とはしない。パラメータ
の数Nは、高精度のモデルでは数10個である。一方、
実測されたデバイスの特性が ID=g(VD,VG,VSUB) (2) で表されるとする。一般的なパラメータ抽出とは、上記
2式が着目する印加電圧範囲全体において、ほぼ一致す
るようにp1〜pNを選択することである。具体的には、
測定を行ったM個の印加電圧の組のうちi番目の印加電
圧での上記2式の値をそれぞれfi,giとおいたとき、
自乗誤差E=Σ(fi−gi)2を最小とするようにパラ
メータp1〜pNを決定する。その導出においては、計算
機プログラムを利用した反復法が一般に用いられる。こ
れは、まず試行的なp1〜pNの初期値を与え、そこから
出発して反復的にp1〜pNを更新していき、その変化が
十分小さくなるまで繰り返すという方法である。
であり、移動度,飽和速度,ゲート長,チャネル幅など
がある。このうちゲート長など直接測定できる素子寸法
は予め与えておき、抽出の対象とはしない。パラメータ
の数Nは、高精度のモデルでは数10個である。一方、
実測されたデバイスの特性が ID=g(VD,VG,VSUB) (2) で表されるとする。一般的なパラメータ抽出とは、上記
2式が着目する印加電圧範囲全体において、ほぼ一致す
るようにp1〜pNを選択することである。具体的には、
測定を行ったM個の印加電圧の組のうちi番目の印加電
圧での上記2式の値をそれぞれfi,giとおいたとき、
自乗誤差E=Σ(fi−gi)2を最小とするようにパラ
メータp1〜pNを決定する。その導出においては、計算
機プログラムを利用した反復法が一般に用いられる。こ
れは、まず試行的なp1〜pNの初期値を与え、そこから
出発して反復的にp1〜pNを更新していき、その変化が
十分小さくなるまで繰り返すという方法である。
【0004】上記のパラメータ抽出においては、単一素
子の特性から式(1)の素子寸法など一部を除くすべて
のパラメータを決定する。ところが、単純にこの方法を
適用すると、モデル中のパラメータは、もともと物理的
に意味を持っているにも関わらず、抽出された値が物理
的常識からかけ離れたものになることが多い。これは式
(1)で表されるモデルが完全には実際の特性と一致し
ないにも関わらず、式(1)と実測との微妙なずれをも
とに無理に多数のパラメータを決定しようとするためで
ある。この欠点を補完するため、しばしば物理的に重要
なパラメータは、上記方法を適用する前に別途測定し決
定される。一例を挙げれば、移動度μEFF(VG−VTHの
関数である)は、ゲート長L,チャネル幅Wが比較的大
きな素子(パラメータ抽出対象の素子とは別のものでよ
い)について、微小なドレイン電圧VDを印加したとき
のドレイン電流IDを測定し、 ID=(W/L)μEFFCOX(VG−VTH)VD (3) なる関係から計算することができる。ここで、COXは単
位面積あたりのゲート酸化膜の容量であり、別途測定可
能である。式(3)は、VD《VG−VTHのときのみ正確
に成立するが、この簡単な関係が成立する条件で測定を
行うことで他のパラメータとは独立に予めμEFFを決定
しておくことができる。他の例として、ゲート長Lと実
効チャネル長LEFFとのずれΔL=L−LEFF、及びソー
ス・ドレイン端子の寄生抵抗値REXを導出する方法が特
開昭54−26667号公報に記載されている。これ
は、ゲート長の異なる複数の素子について、ドレイン電
圧VDが微小なときのソース・ドレイン間抵抗値を測定
することにより、上記値を測定するものである。
子の特性から式(1)の素子寸法など一部を除くすべて
のパラメータを決定する。ところが、単純にこの方法を
適用すると、モデル中のパラメータは、もともと物理的
に意味を持っているにも関わらず、抽出された値が物理
的常識からかけ離れたものになることが多い。これは式
(1)で表されるモデルが完全には実際の特性と一致し
ないにも関わらず、式(1)と実測との微妙なずれをも
とに無理に多数のパラメータを決定しようとするためで
ある。この欠点を補完するため、しばしば物理的に重要
なパラメータは、上記方法を適用する前に別途測定し決
定される。一例を挙げれば、移動度μEFF(VG−VTHの
関数である)は、ゲート長L,チャネル幅Wが比較的大
きな素子(パラメータ抽出対象の素子とは別のものでよ
い)について、微小なドレイン電圧VDを印加したとき
のドレイン電流IDを測定し、 ID=(W/L)μEFFCOX(VG−VTH)VD (3) なる関係から計算することができる。ここで、COXは単
位面積あたりのゲート酸化膜の容量であり、別途測定可
能である。式(3)は、VD《VG−VTHのときのみ正確
に成立するが、この簡単な関係が成立する条件で測定を
行うことで他のパラメータとは独立に予めμEFFを決定
しておくことができる。他の例として、ゲート長Lと実
効チャネル長LEFFとのずれΔL=L−LEFF、及びソー
ス・ドレイン端子の寄生抵抗値REXを導出する方法が特
開昭54−26667号公報に記載されている。これ
は、ゲート長の異なる複数の素子について、ドレイン電
圧VDが微小なときのソース・ドレイン間抵抗値を測定
することにより、上記値を測定するものである。
【0005】
【発明が解決しようとする課題】物理的に意味のあるパ
ラメータ群で記述されたMISFETのモデル式におい
て、反復法だけでは物理的に意味のあるパラメータを抽
出することは困難である。反復法に従来の個別のパラメ
ータ抽出法を組み合わせることで、この点は改善が可能
であるが、個別抽出ができないパラメータについては解
決されず、特にピンチオフ点の位置については、従来抽
出方法がなかった。
ラメータ群で記述されたMISFETのモデル式におい
て、反復法だけでは物理的に意味のあるパラメータを抽
出することは困難である。反復法に従来の個別のパラメ
ータ抽出法を組み合わせることで、この点は改善が可能
であるが、個別抽出ができないパラメータについては解
決されず、特にピンチオフ点の位置については、従来抽
出方法がなかった。
【0006】さて、もしモデルが物理的に無意味なパラ
メータにより与えられていると、各種パラメータを変化
させた場合のモデル特性は、実際の素子のパラメータを
変化させた場合と食い違ってしまう。特に問題となるの
は、特性のゲート長依存性が食い違う点である。すなわ
ち、ゲート長がL1の素子を用いて抽出されたパラメー
タにおいて、L1を別の値L2に変更したときのモデル特
性は、ゲート長がL2である実際の素子特性と異なって
しまう。この現象は、ドレイン電圧VDが小さいバイア
ス領域(線形領域)の特性については前に述べたΔL,
REXを正しく求めておくことで大幅に改善することがで
きるが、ドレイン電圧VDが大きいバイアス範囲(飽和
領域)では、依然として食違いが大きい。その最大の要
因は、飽和領域でのドレイン電流に直接関与するピンチ
オフ点が正しく抽出できないことにある。
メータにより与えられていると、各種パラメータを変化
させた場合のモデル特性は、実際の素子のパラメータを
変化させた場合と食い違ってしまう。特に問題となるの
は、特性のゲート長依存性が食い違う点である。すなわ
ち、ゲート長がL1の素子を用いて抽出されたパラメー
タにおいて、L1を別の値L2に変更したときのモデル特
性は、ゲート長がL2である実際の素子特性と異なって
しまう。この現象は、ドレイン電圧VDが小さいバイア
ス領域(線形領域)の特性については前に述べたΔL,
REXを正しく求めておくことで大幅に改善することがで
きるが、ドレイン電圧VDが大きいバイアス範囲(飽和
領域)では、依然として食違いが大きい。その最大の要
因は、飽和領域でのドレイン電流に直接関与するピンチ
オフ点が正しく抽出できないことにある。
【0007】キャリアがソースからドレインに向かって
走るにつれて速度を増し、ついにその速度が飽和する点
をピンチオフ点と呼び、この点からドレインまでをピン
チオフ領域と称する。ピンチオフ領域では、キャリアは
強い電界に引かれてドレイン引き抜かれるため、MIS
FETの飽和電流を決定する実質的なチャネル長は、ソ
ースからピンチオフ点までの長さとなる。従って、飽和
ドレイン電流を正しく記述するには、この長さを正確に
知る必要がある。
走るにつれて速度を増し、ついにその速度が飽和する点
をピンチオフ点と呼び、この点からドレインまでをピン
チオフ領域と称する。ピンチオフ領域では、キャリアは
強い電界に引かれてドレイン引き抜かれるため、MIS
FETの飽和電流を決定する実質的なチャネル長は、ソ
ースからピンチオフ点までの長さとなる。従って、飽和
ドレイン電流を正しく記述するには、この長さを正確に
知る必要がある。
【0008】従来のパラメータ抽出法では、ピンチオフ
点の位置が正しく記述できないため、特に飽和電流のゲ
ート長L依存性が正しく再現できなかった。すなわち、
いくつかのLの異なる素子を使用する場合は、全ての素
子について別々のパラメータ抽出を行う必要があった。
さらにゲート長のばらつきの影響を評価する場合、モデ
ル・パラメータのゲート長の値を想定されるばらつき分
だけ変化させて回路シミュレーションを行い、回路特性
の変化を調べるのであるが、このような評価が不正確に
なるという欠点があった。
点の位置が正しく記述できないため、特に飽和電流のゲ
ート長L依存性が正しく再現できなかった。すなわち、
いくつかのLの異なる素子を使用する場合は、全ての素
子について別々のパラメータ抽出を行う必要があった。
さらにゲート長のばらつきの影響を評価する場合、モデ
ル・パラメータのゲート長の値を想定されるばらつき分
だけ変化させて回路シミュレーションを行い、回路特性
の変化を調べるのであるが、このような評価が不正確に
なるという欠点があった。
【0009】本発明の目的は、回路シミュレーション用
MISFETモデルのパラメータであるピンチオフ領域
長を正確に抽出するデバイス・パラメータ抽出装置を提
供することにある。
MISFETモデルのパラメータであるピンチオフ領域
長を正確に抽出するデバイス・パラメータ抽出装置を提
供することにある。
【0010】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るデバイス・パラメータ抽出装置は、ゲ
ート長Lの異なる複数のMISFETに関するドレイン
電流IDのゲート電圧VG依存性のデータを少なくとも1
個の印加ドレイン電圧VDについて測定又は入力する機
能と、ゲート電圧VGからしきい値電圧VTHを差し引い
た値VG−VTHとドレイン電圧VDとを固定して、複数の
VG−VTHについて、相互抵抗R=(VG−VTH)/ID
とゲート長Lとを関係づける回帰直線R=aL+bを導
出する機能と、前記複数の直線が一点に収斂する座標R
0,L0)を決定する機能とを有するものである。
め、本発明に係るデバイス・パラメータ抽出装置は、ゲ
ート長Lの異なる複数のMISFETに関するドレイン
電流IDのゲート電圧VG依存性のデータを少なくとも1
個の印加ドレイン電圧VDについて測定又は入力する機
能と、ゲート電圧VGからしきい値電圧VTHを差し引い
た値VG−VTHとドレイン電圧VDとを固定して、複数の
VG−VTHについて、相互抵抗R=(VG−VTH)/ID
とゲート長Lとを関係づける回帰直線R=aL+bを導
出する機能と、前記複数の直線が一点に収斂する座標R
0,L0)を決定する機能とを有するものである。
【0011】また、前記しきい値電圧VTHは測定又は入
力されたドレイン電流IDのゲート電圧VG依存性のデー
タから抽出するものである。
力されたドレイン電流IDのゲート電圧VG依存性のデー
タから抽出するものである。
【0012】
【作用】ゲート長Lの異なる複数のMISFETに関す
るドレイン電流IDのゲート電圧VG依存性のデータを測
定又は入力し、ゲート電圧VGからしきい値電圧VTHを
差し引いた値VG−VTHとドレイン電圧VDとを固定し
て、複数のVG−VTHについて相互抵抗R=(VG−
VTH)/IDとゲート長Lとを関係づける回帰直線R=
aL+bを導出し、これら複数の直線が一点に収斂する
座標(R0,L0)を決定する。
るドレイン電流IDのゲート電圧VG依存性のデータを測
定又は入力し、ゲート電圧VGからしきい値電圧VTHを
差し引いた値VG−VTHとドレイン電圧VDとを固定し
て、複数のVG−VTHについて相互抵抗R=(VG−
VTH)/IDとゲート長Lとを関係づける回帰直線R=
aL+bを導出し、これら複数の直線が一点に収斂する
座標(R0,L0)を決定する。
【0013】
【実施例】以下、本発明の実施例を図により説明する。
【0014】(実施例1)図1は、本発明の第1の実施
例を示すブロック図である。本実施例は、キーボード等
の入力装置1と、プログラム制御により動作するデータ
処理装置2と、ディスプレイ装置等の出力装置3と、電
気計測装置4とから構成される。
例を示すブロック図である。本実施例は、キーボード等
の入力装置1と、プログラム制御により動作するデータ
処理装置2と、ディスプレイ装置等の出力装置3と、電
気計測装置4とから構成される。
【0015】データ処理装置2は、計測制御部21と、
しきい値電圧抽出部22と、回帰直線導出部23と、ピ
ンチオフ領域長計算部24とを備える。電気計測装置4
は、計測部41と、素子取付部42とを備える。
しきい値電圧抽出部22と、回帰直線導出部23と、ピ
ンチオフ領域長計算部24とを備える。電気計測装置4
は、計測部41と、素子取付部42とを備える。
【0016】次に図1及び図2を参照して、本実施例の
動作について説明する。まず、パラメータ抽出を行う対
象の素子と同一プロセスによって製造されたゲート長L
の異なる複数のMISFETからなる被測定素子群5を
用意し、予めこれを素子取付部42に取り付けておく。
素子取付部42は、ウェハ状態の素子にプローブ(針)
を立てる場合は、プローバ,パッケージに組み込まれた
素子を測定する場合はパッケージ取付用のソケットであ
る。測定対象素子は、素子取付部42を介して電気的に
計測部41に接続される。
動作について説明する。まず、パラメータ抽出を行う対
象の素子と同一プロセスによって製造されたゲート長L
の異なる複数のMISFETからなる被測定素子群5を
用意し、予めこれを素子取付部42に取り付けておく。
素子取付部42は、ウェハ状態の素子にプローブ(針)
を立てる場合は、プローバ,パッケージに組み込まれた
素子を測定する場合はパッケージ取付用のソケットであ
る。測定対象素子は、素子取付部42を介して電気的に
計測部41に接続される。
【0017】計測制御部21は、計測部41を制御し
て、前記複数の測定対象素子のドレイン電流ID対ゲー
ト電圧VG特性を測定し、そのデータを取り込む(ステ
ップS1)。この測定は、ドレイン電圧VDを固定し、
少なくとも1個のドレイン電圧値について行う。例え
ば、nチャネル素子の場合は、VD=0.1,3.5V
において、VG=0〜5Vを0.5Vきざみで変化させ
てドレイン電流IDを測定する。通常測定は、前記複数
の測定対象素子を順次切り替えながら行う。その切り替
えは、計測部41内に備えられたスイッチを切り替える
か、又は素子取付部42としてプローバを使用する場合
に、素子取付部42のプローブ(針)を立てる位置を移
動することで行う。これら切り替えは計測制御部21に
より制御される。
て、前記複数の測定対象素子のドレイン電流ID対ゲー
ト電圧VG特性を測定し、そのデータを取り込む(ステ
ップS1)。この測定は、ドレイン電圧VDを固定し、
少なくとも1個のドレイン電圧値について行う。例え
ば、nチャネル素子の場合は、VD=0.1,3.5V
において、VG=0〜5Vを0.5Vきざみで変化させ
てドレイン電流IDを測定する。通常測定は、前記複数
の測定対象素子を順次切り替えながら行う。その切り替
えは、計測部41内に備えられたスイッチを切り替える
か、又は素子取付部42としてプローバを使用する場合
に、素子取付部42のプローブ(針)を立てる位置を移
動することで行う。これら切り替えは計測制御部21に
より制御される。
【0018】測定されたID対VG特性データは、しきい
値電圧抽出部22に供給される。しきい値電圧抽出部2
2は、前記ID対VG特性のデータよりしきい値電圧VTH
を抽出する(ステップS2)。VTHとは、MISFET
がオン状態とオフ状態のちょうど境界とみなされるゲー
ト電圧である。VTHは、例えばVDが十分小さい(0.
1V程度以下)とき、ID対VGプロットの傾きが最大と
なる点での接線をID=0にまで延ばした点でのVGと定
義する。この定義に基づいてVTHを抽出するには、ステ
ップS1においてVDが微小な場合のID対VG特性を測
定しておく必要があるが、本発明の目的であるピンチオ
フ領域長の抽出には、この方法が望ましい。別の定義で
は、IDがある値(一例を上げれば、1μA)となるゲ
ート電圧と定義する。いずれにしても、VTHは、入力さ
れたID対VG特性から導出することができる。しきい値
VTHの抽出は、ゲート長依存性が小さいと思われる場合
は1個の測定対象素子に対して行えば良く、厳密を期す
には、全測定対象素子に対して個別に求める。また、厳
密には、しきい値電圧は、ドレイン電圧VD依存性があ
るから、測定を行った各々のVDについて抽出を行って
も良い。
値電圧抽出部22に供給される。しきい値電圧抽出部2
2は、前記ID対VG特性のデータよりしきい値電圧VTH
を抽出する(ステップS2)。VTHとは、MISFET
がオン状態とオフ状態のちょうど境界とみなされるゲー
ト電圧である。VTHは、例えばVDが十分小さい(0.
1V程度以下)とき、ID対VGプロットの傾きが最大と
なる点での接線をID=0にまで延ばした点でのVGと定
義する。この定義に基づいてVTHを抽出するには、ステ
ップS1においてVDが微小な場合のID対VG特性を測
定しておく必要があるが、本発明の目的であるピンチオ
フ領域長の抽出には、この方法が望ましい。別の定義で
は、IDがある値(一例を上げれば、1μA)となるゲ
ート電圧と定義する。いずれにしても、VTHは、入力さ
れたID対VG特性から導出することができる。しきい値
VTHの抽出は、ゲート長依存性が小さいと思われる場合
は1個の測定対象素子に対して行えば良く、厳密を期す
には、全測定対象素子に対して個別に求める。また、厳
密には、しきい値電圧は、ドレイン電圧VD依存性があ
るから、測定を行った各々のVDについて抽出を行って
も良い。
【0019】以下に述べる作業は、一般には測定を行っ
た複数のドレイン電圧VDについて行う。そのとき、各
ステップを全てのVDについて並行して行ってもよい
し、それぞれのVDについて全ステップを行うことを繰
り返しても良いが、これは、本発明の本質とは関係な
い。そこで、以下では単一のVDに対する動作のみを説
明する。
た複数のドレイン電圧VDについて行う。そのとき、各
ステップを全てのVDについて並行して行ってもよい
し、それぞれのVDについて全ステップを行うことを繰
り返しても良いが、これは、本発明の本質とは関係な
い。そこで、以下では単一のVDに対する動作のみを説
明する。
【0020】しきい値電圧抽出部22により求められた
VTHの値は、ID対VG特性のデータとともに回帰直線導
出部23に供給される。回帰直線導出部23は、まずV
G−VTHが特定の値V1,V2,…,VNとなるときのID
を各ゲート長Lに対して求める。V1〜VNとしては、例
えば1,1.5,2,2.5,3Vとする。V1〜VNに
対応するVGは、必ずしも測定を行ったVGと一致しない
から、IDを補間により決定する。ただし、VTHのL依
存性を無視する場合は、V1〜VNとして測定を行ったV
GそのものにVTHを加えたものとし(すなわちVG−VTH
のかわりにVGそのものを使用し)、IDに関する補間を
省略しても良い。次に各V1〜VNに対して、R=(VG
−VTH)/IDのゲート長Lに対するプロットに関し、
回帰直線R=aL+bの係数aとbを最小自乗法などに
より導出する(ステップS3)。R対Lのプロットの例
を図3に示す。これは、チャネル幅1μm,ゲート酸化
膜厚10nmのnチャネルMOSFETのデータであ
る。プロットが測定点,直線群は各VG−VTHでのデー
タに対する回帰直線群である。V1〜VNに対応する複数
の直線はほぼ一点に収斂する。
VTHの値は、ID対VG特性のデータとともに回帰直線導
出部23に供給される。回帰直線導出部23は、まずV
G−VTHが特定の値V1,V2,…,VNとなるときのID
を各ゲート長Lに対して求める。V1〜VNとしては、例
えば1,1.5,2,2.5,3Vとする。V1〜VNに
対応するVGは、必ずしも測定を行ったVGと一致しない
から、IDを補間により決定する。ただし、VTHのL依
存性を無視する場合は、V1〜VNとして測定を行ったV
GそのものにVTHを加えたものとし(すなわちVG−VTH
のかわりにVGそのものを使用し)、IDに関する補間を
省略しても良い。次に各V1〜VNに対して、R=(VG
−VTH)/IDのゲート長Lに対するプロットに関し、
回帰直線R=aL+bの係数aとbを最小自乗法などに
より導出する(ステップS3)。R対Lのプロットの例
を図3に示す。これは、チャネル幅1μm,ゲート酸化
膜厚10nmのnチャネルMOSFETのデータであ
る。プロットが測定点,直線群は各VG−VTHでのデー
タに対する回帰直線群である。V1〜VNに対応する複数
の直線はほぼ一点に収斂する。
【0021】以上で求められた、各VG−VTH=V1〜V
Nに対する回帰直線の係数aとbは、ピンチオフ領域長
抽出部24に供給される。ピンチオフ領域長抽出部24
は、aとbの値に演算を施して、前記の直線が一点に収
斂する座標を求める(ステップS4)。その座標を(L
0,R0)とおけば、L−L0は、ソースとピンチオフ点
との距離に相当する。すなわち、L0とは、図4におい
てゲート長と実効チャネル長のずれΔLとピンチオフ領
域超LPとの和ΔL+LPに等しい。ΔLは、すでに述べ
たように別途抽出することができ、その値が分かってい
れば、LPが同時に判明する。以上により計算されたL0
又はLPの値は、出力装置4に出力される(ステップS
5)。
Nに対する回帰直線の係数aとbは、ピンチオフ領域長
抽出部24に供給される。ピンチオフ領域長抽出部24
は、aとbの値に演算を施して、前記の直線が一点に収
斂する座標を求める(ステップS4)。その座標を(L
0,R0)とおけば、L−L0は、ソースとピンチオフ点
との距離に相当する。すなわち、L0とは、図4におい
てゲート長と実効チャネル長のずれΔLとピンチオフ領
域超LPとの和ΔL+LPに等しい。ΔLは、すでに述べ
たように別途抽出することができ、その値が分かってい
れば、LPが同時に判明する。以上により計算されたL0
又はLPの値は、出力装置4に出力される(ステップS
5)。
【0022】L0を計算するには、図3に示すような直
線のうち2本を選び、その交点の座標をaとbとから求
めればよい。特にVG−VTHとしてV1とV2,V2と
V3,…のようにVG−VTHが近接する2直線について
(L0,R0)を順次計算していくことでL0のVG−VTH
依存性を求めることができる。また、複数のVG−VTH
についての平均的なL0を計算してもよい。一例とし
て、2本の直線の複数の組から求めたL0の平均を求め
れば良い。また、別の例としてR0の分散を最小化する
ようにL0を決めるには、 L0=−Cov(a,b)/Var(a) (4) と計算すればよい。ここでCov(a,b)とVar
(a)はそれぞれaとbとの共分散,aの分散を表す。
線のうち2本を選び、その交点の座標をaとbとから求
めればよい。特にVG−VTHとしてV1とV2,V2と
V3,…のようにVG−VTHが近接する2直線について
(L0,R0)を順次計算していくことでL0のVG−VTH
依存性を求めることができる。また、複数のVG−VTH
についての平均的なL0を計算してもよい。一例とし
て、2本の直線の複数の組から求めたL0の平均を求め
れば良い。また、別の例としてR0の分散を最小化する
ようにL0を決めるには、 L0=−Cov(a,b)/Var(a) (4) と計算すればよい。ここでCov(a,b)とVar
(a)はそれぞれaとbとの共分散,aの分散を表す。
【0023】(実施例2)図5は、本発明の第2の実施
例を示すブロック図である。本実施例は、キーボード等
の入力装置1と、プログラム制御により動作するデータ
処理装置2と、ディスプレイ装置等の出力装置3とから
構成される。
例を示すブロック図である。本実施例は、キーボード等
の入力装置1と、プログラム制御により動作するデータ
処理装置2と、ディスプレイ装置等の出力装置3とから
構成される。
【0024】データ処理装置2は、データ入力部25
と、しきい値電圧抽出部22と、回帰直線抽出部23
と、ピンチオフ領域長計算部24とを備える。
と、しきい値電圧抽出部22と、回帰直線抽出部23
と、ピンチオフ領域長計算部24とを備える。
【0025】次に図5と図2を参照して、本実施例の動
作について説明する。本実施例は、第1の実施例におけ
る素子特性の測定を行う機能を取り除き、代わりにID
対VG特性のデータを外部から入力するようにしたもの
である。
作について説明する。本実施例は、第1の実施例におけ
る素子特性の測定を行う機能を取り除き、代わりにID
対VG特性のデータを外部から入力するようにしたもの
である。
【0026】その動作においては、まず、何らかの方法
で用意されたID対VG特性データがデータ入力部25に
入力される(ステップS1)。そのデータはしきい値電
圧抽出部に供給され、以下の動作は第1の実施例と同様
である。
で用意されたID対VG特性データがデータ入力部25に
入力される(ステップS1)。そのデータはしきい値電
圧抽出部に供給され、以下の動作は第1の実施例と同様
である。
【0027】本実施例では、ID対VG特性データとし
て、別途測定装置により採取されたものや、デバイス・
シミュレーションにより計算されたものなどを使用し、
キーボードや可搬型補助記憶装置(フロッピーディスク
など)を介してデータ入力部25に供給する。
て、別途測定装置により採取されたものや、デバイス・
シミュレーションにより計算されたものなどを使用し、
キーボードや可搬型補助記憶装置(フロッピーディスク
など)を介してデータ入力部25に供給する。
【0028】図3に示すような交点がピンチオフ点と対
応する根拠を以下に説明するMISFETの飽和ドレイ
ン電流IDは、近似的に次の関係式を満足する。 R=(VG−VTH)/ID ={2/WμEFFCOX(VG−VTH)}(L−L0) +(1/WCOXvSAT) (5) ここで、L−L0はソースからピンチオフ点までの距
離,Wはチャネル幅,μEFFは実効移動度,COXは単位
面積あたりのゲート酸化膜の容量,vSATはキャリアの
飽和速度である。L0はピンチオフ領域LPにゲート長L
と実効チャネル長LEFFのずれΔLを加算した長さに等
しく、その大きさはゲート長Lによらずほぼ一定であ
り、ゲート電圧VG依存性も小さい。また、式(5)の
最右辺の第2の項のゲート電圧VG依存性は小さい。従
って、式(5)は、R対L平面上の直線に対応し、この
直線は、VG−VTHを変化させても、固定した点(L0,
1/WCOXvSAT)を通過する。従って、このような固
定点の座標からピンチオフ点を知ることができる。
応する根拠を以下に説明するMISFETの飽和ドレイ
ン電流IDは、近似的に次の関係式を満足する。 R=(VG−VTH)/ID ={2/WμEFFCOX(VG−VTH)}(L−L0) +(1/WCOXvSAT) (5) ここで、L−L0はソースからピンチオフ点までの距
離,Wはチャネル幅,μEFFは実効移動度,COXは単位
面積あたりのゲート酸化膜の容量,vSATはキャリアの
飽和速度である。L0はピンチオフ領域LPにゲート長L
と実効チャネル長LEFFのずれΔLを加算した長さに等
しく、その大きさはゲート長Lによらずほぼ一定であ
り、ゲート電圧VG依存性も小さい。また、式(5)の
最右辺の第2の項のゲート電圧VG依存性は小さい。従
って、式(5)は、R対L平面上の直線に対応し、この
直線は、VG−VTHを変化させても、固定した点(L0,
1/WCOXvSAT)を通過する。従って、このような固
定点の座標からピンチオフ点を知ることができる。
【0029】以上の説明では、素子の寸法としてゲート
長Lを使用してきたが、これに代えて設計上のゲート長
や実効チャネル長LEFF=L−ΔLを用いてもよい。特
にLの代わりに実効チャネル長を用いた場合、抽出され
たL0はピンチオフ領域長LPと等しくなる。
長Lを使用してきたが、これに代えて設計上のゲート長
や実効チャネル長LEFF=L−ΔLを用いてもよい。特
にLの代わりに実効チャネル長を用いた場合、抽出され
たL0はピンチオフ領域長LPと等しくなる。
【0030】
【発明の効果】以上説明したように本発明によるデバイ
ス・パラメータ抽出装置は、ゲート長Lの異なる複数の
MISFETを用い、かつ式(5)に示した簡単な関係
式を利用してMISFETのピンチオフ点を示すパラメ
ータL0を抽出する。このため、単一のMISFETの
特性を複雑なモデル式にフィッティングを行う従来のパ
ラメータ抽出法では不可能であった、物理的に正しいピ
ンチオフ点の抽出を高精度で行うことが可能である。ま
た、本方法によるパラメータを用いることにより、回路
シミュレーションの精度、特に抽出対象素子と異なるゲ
ート長を持つ素子に対するシミュレーションの精度を向
上できるという効果を有する。
ス・パラメータ抽出装置は、ゲート長Lの異なる複数の
MISFETを用い、かつ式(5)に示した簡単な関係
式を利用してMISFETのピンチオフ点を示すパラメ
ータL0を抽出する。このため、単一のMISFETの
特性を複雑なモデル式にフィッティングを行う従来のパ
ラメータ抽出法では不可能であった、物理的に正しいピ
ンチオフ点の抽出を高精度で行うことが可能である。ま
た、本方法によるパラメータを用いることにより、回路
シミュレーションの精度、特に抽出対象素子と異なるゲ
ート長を持つ素子に対するシミュレーションの精度を向
上できるという効果を有する。
【図1】本発明の第1の実施例を説明するブロック図で
ある。
ある。
【図2】第1及び第2の実施例を説明するフローチャー
トである。
トである。
【図3】相互抵抗Rとゲート長Lの関係の例を示す図で
ある。
ある。
【図4】L0とピンチオフ領域長LPとの関係を説明する
ための図である。
ための図である。
【図5】本発明の第2の実施例を説明するブロック図で
ある。
ある。
【符号の説明】 1 入力装置 2 データ処理装置 3 出力装置 4 電気計測装置 5 被測定素子群 21 計測制御部 22 しきい値電圧抽出部 23 回帰直線導出部 24 ピンチオフ領域長抽出部 25 データ入力部 41 計測部 42 素子取付部
Claims (2)
- 【請求項1】 ゲート長Lの異なる複数のMISFET
に関するドレイン電流IDのゲート電圧VG依存性のデー
タを少なくとも1個の印加ドレイン電圧VDについて測
定又は入力する機能と、 ゲート電圧VGからしきい値電圧VTHを差し引いた値VG
−VTHとドレイン電圧VDとを固定して、複数のVG−V
THについて、相互抵抗R=(VG−VTH)/IDとゲート
長Lとを関係づける回帰直線R=aL+bを導出する機
能と、 前記複数の直線が一点に収斂する座標(R0,L0)を決
定する機能とを有することを特徴とするデバイス・パラ
メータ抽出装置。 - 【請求項2】 前記しきい値電圧VTHは測定又は入力さ
れたドレイン電流IDのゲート電圧VG依存性のデータか
ら抽出することを特徴とする請求項1に記載のデバイス
・パラメータ抽出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5005227A JPH0773129B2 (ja) | 1993-01-14 | 1993-01-14 | デバイス・パラメータ抽出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5005227A JPH0773129B2 (ja) | 1993-01-14 | 1993-01-14 | デバイス・パラメータ抽出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06216381A JPH06216381A (ja) | 1994-08-05 |
JPH0773129B2 true JPH0773129B2 (ja) | 1995-08-02 |
Family
ID=11605304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5005227A Expired - Lifetime JPH0773129B2 (ja) | 1993-01-14 | 1993-01-14 | デバイス・パラメータ抽出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0773129B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4798866B2 (ja) * | 2001-04-05 | 2011-10-19 | Okiセミコンダクタ株式会社 | 回路シミュレーション用パラメータ抽出方法 |
JP4896380B2 (ja) * | 2003-05-16 | 2012-03-14 | 株式会社半導体エネルギー研究所 | 電界効果型トランジスタの評価方法及び当該評価方法を用いた電界効果型トランジスタの作製方法 |
-
1993
- 1993-01-14 JP JP5005227A patent/JPH0773129B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06216381A (ja) | 1994-08-05 |
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