JPH0613617A - パワーｍｏｓｆｅｔトランジスタの製造方法 - Google Patents
パワーｍｏｓｆｅｔトランジスタの製造方法Info
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- JPH0613617A JPH0613617A JP5057922A JP5792293A JPH0613617A JP H0613617 A JPH0613617 A JP H0613617A JP 5057922 A JP5057922 A JP 5057922A JP 5792293 A JP5792293 A JP 5792293A JP H0613617 A JPH0613617 A JP H0613617A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8232—Field-effect technology
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-
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】
【目的】 標準のパワーＭＯＳＦＥＴプロセスにわずか
な工程を加えるのみでデュアルゲート薄膜トランジスタ
が製造できるようにする。 【構成】 単結晶シリコンから作られた第１のゲート領
域（２２）を有するパワーＭＯＳＦＥＴプロセスを使用
したデュアルゲート薄膜トランジスタの製造方法であ
る。誘電層（２５）が単結晶シリコンの上に形成され
る。第１のゲート電極（５８）は第１のゲート領域（２
２）に接触する。薄膜トランジスタは誘電層（２５）の
上の多結晶シリコンの第１のアイランドの上に作成され
る。薄膜トランジスタは第２のゲート電極（５５）、お
よびドレインおよびソース電極（５６，５７）を有し、
ドレインおよびソース電極は多結晶シリコンの第１のア
イランド（２９）の異なる部分に接触する。好ましく
は、第１のゲート電極（５８）は第２のゲート電極（５
５）に結合される。
な工程を加えるのみでデュアルゲート薄膜トランジスタ
が製造できるようにする。 【構成】 単結晶シリコンから作られた第１のゲート領
域（２２）を有するパワーＭＯＳＦＥＴプロセスを使用
したデュアルゲート薄膜トランジスタの製造方法であ
る。誘電層（２５）が単結晶シリコンの上に形成され
る。第１のゲート電極（５８）は第１のゲート領域（２
２）に接触する。薄膜トランジスタは誘電層（２５）の
上の多結晶シリコンの第１のアイランドの上に作成され
る。薄膜トランジスタは第２のゲート電極（５５）、お
よびドレインおよびソース電極（５６，５７）を有し、
ドレインおよびソース電極は多結晶シリコンの第１のア
イランド（２９）の異なる部分に接触する。好ましく
は、第１のゲート電極（５８）は第２のゲート電極（５
５）に結合される。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には、薄膜ト
ランジスタに関し、かつ、より特定的には、パワーＭＯ
ＳＦＥＴプロセスによって製造されるデュアルゲート薄
膜トランジスタに関する。
ランジスタに関し、かつ、より特定的には、パワーＭＯ
ＳＦＥＴプロセスによって製造されるデュアルゲート薄
膜トランジスタに関する。
【０００２】
【従来の技術】デュアルゲート薄膜トランジスタを製造
するための１つの手法は３層の多結晶シリコン（ｐｏｌ
ｙｓｉｌｉｃｏｎ）を使用し、これら３つの層の内の２
つがゲート領域を形成するようにすることである。
するための１つの手法は３層の多結晶シリコン（ｐｏｌ
ｙｓｉｌｉｃｏｎ）を使用し、これら３つの層の内の２
つがゲート領域を形成するようにすることである。
【０００３】
【発明が解決しようとする課題】残念なことに、この手
法はパワーＭＯＳＦＥＴプロセスにいくつかの処理ステ
ップを加える。さらに、多結晶シリコンを付加的なゲー
トとして有するデュアルゲート薄膜トランジスタをパワ
ーＭＯＳＦＥＴプロセスに導入することはコストがかか
る。従って、現存する集積回路製造プロセス、特にパワ
ーＭＯＳＦＥＴプロセスに容易にかつ低価格で統合され
るデュアルゲート薄膜トランジスタを製造する方法を持
つことが有利である。
法はパワーＭＯＳＦＥＴプロセスにいくつかの処理ステ
ップを加える。さらに、多結晶シリコンを付加的なゲー
トとして有するデュアルゲート薄膜トランジスタをパワ
ーＭＯＳＦＥＴプロセスに導入することはコストがかか
る。従って、現存する集積回路製造プロセス、特にパワ
ーＭＯＳＦＥＴプロセスに容易にかつ低価格で統合され
るデュアルゲート薄膜トランジスタを製造する方法を持
つことが有利である。
【０００４】
【課題を解決するための手段および作用】簡単に述べる
と、本発明はパワーＭＯＳプロセスを使用したデュアル
ゲート薄膜トランジスタの製造方法である。第１の導電
形の単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）半導体
材料は第２の導電形の第１の領域および第２の領域を有
する。該第１の領域はパワーＭＯＳＦＥＴトランジスタ
のためのベース（基本）領域として作用し、一方前記第
２の領域はデュアルゲート薄膜トランジスタの第１のゲ
ート領域のためのアイソレーション領域として作用す
る。
と、本発明はパワーＭＯＳプロセスを使用したデュアル
ゲート薄膜トランジスタの製造方法である。第１の導電
形の単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）半導体
材料は第２の導電形の第１の領域および第２の領域を有
する。該第１の領域はパワーＭＯＳＦＥＴトランジスタ
のためのベース（基本）領域として作用し、一方前記第
２の領域はデュアルゲート薄膜トランジスタの第１のゲ
ート領域のためのアイソレーション領域として作用す
る。
【０００５】ゲート誘電材料が前記単結晶半導体材料の
１つの面上に形成されこれは薄膜トランジスタの第１の
ゲートおよびパワーＭＯＳＦＥＴゲートのための誘電体
材料として作用する。薄膜トランジスタの多結晶ハウジ
ング部のアイランドが前記第１のゲート領域の上部に形
成される。前記第１のゲート領域の上部の多結晶シリコ
ンのアイランドはドレイン領域、ソース領域、および該
ソースおよびドレイン領域の間のチャネル領域を有す
る。第１のゲート電極が前記第１のゲート領域に結合さ
れる。
１つの面上に形成されこれは薄膜トランジスタの第１の
ゲートおよびパワーＭＯＳＦＥＴゲートのための誘電体
材料として作用する。薄膜トランジスタの多結晶ハウジ
ング部のアイランドが前記第１のゲート領域の上部に形
成される。前記第１のゲート領域の上部の多結晶シリコ
ンのアイランドはドレイン領域、ソース領域、および該
ソースおよびドレイン領域の間のチャネル領域を有す
る。第１のゲート電極が前記第１のゲート領域に結合さ
れる。
【０００６】前記薄膜トランジスタは、ゲート領域の上
部に、前記多結晶シリコンのアイランドの一部の上にか
つ該多結晶シリコンのアイランドの一部からゲート酸化
膜によって絶縁された第２のゲート電極を有する。該第
２のゲート電極は金属または多結晶シリコンでよい。好
ましくは、前記薄膜トランジスタの第１および第２のゲ
ート電極は互いに結合される。
部に、前記多結晶シリコンのアイランドの一部の上にか
つ該多結晶シリコンのアイランドの一部からゲート酸化
膜によって絶縁された第２のゲート電極を有する。該第
２のゲート電極は金属または多結晶シリコンでよい。好
ましくは、前記薄膜トランジスタの第１および第２のゲ
ート電極は互いに結合される。
【０００７】
【実施例】図１〜図２は、製造の各進行段階における、
本発明の１実施例の一部の高度に拡大した断面図を示
す。図１は、その上に配置されたエピタキシャル層１１
を有する単結晶半導体基板１０を示す。エピタキシャル
層１１および基板１０は単結晶半導体材料である。エピ
タキシャル層１１は主要面１２として作用する頭部面１
２を有する。好ましくは、基板１０およびエピタキシャ
ル層１１はＮ導電形のものであり、この場合基板１０は
エピタキシャル層１１よりも高い濃度のＮ導電形不純物
材料を有する。高い濃度の領域は一般にＮ＋導電形を有
するものとして表される。例えば、基板１０は、ほぼ８
×１０１８〜１×１０２０アトム／ｃｍ３の範囲の濃度
を有するひ素によってドーピングされ、かつエピタキシ
ャル層１１は、ほぼ、６×１０１３〜５×１０１６アト
ム／ｃｍ３の範囲の濃度を有するひ素によってドーピン
グされる。Ｎ導電形の他の適切な不純物材料はアンチモ
ンである。ここではＮチャネルのパワーＭＯＳＦＥＴが
説明されているが、ＰチャネルのパワーＭＯＳＦＥＴも
使用できることが理解されるべきである。Ｐチャネルの
パワーＭＯＳＦＥＴの製造工程は当業者には明らかであ
る。
本発明の１実施例の一部の高度に拡大した断面図を示
す。図１は、その上に配置されたエピタキシャル層１１
を有する単結晶半導体基板１０を示す。エピタキシャル
層１１および基板１０は単結晶半導体材料である。エピ
タキシャル層１１は主要面１２として作用する頭部面１
２を有する。好ましくは、基板１０およびエピタキシャ
ル層１１はＮ導電形のものであり、この場合基板１０は
エピタキシャル層１１よりも高い濃度のＮ導電形不純物
材料を有する。高い濃度の領域は一般にＮ＋導電形を有
するものとして表される。例えば、基板１０は、ほぼ８
×１０１８〜１×１０２０アトム／ｃｍ３の範囲の濃度
を有するひ素によってドーピングされ、かつエピタキシ
ャル層１１は、ほぼ、６×１０１３〜５×１０１６アト
ム／ｃｍ３の範囲の濃度を有するひ素によってドーピン
グされる。Ｎ導電形の他の適切な不純物材料はアンチモ
ンである。ここではＮチャネルのパワーＭＯＳＦＥＴが
説明されているが、ＰチャネルのパワーＭＯＳＦＥＴも
使用できることが理解されるべきである。Ｐチャネルの
パワーＭＯＳＦＥＴの製造工程は当業者には明らかであ
る。
【０００８】誘電材料１３の第１の層が主要面１２上に
設けられる。好ましくは、第１層の誘電材料１３は、ほ
ぼ、６，０００および１０，０００オングストロームの
間の範囲の厚さを有する酸化物である。第１の誘電層１
３は誘電材料が酸化物である場合はフィールド酸化膜と
して作用し、かつ一般にフィールドまたは初期酸化物と
称される。第１の誘電層１３のための誘電材料のタイプ
は本発明を制限するものではない。第１の誘電層１３は
当業者によく知られた手段（図示せず）を使用してエッ
チングされ、頭部または主要面１２へと伸びる、少なく
とも３つの開口１５，１６，および１７をそこに提供す
る。第１の開口１５は頭部面１２の第１の部分を露出
し、第２の開口１６は頭部面１２の第２の部分を露出
し、かつ第３の開口１７は頭部面１２の第３の部分を露
出する。頭部面１２の露出された第１の部分はパワーＭ
ＯＳＦＥＴのアクティブ領域の一部とも称される。
設けられる。好ましくは、第１層の誘電材料１３は、ほ
ぼ、６，０００および１０，０００オングストロームの
間の範囲の厚さを有する酸化物である。第１の誘電層１
３は誘電材料が酸化物である場合はフィールド酸化膜と
して作用し、かつ一般にフィールドまたは初期酸化物と
称される。第１の誘電層１３のための誘電材料のタイプ
は本発明を制限するものではない。第１の誘電層１３は
当業者によく知られた手段（図示せず）を使用してエッ
チングされ、頭部または主要面１２へと伸びる、少なく
とも３つの開口１５，１６，および１７をそこに提供す
る。第１の開口１５は頭部面１２の第１の部分を露出
し、第２の開口１６は頭部面１２の第２の部分を露出
し、かつ第３の開口１７は頭部面１２の第３の部分を露
出する。頭部面１２の露出された第１の部分はパワーＭ
ＯＳＦＥＴのアクティブ領域の一部とも称される。
【０００９】第１のフォトマスク層（図示せず）が第１
の誘電層１３上に形成されかつ第１の開口１５、第２の
開口１６および第３の開口１７を充填する。好ましくは
該第１のフォトマスク層はフォトレジストである。該フ
ォトマスク層は技術的によく知られた手段を用いてパタ
ーニングされ第１の開口１５および第２の開口１６を再
び開く。共にエピタキシャル層１１と反対の導電形を有
しかつ主要面１２に延在する、一般にベース領域と称さ
れる第１のドーピングされた領域１８および第２のドー
ピングされた領域２０が、通常、それぞれ第１の開口１
５および第２の開口１６を介してドーパントをイオン注
入し、引き続きアニーリングおよびアクティベイション
を行うことにより、形成される。好ましくは、前記ドー
パントは、ほぼ、１×１０１８および１×１０２０アト
ム／ｃｍ３の間の範囲の表面濃度を有するボロンであ
る。ベース領域１８および第２のドーピングされた領域
２０を形成するのにはイオン注入が好ましいが、他の方
法も使用できる。ベース領域１８はまた第１の領域また
は第１の部分と称され、一方第２のドーピングされた領
域２０はまた第２の領域または第２の部分と称される。
の誘電層１３上に形成されかつ第１の開口１５、第２の
開口１６および第３の開口１７を充填する。好ましくは
該第１のフォトマスク層はフォトレジストである。該フ
ォトマスク層は技術的によく知られた手段を用いてパタ
ーニングされ第１の開口１５および第２の開口１６を再
び開く。共にエピタキシャル層１１と反対の導電形を有
しかつ主要面１２に延在する、一般にベース領域と称さ
れる第１のドーピングされた領域１８および第２のドー
ピングされた領域２０が、通常、それぞれ第１の開口１
５および第２の開口１６を介してドーパントをイオン注
入し、引き続きアニーリングおよびアクティベイション
を行うことにより、形成される。好ましくは、前記ドー
パントは、ほぼ、１×１０１８および１×１０２０アト
ム／ｃｍ３の間の範囲の表面濃度を有するボロンであ
る。ベース領域１８および第２のドーピングされた領域
２０を形成するのにはイオン注入が好ましいが、他の方
法も使用できる。ベース領域１８はまた第１の領域また
は第１の部分と称され、一方第２のドーピングされた領
域２０はまた第２の領域または第２の部分と称される。
【００１０】ベース領域１８はパワーＭＯＳＦＥＴデバ
イスの少なくとも１つのチャネル領域およびソース領域
を収容する。第２のドーピングされた領域２０はデュア
ルゲート薄膜トランジスタの第１のゲートのための接合
アイソレーション領域として作用し、その結果、第２の
ドーピングされた領域２０は一般にアイソレーション領
域２０と称される。アイソレーション領域２０は薄膜ト
ランジスタのアクティブ領域として作用する。ベース領
域１８およびアイソレーション領域２０は基板１０内に
伸びないようにエピタキシャル層１１よりも浅いことが
望ましい。これによってベース領域１８と基板１０との
間およびアイソレーション領域２０と基板１０との間に
より高いブレイクダウンおよびより低いリーケージを与
えることが可能になる。
イスの少なくとも１つのチャネル領域およびソース領域
を収容する。第２のドーピングされた領域２０はデュア
ルゲート薄膜トランジスタの第１のゲートのための接合
アイソレーション領域として作用し、その結果、第２の
ドーピングされた領域２０は一般にアイソレーション領
域２０と称される。アイソレーション領域２０は薄膜ト
ランジスタのアクティブ領域として作用する。ベース領
域１８およびアイソレーション領域２０は基板１０内に
伸びないようにエピタキシャル層１１よりも浅いことが
望ましい。これによってベース領域１８と基板１０との
間およびアイソレーション領域２０と基板１０との間に
より高いブレイクダウンおよびより低いリーケージを与
えることが可能になる。
【００１１】技術的によく知られた手段を用いて、前記
第１のフォトマスク層が除去され、かつ第２のフォトマ
スク層（図示せず）が第１の誘電層１３上に形成され、
そして第１の開口１５、第２の開口１６、および第３の
開口１７を満たす。第２のフォトマスク層は、例えば、
フォトレジストとすることができる。第２のフォトマス
ク層がパターニングされ、それによって第３の開口１７
および第２の開口１６の中央部分が再び開かれる。エピ
タキシャル層１１と同じ導電形でありかつ主要面１２に
伸びる第３のドーピングされた領域２１および第４のド
ーピングされた領域２２が、典型的には、第２のフォト
マスク層における前記開口を通して不純物材料をイオン
注入することにより形成される。好ましくは、ドーピン
グされた領域２１および２２の不純物材料は、ほぼ、８
×１０１８および１×１０２０アトム／ｃｍ３の間の濃
度を有するひ素である。第３のドーピングされた領域２
１はパワーＭＯＳＦＥＴトランジスタのためのバイアス
コンタクト領域として作用する。第４のドーピングされ
た領域２２はデュアルゲート薄膜トランジスタの第１の
ゲートとして作用しかつ通常第１のゲート領域２２と称
される。第２のフォトマスク層が除去される。
第１のフォトマスク層が除去され、かつ第２のフォトマ
スク層（図示せず）が第１の誘電層１３上に形成され、
そして第１の開口１５、第２の開口１６、および第３の
開口１７を満たす。第２のフォトマスク層は、例えば、
フォトレジストとすることができる。第２のフォトマス
ク層がパターニングされ、それによって第３の開口１７
および第２の開口１６の中央部分が再び開かれる。エピ
タキシャル層１１と同じ導電形でありかつ主要面１２に
伸びる第３のドーピングされた領域２１および第４のド
ーピングされた領域２２が、典型的には、第２のフォト
マスク層における前記開口を通して不純物材料をイオン
注入することにより形成される。好ましくは、ドーピン
グされた領域２１および２２の不純物材料は、ほぼ、８
×１０１８および１×１０２０アトム／ｃｍ３の間の濃
度を有するひ素である。第３のドーピングされた領域２
１はパワーＭＯＳＦＥＴトランジスタのためのバイアス
コンタクト領域として作用する。第４のドーピングされ
た領域２２はデュアルゲート薄膜トランジスタの第１の
ゲートとして作用しかつ通常第１のゲート領域２２と称
される。第２のフォトマスク層が除去される。
【００１２】例えば酸化物の、誘電材料１４が第１の誘
電層１３の上に形成されかつ第１の開口１５、第２の開
口１６および第３の開口１７を充填する。好ましくは、
誘電材料１４の厚さは、ほぼ、５，０００オングストロ
ームである。第３のフォトマスク層（図示せず）が誘電
材料１４の上に形成される。第３のフォトマスク層は、
例えば、フォトレジストでよい。第３のフォトマスク層
が、技術的によく知られた手段を用いてパターニングさ
れる。第１のドーピングされた領域１８上の中心部に位
置する誘電材料１４の第１のセクション２３および第３
の開口１７に隣接する誘電材料１４の第２のセクション
は第３のフォトマスク層によっておおわれた状態に留ま
っている。誘電材料１４のおおわれていない部分はエッ
チングされて第１の開口１５内でかつ第１のセクション
２３に隣接する頭部面１２を露出し、かつ第２の開口１
６および第３の開口１７内の頭部面１２を露出する。第
１のセクション２３はほぼ５，０００オングストローム
の厚さを有しかつ通常保護膜（ｐｒｏｔｅｃｔｉｖｅ
ｆｉｌｍ）２３と称される。
電層１３の上に形成されかつ第１の開口１５、第２の開
口１６および第３の開口１７を充填する。好ましくは、
誘電材料１４の厚さは、ほぼ、５，０００オングストロ
ームである。第３のフォトマスク層（図示せず）が誘電
材料１４の上に形成される。第３のフォトマスク層は、
例えば、フォトレジストでよい。第３のフォトマスク層
が、技術的によく知られた手段を用いてパターニングさ
れる。第１のドーピングされた領域１８上の中心部に位
置する誘電材料１４の第１のセクション２３および第３
の開口１７に隣接する誘電材料１４の第２のセクション
は第３のフォトマスク層によっておおわれた状態に留ま
っている。誘電材料１４のおおわれていない部分はエッ
チングされて第１の開口１５内でかつ第１のセクション
２３に隣接する頭部面１２を露出し、かつ第２の開口１
６および第３の開口１７内の頭部面１２を露出する。第
１のセクション２３はほぼ５，０００オングストローム
の厚さを有しかつ通常保護膜（ｐｒｏｔｅｃｔｉｖｅ
ｆｉｌｍ）２３と称される。
【００１３】次に図２を参照すると、第１の誘電層１３
が第１のゲート領域２２上の主要面１２からかつ保護膜
２３に隣接する主要面１２の部分から除去されている。
第１の誘電層１３の上記部分を除去するには技術的によ
く知られた方法が使用される。第３のフォトマスク層が
除去される。
が第１のゲート領域２２上の主要面１２からかつ保護膜
２３に隣接する主要面１２の部分から除去されている。
第１の誘電層１３の上記部分を除去するには技術的によ
く知られた方法が使用される。第３のフォトマスク層が
除去される。
【００１４】誘電材料２５の第２の層は主要面１２の露
出された部分、第１の誘電層１３、保護膜２３および第
２のセクション１９を含む露出された表面構造をおおっ
ている。好ましくは、誘電材料２５の第２の層は、ほ
ぼ、４００および１，１００オングストロームの間の範
囲の厚さを有する酸化物である。第２層の誘電材料２５
は、図５に示されるように、リアルゲート薄膜トランジ
スタの第１のゲー誘電材料としてかつパワーＭＯＳＦＥ
Ｔトランジスタのための第１のゲート誘電材料として作
用する。
出された部分、第１の誘電層１３、保護膜２３および第
２のセクション１９を含む露出された表面構造をおおっ
ている。好ましくは、誘電材料２５の第２の層は、ほ
ぼ、４００および１，１００オングストロームの間の範
囲の厚さを有する酸化物である。第２層の誘電材料２５
は、図５に示されるように、リアルゲート薄膜トランジ
スタの第１のゲー誘電材料としてかつパワーＭＯＳＦＥ
Ｔトランジスタのための第１のゲート誘電材料として作
用する。
【００１５】次に図３を参照すると、多結晶シリコン層
３３が第２層の誘電材料２５上に与えられている。多結
晶シリコン層３３は技術的によく知られた方法によって
エッチングされ第２層の誘電材料２５へと延在する少な
くとも１つの開口３４を提供する。開口３４は第１のド
ーピングされた領域１８の上部にありかつ該第１のドー
ピングされた領域１８を越えて横方向に伸びている。図
３の開口３４は第１のドーピングされた領域１８内に横
方向に制限されているように見えるが、第１のドーピン
グされた領域１８は後のドーピング工程によって広げら
れる。図３は１つの開口３４を示しているが、複数の開
口３４を多結晶シリコン層３３に形成することができ、
それによってパワーＭＯＳＦＥＴトランジスタのための
複数のチャネル領域を提供できることが理解されるべき
である。
３３が第２層の誘電材料２５上に与えられている。多結
晶シリコン層３３は技術的によく知られた方法によって
エッチングされ第２層の誘電材料２５へと延在する少な
くとも１つの開口３４を提供する。開口３４は第１のド
ーピングされた領域１８の上部にありかつ該第１のドー
ピングされた領域１８を越えて横方向に伸びている。図
３の開口３４は第１のドーピングされた領域１８内に横
方向に制限されているように見えるが、第１のドーピン
グされた領域１８は後のドーピング工程によって広げら
れる。図３は１つの開口３４を示しているが、複数の開
口３４を多結晶シリコン層３３に形成することができ、
それによってパワーＭＯＳＦＥＴトランジスタのための
複数のチャネル領域を提供できることが理解されるべき
である。
【００１６】多結晶シリコン２９の第１のアイランドが
技術的によく知られた手段を用いて第１のゲート領域２
２の上に形成される。多結晶シリコンの第１のアイラン
ド２９は第１のゲート領域２２を越えて横方向に延在し
ているが、第２のドーピングされた領域２０内に制限さ
れている。多結晶シリコンの第１のアイランド２９は第
２層の誘電材料２５へと伸びている堀（ｍｏａｔ）３５
によって多結晶シリコン層３３から分離されている。多
結晶シリコン層３３の残りの部分はパワーＭＯＳＦＥＴ
のゲートを形成する。
技術的によく知られた手段を用いて第１のゲート領域２
２の上に形成される。多結晶シリコンの第１のアイラン
ド２９は第１のゲート領域２２を越えて横方向に延在し
ているが、第２のドーピングされた領域２０内に制限さ
れている。多結晶シリコンの第１のアイランド２９は第
２層の誘電材料２５へと伸びている堀（ｍｏａｔ）３５
によって多結晶シリコン層３３から分離されている。多
結晶シリコン層３３の残りの部分はパワーＭＯＳＦＥＴ
のゲートを形成する。
【００１７】さらに、第３のドーピングされた領域２１
上の多結晶シリコン層３３の一部は除去され、それによ
って第２層の誘電材料２５の一部を露出している。第２
層の誘電材料２５の露出した部分は横方向に第３のドー
ピングされた領域２１を越えて伸びている。例えばフォ
トレジストの、第４のフォトマスク層（図示せず）を第
２層の誘電材料２５、多結晶シリコン層３３、多結晶シ
リコンの第１のアイランド２９および保護膜２３の被覆
されていない部分の上に形成することができる。第４の
フォトマスク層が技術的によく知られた手段を用いてパ
ターニングされ第１の開口３４を再び開く。ベース領域
１８と同じ導電形の不純物材料が第１の開口３４を介し
てエピタキシャル層１１に導入される。好ましくは、こ
の不純物材料はほぼ２×１０１７アトム／ｃｍ３の表面
濃度を有するボロンである。この注入は、図４に示され
るように、第１のドーパント領域１８の大きさを横方向
に増大させる。第４のフォトマスク層が除去される。こ
の第４のフォトマスク層は望ましいが必須のものではな
いことを理解すべきである。
上の多結晶シリコン層３３の一部は除去され、それによ
って第２層の誘電材料２５の一部を露出している。第２
層の誘電材料２５の露出した部分は横方向に第３のドー
ピングされた領域２１を越えて伸びている。例えばフォ
トレジストの、第４のフォトマスク層（図示せず）を第
２層の誘電材料２５、多結晶シリコン層３３、多結晶シ
リコンの第１のアイランド２９および保護膜２３の被覆
されていない部分の上に形成することができる。第４の
フォトマスク層が技術的によく知られた手段を用いてパ
ターニングされ第１の開口３４を再び開く。ベース領域
１８と同じ導電形の不純物材料が第１の開口３４を介し
てエピタキシャル層１１に導入される。好ましくは、こ
の不純物材料はほぼ２×１０１７アトム／ｃｍ３の表面
濃度を有するボロンである。この注入は、図４に示され
るように、第１のドーパント領域１８の大きさを横方向
に増大させる。第４のフォトマスク層が除去される。こ
の第４のフォトマスク層は望ましいが必須のものではな
いことを理解すべきである。
【００１８】好ましくは、例えば、フォトレジストの、
第５のフォトマスク層（図示せず）が第２の誘電材料２
５、多結晶シリコン層３３、多結晶シリコンの第１のア
イランド２９および保護膜２３の被覆されていない部分
の上に形成される。第５のフォトマスク層が、技術的に
よく知られた手段を用いて、パターニングされ、第１の
開口を再び開き、多結晶シリコン層の一部を露出し、か
つ多結晶シリコンの第１のアイランド２９の第１の部分
３６および第２の部分３７を露出する。基板１０と同じ
導電形を有する不純物材料が第１の開口３４を通して注
入され、それぞれ、第４および第５のドーピングされた
領域３１および３２を形成する。Ｎ＋導電形を有する基
板１０に対しては、それぞれ、第４および第５のドーピ
ングされた領域３１および３２を形成する不純物材料も
またＮ＋導電形のものである。好ましくは、前記不純物
材料は、ほぼ、８×１０１８および１×１０２０アトム
／ｃｍ３の間の濃度を有するひ素である。さらに、第１
の導電形の不純物材料が多結晶シリコンの第１のアイラ
ンド２９の、それぞれ、第１および第２の部分３６およ
び３７に注入される。第１の導電形の不純物材料はＮチ
ャネル薄膜トランジスタの実施例についてはＮ＋であり
かつ、それぞれ、第４および第５のドーピングされた領
域３１および３２を形成したのと同じ注入から得られ
る。第５のフォトマスク層が除去される。
第５のフォトマスク層（図示せず）が第２の誘電材料２
５、多結晶シリコン層３３、多結晶シリコンの第１のア
イランド２９および保護膜２３の被覆されていない部分
の上に形成される。第５のフォトマスク層が、技術的に
よく知られた手段を用いて、パターニングされ、第１の
開口を再び開き、多結晶シリコン層の一部を露出し、か
つ多結晶シリコンの第１のアイランド２９の第１の部分
３６および第２の部分３７を露出する。基板１０と同じ
導電形を有する不純物材料が第１の開口３４を通して注
入され、それぞれ、第４および第５のドーピングされた
領域３１および３２を形成する。Ｎ＋導電形を有する基
板１０に対しては、それぞれ、第４および第５のドーピ
ングされた領域３１および３２を形成する不純物材料も
またＮ＋導電形のものである。好ましくは、前記不純物
材料は、ほぼ、８×１０１８および１×１０２０アトム
／ｃｍ３の間の濃度を有するひ素である。さらに、第１
の導電形の不純物材料が多結晶シリコンの第１のアイラ
ンド２９の、それぞれ、第１および第２の部分３６およ
び３７に注入される。第１の導電形の不純物材料はＮチ
ャネル薄膜トランジスタの実施例についてはＮ＋であり
かつ、それぞれ、第４および第５のドーピングされた領
域３１および３２を形成したのと同じ注入から得られ
る。第５のフォトマスク層が除去される。
【００１９】第６のフォトマスク層（図示せず）が第２
の誘電層２５、多結晶シリコン層３３、多結晶の第１の
アイランド２９および保護膜２３上に形成できる。好ま
しくは、第６のフォトマスク層はフォトレジストであ
る。第６のフォトマスク層は、技術的によく知られた手
段を用いて、パターニングされ多結晶シリコンの第１の
アイランド２９の第３の部分３８の頭部面を露出する。
第３の部分３８は、それぞれ、第１および第２の部分３
６および３７の間に挟まれかつ該第１および第２の部分
３６および３７と隣接する。
の誘電層２５、多結晶シリコン層３３、多結晶の第１の
アイランド２９および保護膜２３上に形成できる。好ま
しくは、第６のフォトマスク層はフォトレジストであ
る。第６のフォトマスク層は、技術的によく知られた手
段を用いて、パターニングされ多結晶シリコンの第１の
アイランド２９の第３の部分３８の頭部面を露出する。
第３の部分３８は、それぞれ、第１および第２の部分３
６および３７の間に挟まれかつ該第１および第２の部分
３６および３７と隣接する。
【００２０】技術的によく知られているように、エンハ
ンスメントおよびデプレッションモードのトランジスタ
のための典型的な注入は集積薄膜トランジスタに必ずし
も加える必要はない。例えば、Ｎチャネルのエンハンス
メントモード薄膜トランジスタの実施例においては、Ｐ
−導電形の不純物材料を多結晶シリコンの第１のアイラ
ンド２９の第３の部分３８に注入することができる。Ｎ
チャネル薄膜トランジスタの実施例によれば、第３の部
分３８の好ましい不純物材料は、ほぼ、６×１０１３お
よび５×１０１６アトム／ｃｍ３の間の濃度を有するボ
ロンである。
ンスメントおよびデプレッションモードのトランジスタ
のための典型的な注入は集積薄膜トランジスタに必ずし
も加える必要はない。例えば、Ｎチャネルのエンハンス
メントモード薄膜トランジスタの実施例においては、Ｐ
−導電形の不純物材料を多結晶シリコンの第１のアイラ
ンド２９の第３の部分３８に注入することができる。Ｎ
チャネル薄膜トランジスタの実施例によれば、第３の部
分３８の好ましい不純物材料は、ほぼ、６×１０１３お
よび５×１０１６アトム／ｃｍ３の間の濃度を有するボ
ロンである。
【００２１】典型的なＦＥＴトランジスタと異なり、エ
ンハンスメントモードの薄膜トランジスタはＮ−導電形
の不純物材料を有するか、あるいは何らの不純物材料も
第３の部分３８に注入されないで形成することができ
る。さらに、Ｎチャネルのデプレッションモード薄膜ト
ランジスタは第３の部分３８にＮ−導電形の不純物材料
を注入することにより形成できる。さらに、デプレッシ
ョンモードの薄膜トランジスタは第３の部分３８への何
らの注入も行われずに形成することができる。薄膜トラ
ンジスタのタイプ、エンハンスメントモードまたはデプ
レッションモード、は、それぞれ、第１、第２および第
３の部分３６，３７および３８における不純物濃度によ
って決定される。当業者は、それぞれ、第１、第２およ
び第３の部分３６，３７および３８のドーピングレベル
を所望の薄膜トランジスタのタイプに応じてどのように
して変えるかを理解するであろう。
ンハンスメントモードの薄膜トランジスタはＮ−導電形
の不純物材料を有するか、あるいは何らの不純物材料も
第３の部分３８に注入されないで形成することができ
る。さらに、Ｎチャネルのデプレッションモード薄膜ト
ランジスタは第３の部分３８にＮ−導電形の不純物材料
を注入することにより形成できる。さらに、デプレッシ
ョンモードの薄膜トランジスタは第３の部分３８への何
らの注入も行われずに形成することができる。薄膜トラ
ンジスタのタイプ、エンハンスメントモードまたはデプ
レッションモード、は、それぞれ、第１、第２および第
３の部分３６，３７および３８における不純物濃度によ
って決定される。当業者は、それぞれ、第１、第２およ
び第３の部分３６，３７および３８のドーピングレベル
を所望の薄膜トランジスタのタイプに応じてどのように
して変えるかを理解するであろう。
【００２２】本発明の薄膜トランジスタはＮチャネルト
ランジスタに限定されないことを理解すべきである。Ｐ
チャネル薄膜トランジスタの実施例においては、第１の
導電形はＰ＋である。Ｐ＋導電形の不純物材料は多結晶
シリコンの第１のアイランド２９の、それぞれ、第１お
よび第２の部分３６および３７に注入される。好ましく
は、Ｐ＋不純物材料は、ほぼ、８×１０１８および１×
１０２０アトム／ｃｍ３の濃度を有するボロンである。
ランジスタに限定されないことを理解すべきである。Ｐ
チャネル薄膜トランジスタの実施例においては、第１の
導電形はＰ＋である。Ｐ＋導電形の不純物材料は多結晶
シリコンの第１のアイランド２９の、それぞれ、第１お
よび第２の部分３６および３７に注入される。好ましく
は、Ｐ＋不純物材料は、ほぼ、８×１０１８および１×
１０２０アトム／ｃｍ３の濃度を有するボロンである。
【００２３】Ｎチャネル薄膜トランジスタのように、エ
ンハンスメントモードのＰチャネル薄膜トランジスタは
Ｎ−導電形、Ｐ−導電形の不純物材料を第３の部分３８
に導入することにより、あるいは何らの注入も第３の部
分３８に行わずに形成することができる。例えば、Ｐチ
ャネルエンハンスメントモード薄膜トランジスタはＮ−
導電形の不純物材料を第３の部分３８に注入することに
より形成できる。不純物材料は、例えば、ほぼ、６×１
０１３および５×１０１６アトム／ｃｍ３の間の範囲の
濃度を有するひ素とすることができる。Ｎチャネル薄膜
トランジスタと同様に、薄膜トランジスタのタイプは、
それぞれ、第１、第２および第３の部分３６，３７およ
び３８における不純物濃度の関数である。
ンハンスメントモードのＰチャネル薄膜トランジスタは
Ｎ−導電形、Ｐ−導電形の不純物材料を第３の部分３８
に導入することにより、あるいは何らの注入も第３の部
分３８に行わずに形成することができる。例えば、Ｐチ
ャネルエンハンスメントモード薄膜トランジスタはＮ−
導電形の不純物材料を第３の部分３８に注入することに
より形成できる。不純物材料は、例えば、ほぼ、６×１
０１３および５×１０１６アトム／ｃｍ３の間の範囲の
濃度を有するひ素とすることができる。Ｎチャネル薄膜
トランジスタと同様に、薄膜トランジスタのタイプは、
それぞれ、第１、第２および第３の部分３６，３７およ
び３８における不純物濃度の関数である。
【００２４】次に図４を参照すると、第３層の誘電材料
４０が第２層の誘電材料２５、多結晶シリコン層３３、
多結晶の第１のアイランド２９、保護膜２３の露出部分
上、および開口３４に形成される。第７のフォトマスク
層（図示せず）が第３層の誘電材料４０上に形成され
る。好ましくは、第７のフォトマスク層はフォトレジス
トである。第７のフォトマスク層および下に横たわる誘
電材料４０は、それぞれ、技術的によく知られた手段を
用いてパターニングされかつエッチングされて多結晶シ
リコンの第１のアイランド２９の一部を露出し、その部
分はゲート領域２２の上にありかつ第１の誘電層１３に
よって横方向に制限されている。第７のフォトマスク層
が除去される。
４０が第２層の誘電材料２５、多結晶シリコン層３３、
多結晶の第１のアイランド２９、保護膜２３の露出部分
上、および開口３４に形成される。第７のフォトマスク
層（図示せず）が第３層の誘電材料４０上に形成され
る。好ましくは、第７のフォトマスク層はフォトレジス
トである。第７のフォトマスク層および下に横たわる誘
電材料４０は、それぞれ、技術的によく知られた手段を
用いてパターニングされかつエッチングされて多結晶シ
リコンの第１のアイランド２９の一部を露出し、その部
分はゲート領域２２の上にありかつ第１の誘電層１３に
よって横方向に制限されている。第７のフォトマスク層
が除去される。
【００２５】技術的によく知られた手段を用いて、第４
層の誘電材料４５が多結晶シリコンの第１のアイランド
２９の露出部分および誘電材料４０の層の上に形成され
る。第４層の誘電材料４５は第３の部分の頭部面および
多結晶シリコンのアイランド２９の第１および第２の部
分のセクションをおおっている。好ましくは、第４層の
誘電材料４５は、ほぼ、４００および１，１００オング
ストロームの間の厚さを有する。第４層の誘電材料４５
は第２のゲート電極のためのゲート酸化物とも称される
第２のゲート誘電体として作用し、該第２のゲート電極
は頭部ゲート電極である。
層の誘電材料４５が多結晶シリコンの第１のアイランド
２９の露出部分および誘電材料４０の層の上に形成され
る。第４層の誘電材料４５は第３の部分の頭部面および
多結晶シリコンのアイランド２９の第１および第２の部
分のセクションをおおっている。好ましくは、第４層の
誘電材料４５は、ほぼ、４００および１，１００オング
ストロームの間の厚さを有する。第４層の誘電材料４５
は第２のゲート電極のためのゲート酸化物とも称される
第２のゲート誘電体として作用し、該第２のゲート電極
は頭部ゲート電極である。
【００２６】第８のフォトマスク層（図示せず）が第３
層の誘電材料４０および第４層の誘電材料４５の上に形
成される。第８のフォトマスク層は、技術的によく知ら
れた手段を用いて、パターニングされ第３層の誘電材料
４０の複数の部分を露出する複数の開口を形成する。誘
電材料４０の露出部分は、下に横たわる誘電材料と共
に、技術的によく知られた手段を用いて、除去され頭部
面１２の一部、多結晶シリコン層３３の一部、および多
結晶シリコンのアイランド２９を露出する。第８のフォ
トマスク層が除去されかつ頭部面１２の一部、多結晶シ
リコン層３３の少なくとも一部、および多結晶シリコン
のアイランド２９の一部の上に電気的コンタクトが形成
される。第１、第２、第３、第４、第５、第６、第７お
よび第８のフォトマスク層に対してフォトレジストを使
用することは本発明の限定ではない。電気的コンタクト
の形成は引き続くパラグラフにおいて説明する。
層の誘電材料４０および第４層の誘電材料４５の上に形
成される。第８のフォトマスク層は、技術的によく知ら
れた手段を用いて、パターニングされ第３層の誘電材料
４０の複数の部分を露出する複数の開口を形成する。誘
電材料４０の露出部分は、下に横たわる誘電材料と共
に、技術的によく知られた手段を用いて、除去され頭部
面１２の一部、多結晶シリコン層３３の一部、および多
結晶シリコンのアイランド２９を露出する。第８のフォ
トマスク層が除去されかつ頭部面１２の一部、多結晶シ
リコン層３３の少なくとも一部、および多結晶シリコン
のアイランド２９の一部の上に電気的コンタクトが形成
される。第１、第２、第３、第４、第５、第６、第７お
よび第８のフォトマスク層に対してフォトレジストを使
用することは本発明の限定ではない。電気的コンタクト
の形成は引き続くパラグラフにおいて説明する。
【００２７】バイアスコンタクト用開口４１が第３のド
ーピングされた領域２１の上の誘電材料４５，４０およ
び２５をエッチングすることにより形成され、該エッチ
ングは第３のドーピングされた領域２１の主要面１２を
露出する。パワーＭＯＳＦＥＴのゲートコンタクト用開
口４６が多結晶シリコン層３３の一部の上の誘電材料４
５および４０をエッチングすることにより形成されそれ
によって多結晶シリコン層３３の頭部面が露出する。パ
ワーＭＯＳＦＥＴのソースコンタクト用開口３９がベー
ス領域１８の一部上の誘電材料４５および４０をエッチ
ングすることにより形成され、それによりベース領域１
８の主要面１２を露出する。
ーピングされた領域２１の上の誘電材料４５，４０およ
び２５をエッチングすることにより形成され、該エッチ
ングは第３のドーピングされた領域２１の主要面１２を
露出する。パワーＭＯＳＦＥＴのゲートコンタクト用開
口４６が多結晶シリコン層３３の一部の上の誘電材料４
５および４０をエッチングすることにより形成されそれ
によって多結晶シリコン層３３の頭部面が露出する。パ
ワーＭＯＳＦＥＴのソースコンタクト用開口３９がベー
ス領域１８の一部上の誘電材料４５および４０をエッチ
ングすることにより形成され、それによりベース領域１
８の主要面１２を露出する。
【００２８】デュアルゲート薄膜トランジスタのグラン
ドコンクタト用開口４４がアイソレーション領域２０の
一部の上の誘電材料４５，４０，２０および１３をエッ
チングすることにより形成され、それによってアイソレ
ーション領域２０の該一部が露出される。デュアルゲー
ト薄膜トランジスタのドレインコンタクト用開口４２が
第１の部分３６のセクションの上の誘電材料４５および
４０をエッチングすることにより形成され、それによっ
て第１の部分３６の該セクションが露出される。デュア
ルゲート薄膜トランジスタのソースコンタクト用開口４
３が第２の部分３７のセクションの上の誘電材料４５お
よび４０をエッチングすることにより形成され、それに
よって第２の部分３７の前記セクションが露出される。
当業者は、それぞれ、第１、第２、第３および第４層の
誘電材料１３，２５，４０および４５の部分をどのよう
にしてエッチングするかを理解するであろう。例えば、
それぞれ、第１、第２、第３および第４層の誘電材料１
３，２５，４０および４５についての酸化物の実施例に
おいては、エッチング工程を行う適切な方法はエッチン
グされるべき所望の領域をフッ化水素酸（ｈｙｄｒｏｆ
ｌｕｏｒｉｃ ａｃｉｄ）のような酸化物特定エッチャ
ントにさらすことである。
ドコンクタト用開口４４がアイソレーション領域２０の
一部の上の誘電材料４５，４０，２０および１３をエッ
チングすることにより形成され、それによってアイソレ
ーション領域２０の該一部が露出される。デュアルゲー
ト薄膜トランジスタのドレインコンタクト用開口４２が
第１の部分３６のセクションの上の誘電材料４５および
４０をエッチングすることにより形成され、それによっ
て第１の部分３６の該セクションが露出される。デュア
ルゲート薄膜トランジスタのソースコンタクト用開口４
３が第２の部分３７のセクションの上の誘電材料４５お
よび４０をエッチングすることにより形成され、それに
よって第２の部分３７の前記セクションが露出される。
当業者は、それぞれ、第１、第２、第３および第４層の
誘電材料１３，２５，４０および４５の部分をどのよう
にしてエッチングするかを理解するであろう。例えば、
それぞれ、第１、第２、第３および第４層の誘電材料１
３，２５，４０および４５についての酸化物の実施例に
おいては、エッチング工程を行う適切な方法はエッチン
グされるべき所望の領域をフッ化水素酸（ｈｙｄｒｏｆ
ｌｕｏｒｉｃ ａｃｉｄ）のような酸化物特定エッチャ
ントにさらすことである。
【００２９】次に図５を参照すると、技術的によく知ら
れた手段を使用して、バイアス電極４８が第３のドーピ
ングされた領域２１の主要面１２とコンタクトしてい
る。バイアス電極４８は望ましいが必須のものでないこ
とを理解すべきである。パワーＭＯＳＦＥＴのゲート電
極４９は図４の開口４６を通して多結晶シリコン層３３
の露出した頭部面とコンタクトする。パワーＭＯＳＦＥ
Ｔのソース電極５１は図４の開口３９を通して主要面１
２の露出部分と接触する。パワーＭＯＳＦＥＴのドレイ
ン電極５２は基板１０の背面またはドレイン領域と接触
する。パワーＭＯＳＦＥＴのゲート電極４９、ソース電
極５１およびドレイン電極５２は、例えば、アルミニウ
ムとすることができる。
れた手段を使用して、バイアス電極４８が第３のドーピ
ングされた領域２１の主要面１２とコンタクトしてい
る。バイアス電極４８は望ましいが必須のものでないこ
とを理解すべきである。パワーＭＯＳＦＥＴのゲート電
極４９は図４の開口４６を通して多結晶シリコン層３３
の露出した頭部面とコンタクトする。パワーＭＯＳＦＥ
Ｔのソース電極５１は図４の開口３９を通して主要面１
２の露出部分と接触する。パワーＭＯＳＦＥＴのドレイ
ン電極５２は基板１０の背面またはドレイン領域と接触
する。パワーＭＯＳＦＥＴのゲート電極４９、ソース電
極５１およびドレイン電極５２は、例えば、アルミニウ
ムとすることができる。
【００３０】さらに、薄膜トランジスタのドレイン電極
５６は第１の部分３６の露出セクションと接触する。ソ
ース電極５７は第２の部分３７の露出セクションと接触
する。グランド用電極または第２のバイアス電極６０は
アイソレーション領域２０の露出した第１の部分と接触
する。グランド用電極６０は望ましいが必須のものでな
いことを理解すべきである。デュアルゲート薄膜トラン
ジスタの第２のゲート電極５５は多結晶シリコンの第１
のアイランド２９の第３の部分３８上の第２層の誘電材
料２５の頭部面と接触する。
５６は第１の部分３６の露出セクションと接触する。ソ
ース電極５７は第２の部分３７の露出セクションと接触
する。グランド用電極または第２のバイアス電極６０は
アイソレーション領域２０の露出した第１の部分と接触
する。グランド用電極６０は望ましいが必須のものでな
いことを理解すべきである。デュアルゲート薄膜トラン
ジスタの第２のゲート電極５５は多結晶シリコンの第１
のアイランド２９の第３の部分３８上の第２層の誘電材
料２５の頭部面と接触する。
【００３１】図６は、本発明のデュアルゲート薄膜トラ
ンジスタ部分の１実施例の頭部面図を示す。アイソレー
ション領域２０は第１のゲート領域２２を収容する。グ
ランド用電極６０はアイソレーション領域２０に接触し
ている。多結晶シリコンのアイランド２９は第２のドー
ピングされた領域２０の一部および第１のゲート領域２
２の一部の上にある。第２のゲート電極５５がソース電
極５７とドレイン電極５６との間に形成されている。第
１のゲート電極５７は第１のゲート領域２２と接触して
いる。好ましくは、第１のゲート電極５８は導電性相互
接続５９によって第２のゲート電極５５に結合する。第
１のゲート電極５８、第２のゲート電極５５、ソース電
極５７、ドレイン電極５６、および導電性相互接続５９
は、例えば、アルミニウムでよい。当業者は、それぞ
れ、ドレインおよびソース電極５６および５７はデュア
ルゲート薄膜トランジスタについては相互交換可能であ
ることを理解するであろう。
ンジスタ部分の１実施例の頭部面図を示す。アイソレー
ション領域２０は第１のゲート領域２２を収容する。グ
ランド用電極６０はアイソレーション領域２０に接触し
ている。多結晶シリコンのアイランド２９は第２のドー
ピングされた領域２０の一部および第１のゲート領域２
２の一部の上にある。第２のゲート電極５５がソース電
極５７とドレイン電極５６との間に形成されている。第
１のゲート電極５７は第１のゲート領域２２と接触して
いる。好ましくは、第１のゲート電極５８は導電性相互
接続５９によって第２のゲート電極５５に結合する。第
１のゲート電極５８、第２のゲート電極５５、ソース電
極５７、ドレイン電極５６、および導電性相互接続５９
は、例えば、アルミニウムでよい。当業者は、それぞ
れ、ドレインおよびソース電極５６および５７はデュア
ルゲート薄膜トランジスタについては相互交換可能であ
ることを理解するであろう。
【００３２】
【発明の効果】以上のように、デュアルゲート薄膜トラ
ンジスタを製造する方法が示されたことが理解されるべ
きである。特に、本方法は標準的なパワーＭＯＳＦＥＴ
プロセスに組込まれ、その場合パワーＭＯＳＦＥＴおよ
びデュアルゲート薄膜トランジスタは同じ半導体材料を
使用して形成することができる。実際に、パワーＭＯＳ
ＦＥＴプロセスにデュアルゲート薄膜トランジスタを加
えることは標準的なパワーＭＯＳＦＥＴプロセスに対し
単一の注入工程のみを加えるに過ぎない。その上、単結
晶エピタキシャル層がデュアルゲート薄膜トランジスタ
のゲートの１つとして作用し、それによってデュアルゲ
ート薄膜トランジスタを形成する伝統的な手法と比較し
てデュアルゲート薄膜トランジスタを形成する上でコス
トおよび複雑さを低減することができる。
ンジスタを製造する方法が示されたことが理解されるべ
きである。特に、本方法は標準的なパワーＭＯＳＦＥＴ
プロセスに組込まれ、その場合パワーＭＯＳＦＥＴおよ
びデュアルゲート薄膜トランジスタは同じ半導体材料を
使用して形成することができる。実際に、パワーＭＯＳ
ＦＥＴプロセスにデュアルゲート薄膜トランジスタを加
えることは標準的なパワーＭＯＳＦＥＴプロセスに対し
単一の注入工程のみを加えるに過ぎない。その上、単結
晶エピタキシャル層がデュアルゲート薄膜トランジスタ
のゲートの１つとして作用し、それによってデュアルゲ
ート薄膜トランジスタを形成する伝統的な手法と比較し
てデュアルゲート薄膜トランジスタを形成する上でコス
トおよび複雑さを低減することができる。
【図１】本発明の１実施例の方法によって製造されるト
ランジスタの一部を製造の各進行段階において示す拡大
断面図である。
ランジスタの一部を製造の各進行段階において示す拡大
断面図である。
【図２】本発明の１実施例のトランジスタの一部を製造
の各進行段階において示す拡大断面図である。
の各進行段階において示す拡大断面図である。
【図３】図２に示される段階に続く製造段階における本
発明の１実施例によるトランジスタの一部を示す拡大斜
視図である。
発明の１実施例によるトランジスタの一部を示す拡大斜
視図である。
【図４】図３に示された段階に続く製造段階における本
発明の１実施例の方法によって製造されるトランジスタ
を示す拡大断面図である。
発明の１実施例の方法によって製造されるトランジスタ
を示す拡大断面図である。
【図５】本発明の１実施例の方法によって製造されるト
ランジスタを示す拡大断面図である。
ランジスタを示す拡大断面図である。
【図６】本発明の１実施例によるデュアルゲート薄膜ト
ランジスタの一部を示す頭部面図である。
ランジスタの一部を示す頭部面図である。
１０ 基板 １１ エピタキシャル層 １２ 主要面 １３ 第１層の誘電材料 １５，１６，１７ 開口 １８ 第１のドーピングされた領域 ２０ 第２のドーピングされた領域 ２１ 第３のドーピングされた領域 ２２ 第４のドーピングされた領域 ２３ 保護膜 ２５ 第２層の誘電材料 ２９ 多結晶シリコンの第１のアイランド ３３ 多結晶シリコン層 ３４ 開口 ３１ 第４のドーピングされた領域 ３２ 第５のドーピングされた領域 ５５ 第２のゲート電極 ５６ ドレイン電極 ５７ ソース電極 ５８ 第１のゲート電極
フロントページの続き (72)発明者 ステファン・ピー・ロブ アメリカ合衆国アリゾナ州85284、テンプ、 ウエスト・グリーンツリー・ドライブ 211
Claims (2)
- 【請求項１】 一体化された薄膜トランジスタを有する
パワーＭＯＳＦＥＴトランジスタの製造方法であって、 パワーＭＯＳＦＥＴ用のアクティブ領域および薄膜トラ
ンジスタ用のアクティブ領域を有する第１の導電形の単
結晶半導体材料（１１）を提供する段階であって、前記
パワーＭＯＳＦＥＴ用のアクティブ領域は第２の導電形
の第１の領域（１８）を備え、該第１の領域は前記半導
体材料の表面（１２）に延在し、前記薄膜トランジスタ
用のアクティブ領域は前記第２の導電形の第２の領域
（２０）を備え、該第２の領域は前記半導体材料の前記
表面（１２）に延在するもの、 前記半導体材料の前記表面（１２）に延在する前記薄膜
トランジスタ用のアクティブ領域内に前記第１の導電形
の領域（２２）を形成する段階、 前記パワーＭＯＳＦＥＴ用のアクティブ領域を収容する
前記半導体材料の前記表面（１２）上および前記薄膜ト
ランジスタ用のアクティブ領域を収容する前記半導体材
料の前記表面（１２）上に誘電材料層（２５）を提供す
る段階、 前記誘電材料層（２５）の上部に多結晶シリコン層（３
３）を提供する段階、 不純物材料の前記第１の領域の一部の上に前記多結晶シ
リコン層（３３）において少なくとも１つの開口（３
４）を形成する段階、 前記少なくとも１つの開口を通して前記第２の導電形の
不純物材料の少なくとも１つの領域（３１，３２）を提
供する段階、 多結晶シリコンのアイランド（２９）を形成する段階で
あって該アイランドは前記第２の領域（２０）の上にあ
るもの、 前記多結晶シリコンのアイランド（２９）から薄膜トラ
ンジスタを形成する段階であって、該薄膜トランジスタ
はソース電極（５７）、ドレイン電極（５６）および第
２のゲート電極（５５）を具備するもの、 前記薄膜トランジスタのための第１のゲートを形成する
段階であって、前記半導体材料の第２の領域（２０）が
該第１のゲートとして作用するもの、 パワーＭＯＳＦＥＴ用のソース電極（５１）を提供する
段階であって、該ソース電極（５１）は前記多結晶シリ
コン層（３３）における前記少なくとも１つの開口（３
４）を介して不純物材料の前記第１の領域（１８）に接
触するもの、 パワーＭＯＳＦＥＴ用のゲート電極（４９）を提供する
段階であって、該ゲート電極（４９）は前記多結晶シリ
コン層（３３）の一部と接触するもの、そして前記第１
の導電形の前記半導体材料の背面にパワーＭＯＳＦＥＴ
用のドレイン電極（５２）を提供する段階、 を具備することを特徴とする一体化された薄膜トランジ
スタを有するパワーＭＯＳＦＥＴトランジスタの製造方
法。 - 【請求項２】 高速スイッチングが可能なパワーＭＯＳ
ＦＥＴトランジスタの製造方法であって、 単結晶半導体基板（１１）を提供する段階、 前記単結晶半導体基板（１１）の第１の部分上にパワー
ＭＯＳＦＥＴトランジスタを形成する段階であって、該
単結晶半導体基板はドレイン領域およびソース領域を収
容し、かつパワーＭＯＳＦＥＴ用のゲートは第１のゲー
ト誘電体（２５）によって前記ソース領域および前記ド
レイン領域から分離されているもの、 前記単結晶半導体基板（１１）の第２の部分上にデュア
ルゲート薄膜トランジスタを形成する段階であって、前
記単結晶半導体基板の前記第２の部分は前記デュアルゲ
ート薄膜トランジスタの第１のゲート（２２）として作
用し、かつ前記多結晶シリコンのアイランド（２９）は
前記デュアルゲート薄膜トランジスタのソース領域およ
び前記デュアルゲート薄膜トランジスタのドレイン領域
を収容するもの、そして前記多結晶シリコンのアイラン
ドの上部にデュアルゲート薄膜トランジスタの第２のゲ
ート（５５）を形成する段階であって、前記第２のゲー
トは第２のゲート誘電体（４５）によって前記多結晶シ
リコンのアイランド（２９）から分離されているもの、 を具備することを特徴とする高速スイッチング可能なパ
ワーＭＯＳＦＥＴトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US844,077 | 1992-03-02 | ||
| US07/844,077 US5266515A (en) | 1992-03-02 | 1992-03-02 | Fabricating dual gate thin film transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613617A true JPH0613617A (ja) | 1994-01-21 |
Family
ID=25291747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5057922A Pending JPH0613617A (ja) | 1992-03-02 | 1993-02-23 | パワーｍｏｓｆｅｔトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5266515A (ja) |
| EP (1) | EP0559407A3 (ja) |
| JP (1) | JPH0613617A (ja) |
Families Citing this family (107)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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