JPH0613617A - パワーmosfetトランジスタの製造方法 - Google Patents
パワーmosfetトランジスタの製造方法Info
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- JPH0613617A JPH0613617A JP5057922A JP5792293A JPH0613617A JP H0613617 A JPH0613617 A JP H0613617A JP 5057922 A JP5057922 A JP 5057922A JP 5792293 A JP5792293 A JP 5792293A JP H0613617 A JPH0613617 A JP H0613617A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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-
- H—ELECTRICITY
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】
【目的】 標準のパワーMOSFETプロセスにわずか
な工程を加えるのみでデュアルゲート薄膜トランジスタ
が製造できるようにする。 【構成】 単結晶シリコンから作られた第1のゲート領
域(22)を有するパワーMOSFETプロセスを使用
したデュアルゲート薄膜トランジスタの製造方法であ
る。誘電層(25)が単結晶シリコンの上に形成され
る。第1のゲート電極(58)は第1のゲート領域(2
2)に接触する。薄膜トランジスタは誘電層(25)の
上の多結晶シリコンの第1のアイランドの上に作成され
る。薄膜トランジスタは第2のゲート電極(55)、お
よびドレインおよびソース電極(56,57)を有し、
ドレインおよびソース電極は多結晶シリコンの第1のア
イランド(29)の異なる部分に接触する。好ましく
は、第1のゲート電極(58)は第2のゲート電極(5
5)に結合される。
な工程を加えるのみでデュアルゲート薄膜トランジスタ
が製造できるようにする。 【構成】 単結晶シリコンから作られた第1のゲート領
域(22)を有するパワーMOSFETプロセスを使用
したデュアルゲート薄膜トランジスタの製造方法であ
る。誘電層(25)が単結晶シリコンの上に形成され
る。第1のゲート電極(58)は第1のゲート領域(2
2)に接触する。薄膜トランジスタは誘電層(25)の
上の多結晶シリコンの第1のアイランドの上に作成され
る。薄膜トランジスタは第2のゲート電極(55)、お
よびドレインおよびソース電極(56,57)を有し、
ドレインおよびソース電極は多結晶シリコンの第1のア
イランド(29)の異なる部分に接触する。好ましく
は、第1のゲート電極(58)は第2のゲート電極(5
5)に結合される。
Description
【0001】
【産業上の利用分野】この発明は、一般的には、薄膜ト
ランジスタに関し、かつ、より特定的には、パワーMO
SFETプロセスによって製造されるデュアルゲート薄
膜トランジスタに関する。
ランジスタに関し、かつ、より特定的には、パワーMO
SFETプロセスによって製造されるデュアルゲート薄
膜トランジスタに関する。
【0002】
【従来の技術】デュアルゲート薄膜トランジスタを製造
するための1つの手法は3層の多結晶シリコン(pol
ysilicon)を使用し、これら3つの層の内の2
つがゲート領域を形成するようにすることである。
するための1つの手法は3層の多結晶シリコン(pol
ysilicon)を使用し、これら3つの層の内の2
つがゲート領域を形成するようにすることである。
【0003】
【発明が解決しようとする課題】残念なことに、この手
法はパワーMOSFETプロセスにいくつかの処理ステ
ップを加える。さらに、多結晶シリコンを付加的なゲー
トとして有するデュアルゲート薄膜トランジスタをパワ
ーMOSFETプロセスに導入することはコストがかか
る。従って、現存する集積回路製造プロセス、特にパワ
ーMOSFETプロセスに容易にかつ低価格で統合され
るデュアルゲート薄膜トランジスタを製造する方法を持
つことが有利である。
法はパワーMOSFETプロセスにいくつかの処理ステ
ップを加える。さらに、多結晶シリコンを付加的なゲー
トとして有するデュアルゲート薄膜トランジスタをパワ
ーMOSFETプロセスに導入することはコストがかか
る。従って、現存する集積回路製造プロセス、特にパワ
ーMOSFETプロセスに容易にかつ低価格で統合され
るデュアルゲート薄膜トランジスタを製造する方法を持
つことが有利である。
【0004】
【課題を解決するための手段および作用】簡単に述べる
と、本発明はパワーMOSプロセスを使用したデュアル
ゲート薄膜トランジスタの製造方法である。第1の導電
形の単結晶(monocrystalline)半導体
材料は第2の導電形の第1の領域および第2の領域を有
する。該第1の領域はパワーMOSFETトランジスタ
のためのベース(基本)領域として作用し、一方前記第
2の領域はデュアルゲート薄膜トランジスタの第1のゲ
ート領域のためのアイソレーション領域として作用す
る。
と、本発明はパワーMOSプロセスを使用したデュアル
ゲート薄膜トランジスタの製造方法である。第1の導電
形の単結晶(monocrystalline)半導体
材料は第2の導電形の第1の領域および第2の領域を有
する。該第1の領域はパワーMOSFETトランジスタ
のためのベース(基本)領域として作用し、一方前記第
2の領域はデュアルゲート薄膜トランジスタの第1のゲ
ート領域のためのアイソレーション領域として作用す
る。
【0005】ゲート誘電材料が前記単結晶半導体材料の
1つの面上に形成されこれは薄膜トランジスタの第1の
ゲートおよびパワーMOSFETゲートのための誘電体
材料として作用する。薄膜トランジスタの多結晶ハウジ
ング部のアイランドが前記第1のゲート領域の上部に形
成される。前記第1のゲート領域の上部の多結晶シリコ
ンのアイランドはドレイン領域、ソース領域、および該
ソースおよびドレイン領域の間のチャネル領域を有す
る。第1のゲート電極が前記第1のゲート領域に結合さ
れる。
1つの面上に形成されこれは薄膜トランジスタの第1の
ゲートおよびパワーMOSFETゲートのための誘電体
材料として作用する。薄膜トランジスタの多結晶ハウジ
ング部のアイランドが前記第1のゲート領域の上部に形
成される。前記第1のゲート領域の上部の多結晶シリコ
ンのアイランドはドレイン領域、ソース領域、および該
ソースおよびドレイン領域の間のチャネル領域を有す
る。第1のゲート電極が前記第1のゲート領域に結合さ
れる。
【0006】前記薄膜トランジスタは、ゲート領域の上
部に、前記多結晶シリコンのアイランドの一部の上にか
つ該多結晶シリコンのアイランドの一部からゲート酸化
膜によって絶縁された第2のゲート電極を有する。該第
2のゲート電極は金属または多結晶シリコンでよい。好
ましくは、前記薄膜トランジスタの第1および第2のゲ
ート電極は互いに結合される。
部に、前記多結晶シリコンのアイランドの一部の上にか
つ該多結晶シリコンのアイランドの一部からゲート酸化
膜によって絶縁された第2のゲート電極を有する。該第
2のゲート電極は金属または多結晶シリコンでよい。好
ましくは、前記薄膜トランジスタの第1および第2のゲ
ート電極は互いに結合される。
【0007】
【実施例】図1〜図2は、製造の各進行段階における、
本発明の1実施例の一部の高度に拡大した断面図を示
す。図1は、その上に配置されたエピタキシャル層11
を有する単結晶半導体基板10を示す。エピタキシャル
層11および基板10は単結晶半導体材料である。エピ
タキシャル層11は主要面12として作用する頭部面1
2を有する。好ましくは、基板10およびエピタキシャ
ル層11はN導電形のものであり、この場合基板10は
エピタキシャル層11よりも高い濃度のN導電形不純物
材料を有する。高い濃度の領域は一般にN+導電形を有
するものとして表される。例えば、基板10は、ほぼ8
×1018〜1×1020アトム/cm3の範囲の濃度
を有するひ素によってドーピングされ、かつエピタキシ
ャル層11は、ほぼ、6×1013〜5×1016アト
ム/cm3の範囲の濃度を有するひ素によってドーピン
グされる。N導電形の他の適切な不純物材料はアンチモ
ンである。ここではNチャネルのパワーMOSFETが
説明されているが、PチャネルのパワーMOSFETも
使用できることが理解されるべきである。Pチャネルの
パワーMOSFETの製造工程は当業者には明らかであ
る。
本発明の1実施例の一部の高度に拡大した断面図を示
す。図1は、その上に配置されたエピタキシャル層11
を有する単結晶半導体基板10を示す。エピタキシャル
層11および基板10は単結晶半導体材料である。エピ
タキシャル層11は主要面12として作用する頭部面1
2を有する。好ましくは、基板10およびエピタキシャ
ル層11はN導電形のものであり、この場合基板10は
エピタキシャル層11よりも高い濃度のN導電形不純物
材料を有する。高い濃度の領域は一般にN+導電形を有
するものとして表される。例えば、基板10は、ほぼ8
×1018〜1×1020アトム/cm3の範囲の濃度
を有するひ素によってドーピングされ、かつエピタキシ
ャル層11は、ほぼ、6×1013〜5×1016アト
ム/cm3の範囲の濃度を有するひ素によってドーピン
グされる。N導電形の他の適切な不純物材料はアンチモ
ンである。ここではNチャネルのパワーMOSFETが
説明されているが、PチャネルのパワーMOSFETも
使用できることが理解されるべきである。Pチャネルの
パワーMOSFETの製造工程は当業者には明らかであ
る。
【0008】誘電材料13の第1の層が主要面12上に
設けられる。好ましくは、第1層の誘電材料13は、ほ
ぼ、6,000および10,000オングストロームの
間の範囲の厚さを有する酸化物である。第1の誘電層1
3は誘電材料が酸化物である場合はフィールド酸化膜と
して作用し、かつ一般にフィールドまたは初期酸化物と
称される。第1の誘電層13のための誘電材料のタイプ
は本発明を制限するものではない。第1の誘電層13は
当業者によく知られた手段(図示せず)を使用してエッ
チングされ、頭部または主要面12へと伸びる、少なく
とも3つの開口15,16,および17をそこに提供す
る。第1の開口15は頭部面12の第1の部分を露出
し、第2の開口16は頭部面12の第2の部分を露出
し、かつ第3の開口17は頭部面12の第3の部分を露
出する。頭部面12の露出された第1の部分はパワーM
OSFETのアクティブ領域の一部とも称される。
設けられる。好ましくは、第1層の誘電材料13は、ほ
ぼ、6,000および10,000オングストロームの
間の範囲の厚さを有する酸化物である。第1の誘電層1
3は誘電材料が酸化物である場合はフィールド酸化膜と
して作用し、かつ一般にフィールドまたは初期酸化物と
称される。第1の誘電層13のための誘電材料のタイプ
は本発明を制限するものではない。第1の誘電層13は
当業者によく知られた手段(図示せず)を使用してエッ
チングされ、頭部または主要面12へと伸びる、少なく
とも3つの開口15,16,および17をそこに提供す
る。第1の開口15は頭部面12の第1の部分を露出
し、第2の開口16は頭部面12の第2の部分を露出
し、かつ第3の開口17は頭部面12の第3の部分を露
出する。頭部面12の露出された第1の部分はパワーM
OSFETのアクティブ領域の一部とも称される。
【0009】第1のフォトマスク層(図示せず)が第1
の誘電層13上に形成されかつ第1の開口15、第2の
開口16および第3の開口17を充填する。好ましくは
該第1のフォトマスク層はフォトレジストである。該フ
ォトマスク層は技術的によく知られた手段を用いてパタ
ーニングされ第1の開口15および第2の開口16を再
び開く。共にエピタキシャル層11と反対の導電形を有
しかつ主要面12に延在する、一般にベース領域と称さ
れる第1のドーピングされた領域18および第2のドー
ピングされた領域20が、通常、それぞれ第1の開口1
5および第2の開口16を介してドーパントをイオン注
入し、引き続きアニーリングおよびアクティベイション
を行うことにより、形成される。好ましくは、前記ドー
パントは、ほぼ、1×1018および1×1020アト
ム/cm3の間の範囲の表面濃度を有するボロンであ
る。ベース領域18および第2のドーピングされた領域
20を形成するのにはイオン注入が好ましいが、他の方
法も使用できる。ベース領域18はまた第1の領域また
は第1の部分と称され、一方第2のドーピングされた領
域20はまた第2の領域または第2の部分と称される。
の誘電層13上に形成されかつ第1の開口15、第2の
開口16および第3の開口17を充填する。好ましくは
該第1のフォトマスク層はフォトレジストである。該フ
ォトマスク層は技術的によく知られた手段を用いてパタ
ーニングされ第1の開口15および第2の開口16を再
び開く。共にエピタキシャル層11と反対の導電形を有
しかつ主要面12に延在する、一般にベース領域と称さ
れる第1のドーピングされた領域18および第2のドー
ピングされた領域20が、通常、それぞれ第1の開口1
5および第2の開口16を介してドーパントをイオン注
入し、引き続きアニーリングおよびアクティベイション
を行うことにより、形成される。好ましくは、前記ドー
パントは、ほぼ、1×1018および1×1020アト
ム/cm3の間の範囲の表面濃度を有するボロンであ
る。ベース領域18および第2のドーピングされた領域
20を形成するのにはイオン注入が好ましいが、他の方
法も使用できる。ベース領域18はまた第1の領域また
は第1の部分と称され、一方第2のドーピングされた領
域20はまた第2の領域または第2の部分と称される。
【0010】ベース領域18はパワーMOSFETデバ
イスの少なくとも1つのチャネル領域およびソース領域
を収容する。第2のドーピングされた領域20はデュア
ルゲート薄膜トランジスタの第1のゲートのための接合
アイソレーション領域として作用し、その結果、第2の
ドーピングされた領域20は一般にアイソレーション領
域20と称される。アイソレーション領域20は薄膜ト
ランジスタのアクティブ領域として作用する。ベース領
域18およびアイソレーション領域20は基板10内に
伸びないようにエピタキシャル層11よりも浅いことが
望ましい。これによってベース領域18と基板10との
間およびアイソレーション領域20と基板10との間に
より高いブレイクダウンおよびより低いリーケージを与
えることが可能になる。
イスの少なくとも1つのチャネル領域およびソース領域
を収容する。第2のドーピングされた領域20はデュア
ルゲート薄膜トランジスタの第1のゲートのための接合
アイソレーション領域として作用し、その結果、第2の
ドーピングされた領域20は一般にアイソレーション領
域20と称される。アイソレーション領域20は薄膜ト
ランジスタのアクティブ領域として作用する。ベース領
域18およびアイソレーション領域20は基板10内に
伸びないようにエピタキシャル層11よりも浅いことが
望ましい。これによってベース領域18と基板10との
間およびアイソレーション領域20と基板10との間に
より高いブレイクダウンおよびより低いリーケージを与
えることが可能になる。
【0011】技術的によく知られた手段を用いて、前記
第1のフォトマスク層が除去され、かつ第2のフォトマ
スク層(図示せず)が第1の誘電層13上に形成され、
そして第1の開口15、第2の開口16、および第3の
開口17を満たす。第2のフォトマスク層は、例えば、
フォトレジストとすることができる。第2のフォトマス
ク層がパターニングされ、それによって第3の開口17
および第2の開口16の中央部分が再び開かれる。エピ
タキシャル層11と同じ導電形でありかつ主要面12に
伸びる第3のドーピングされた領域21および第4のド
ーピングされた領域22が、典型的には、第2のフォト
マスク層における前記開口を通して不純物材料をイオン
注入することにより形成される。好ましくは、ドーピン
グされた領域21および22の不純物材料は、ほぼ、8
×1018および1×1020アトム/cm3の間の濃
度を有するひ素である。第3のドーピングされた領域2
1はパワーMOSFETトランジスタのためのバイアス
コンタクト領域として作用する。第4のドーピングされ
た領域22はデュアルゲート薄膜トランジスタの第1の
ゲートとして作用しかつ通常第1のゲート領域22と称
される。第2のフォトマスク層が除去される。
第1のフォトマスク層が除去され、かつ第2のフォトマ
スク層(図示せず)が第1の誘電層13上に形成され、
そして第1の開口15、第2の開口16、および第3の
開口17を満たす。第2のフォトマスク層は、例えば、
フォトレジストとすることができる。第2のフォトマス
ク層がパターニングされ、それによって第3の開口17
および第2の開口16の中央部分が再び開かれる。エピ
タキシャル層11と同じ導電形でありかつ主要面12に
伸びる第3のドーピングされた領域21および第4のド
ーピングされた領域22が、典型的には、第2のフォト
マスク層における前記開口を通して不純物材料をイオン
注入することにより形成される。好ましくは、ドーピン
グされた領域21および22の不純物材料は、ほぼ、8
×1018および1×1020アトム/cm3の間の濃
度を有するひ素である。第3のドーピングされた領域2
1はパワーMOSFETトランジスタのためのバイアス
コンタクト領域として作用する。第4のドーピングされ
た領域22はデュアルゲート薄膜トランジスタの第1の
ゲートとして作用しかつ通常第1のゲート領域22と称
される。第2のフォトマスク層が除去される。
【0012】例えば酸化物の、誘電材料14が第1の誘
電層13の上に形成されかつ第1の開口15、第2の開
口16および第3の開口17を充填する。好ましくは、
誘電材料14の厚さは、ほぼ、5,000オングストロ
ームである。第3のフォトマスク層(図示せず)が誘電
材料14の上に形成される。第3のフォトマスク層は、
例えば、フォトレジストでよい。第3のフォトマスク層
が、技術的によく知られた手段を用いてパターニングさ
れる。第1のドーピングされた領域18上の中心部に位
置する誘電材料14の第1のセクション23および第3
の開口17に隣接する誘電材料14の第2のセクション
は第3のフォトマスク層によっておおわれた状態に留ま
っている。誘電材料14のおおわれていない部分はエッ
チングされて第1の開口15内でかつ第1のセクション
23に隣接する頭部面12を露出し、かつ第2の開口1
6および第3の開口17内の頭部面12を露出する。第
1のセクション23はほぼ5,000オングストローム
の厚さを有しかつ通常保護膜(protective
film)23と称される。
電層13の上に形成されかつ第1の開口15、第2の開
口16および第3の開口17を充填する。好ましくは、
誘電材料14の厚さは、ほぼ、5,000オングストロ
ームである。第3のフォトマスク層(図示せず)が誘電
材料14の上に形成される。第3のフォトマスク層は、
例えば、フォトレジストでよい。第3のフォトマスク層
が、技術的によく知られた手段を用いてパターニングさ
れる。第1のドーピングされた領域18上の中心部に位
置する誘電材料14の第1のセクション23および第3
の開口17に隣接する誘電材料14の第2のセクション
は第3のフォトマスク層によっておおわれた状態に留ま
っている。誘電材料14のおおわれていない部分はエッ
チングされて第1の開口15内でかつ第1のセクション
23に隣接する頭部面12を露出し、かつ第2の開口1
6および第3の開口17内の頭部面12を露出する。第
1のセクション23はほぼ5,000オングストローム
の厚さを有しかつ通常保護膜(protective
film)23と称される。
【0013】次に図2を参照すると、第1の誘電層13
が第1のゲート領域22上の主要面12からかつ保護膜
23に隣接する主要面12の部分から除去されている。
第1の誘電層13の上記部分を除去するには技術的によ
く知られた方法が使用される。第3のフォトマスク層が
除去される。
が第1のゲート領域22上の主要面12からかつ保護膜
23に隣接する主要面12の部分から除去されている。
第1の誘電層13の上記部分を除去するには技術的によ
く知られた方法が使用される。第3のフォトマスク層が
除去される。
【0014】誘電材料25の第2の層は主要面12の露
出された部分、第1の誘電層13、保護膜23および第
2のセクション19を含む露出された表面構造をおおっ
ている。好ましくは、誘電材料25の第2の層は、ほ
ぼ、400および1,100オングストロームの間の範
囲の厚さを有する酸化物である。第2層の誘電材料25
は、図5に示されるように、リアルゲート薄膜トランジ
スタの第1のゲー誘電材料としてかつパワーMOSFE
Tトランジスタのための第1のゲート誘電材料として作
用する。
出された部分、第1の誘電層13、保護膜23および第
2のセクション19を含む露出された表面構造をおおっ
ている。好ましくは、誘電材料25の第2の層は、ほ
ぼ、400および1,100オングストロームの間の範
囲の厚さを有する酸化物である。第2層の誘電材料25
は、図5に示されるように、リアルゲート薄膜トランジ
スタの第1のゲー誘電材料としてかつパワーMOSFE
Tトランジスタのための第1のゲート誘電材料として作
用する。
【0015】次に図3を参照すると、多結晶シリコン層
33が第2層の誘電材料25上に与えられている。多結
晶シリコン層33は技術的によく知られた方法によって
エッチングされ第2層の誘電材料25へと延在する少な
くとも1つの開口34を提供する。開口34は第1のド
ーピングされた領域18の上部にありかつ該第1のドー
ピングされた領域18を越えて横方向に伸びている。図
3の開口34は第1のドーピングされた領域18内に横
方向に制限されているように見えるが、第1のドーピン
グされた領域18は後のドーピング工程によって広げら
れる。図3は1つの開口34を示しているが、複数の開
口34を多結晶シリコン層33に形成することができ、
それによってパワーMOSFETトランジスタのための
複数のチャネル領域を提供できることが理解されるべき
である。
33が第2層の誘電材料25上に与えられている。多結
晶シリコン層33は技術的によく知られた方法によって
エッチングされ第2層の誘電材料25へと延在する少な
くとも1つの開口34を提供する。開口34は第1のド
ーピングされた領域18の上部にありかつ該第1のドー
ピングされた領域18を越えて横方向に伸びている。図
3の開口34は第1のドーピングされた領域18内に横
方向に制限されているように見えるが、第1のドーピン
グされた領域18は後のドーピング工程によって広げら
れる。図3は1つの開口34を示しているが、複数の開
口34を多結晶シリコン層33に形成することができ、
それによってパワーMOSFETトランジスタのための
複数のチャネル領域を提供できることが理解されるべき
である。
【0016】多結晶シリコン29の第1のアイランドが
技術的によく知られた手段を用いて第1のゲート領域2
2の上に形成される。多結晶シリコンの第1のアイラン
ド29は第1のゲート領域22を越えて横方向に延在し
ているが、第2のドーピングされた領域20内に制限さ
れている。多結晶シリコンの第1のアイランド29は第
2層の誘電材料25へと伸びている堀(moat)35
によって多結晶シリコン層33から分離されている。多
結晶シリコン層33の残りの部分はパワーMOSFET
のゲートを形成する。
技術的によく知られた手段を用いて第1のゲート領域2
2の上に形成される。多結晶シリコンの第1のアイラン
ド29は第1のゲート領域22を越えて横方向に延在し
ているが、第2のドーピングされた領域20内に制限さ
れている。多結晶シリコンの第1のアイランド29は第
2層の誘電材料25へと伸びている堀(moat)35
によって多結晶シリコン層33から分離されている。多
結晶シリコン層33の残りの部分はパワーMOSFET
のゲートを形成する。
【0017】さらに、第3のドーピングされた領域21
上の多結晶シリコン層33の一部は除去され、それによ
って第2層の誘電材料25の一部を露出している。第2
層の誘電材料25の露出した部分は横方向に第3のドー
ピングされた領域21を越えて伸びている。例えばフォ
トレジストの、第4のフォトマスク層(図示せず)を第
2層の誘電材料25、多結晶シリコン層33、多結晶シ
リコンの第1のアイランド29および保護膜23の被覆
されていない部分の上に形成することができる。第4の
フォトマスク層が技術的によく知られた手段を用いてパ
ターニングされ第1の開口34を再び開く。ベース領域
18と同じ導電形の不純物材料が第1の開口34を介し
てエピタキシャル層11に導入される。好ましくは、こ
の不純物材料はほぼ2×1017アトム/cm3の表面
濃度を有するボロンである。この注入は、図4に示され
るように、第1のドーパント領域18の大きさを横方向
に増大させる。第4のフォトマスク層が除去される。こ
の第4のフォトマスク層は望ましいが必須のものではな
いことを理解すべきである。
上の多結晶シリコン層33の一部は除去され、それによ
って第2層の誘電材料25の一部を露出している。第2
層の誘電材料25の露出した部分は横方向に第3のドー
ピングされた領域21を越えて伸びている。例えばフォ
トレジストの、第4のフォトマスク層(図示せず)を第
2層の誘電材料25、多結晶シリコン層33、多結晶シ
リコンの第1のアイランド29および保護膜23の被覆
されていない部分の上に形成することができる。第4の
フォトマスク層が技術的によく知られた手段を用いてパ
ターニングされ第1の開口34を再び開く。ベース領域
18と同じ導電形の不純物材料が第1の開口34を介し
てエピタキシャル層11に導入される。好ましくは、こ
の不純物材料はほぼ2×1017アトム/cm3の表面
濃度を有するボロンである。この注入は、図4に示され
るように、第1のドーパント領域18の大きさを横方向
に増大させる。第4のフォトマスク層が除去される。こ
の第4のフォトマスク層は望ましいが必須のものではな
いことを理解すべきである。
【0018】好ましくは、例えば、フォトレジストの、
第5のフォトマスク層(図示せず)が第2の誘電材料2
5、多結晶シリコン層33、多結晶シリコンの第1のア
イランド29および保護膜23の被覆されていない部分
の上に形成される。第5のフォトマスク層が、技術的に
よく知られた手段を用いて、パターニングされ、第1の
開口を再び開き、多結晶シリコン層の一部を露出し、か
つ多結晶シリコンの第1のアイランド29の第1の部分
36および第2の部分37を露出する。基板10と同じ
導電形を有する不純物材料が第1の開口34を通して注
入され、それぞれ、第4および第5のドーピングされた
領域31および32を形成する。N+導電形を有する基
板10に対しては、それぞれ、第4および第5のドーピ
ングされた領域31および32を形成する不純物材料も
またN+導電形のものである。好ましくは、前記不純物
材料は、ほぼ、8×1018および1×1020アトム
/cm3の間の濃度を有するひ素である。さらに、第1
の導電形の不純物材料が多結晶シリコンの第1のアイラ
ンド29の、それぞれ、第1および第2の部分36およ
び37に注入される。第1の導電形の不純物材料はNチ
ャネル薄膜トランジスタの実施例についてはN+であり
かつ、それぞれ、第4および第5のドーピングされた領
域31および32を形成したのと同じ注入から得られ
る。第5のフォトマスク層が除去される。
第5のフォトマスク層(図示せず)が第2の誘電材料2
5、多結晶シリコン層33、多結晶シリコンの第1のア
イランド29および保護膜23の被覆されていない部分
の上に形成される。第5のフォトマスク層が、技術的に
よく知られた手段を用いて、パターニングされ、第1の
開口を再び開き、多結晶シリコン層の一部を露出し、か
つ多結晶シリコンの第1のアイランド29の第1の部分
36および第2の部分37を露出する。基板10と同じ
導電形を有する不純物材料が第1の開口34を通して注
入され、それぞれ、第4および第5のドーピングされた
領域31および32を形成する。N+導電形を有する基
板10に対しては、それぞれ、第4および第5のドーピ
ングされた領域31および32を形成する不純物材料も
またN+導電形のものである。好ましくは、前記不純物
材料は、ほぼ、8×1018および1×1020アトム
/cm3の間の濃度を有するひ素である。さらに、第1
の導電形の不純物材料が多結晶シリコンの第1のアイラ
ンド29の、それぞれ、第1および第2の部分36およ
び37に注入される。第1の導電形の不純物材料はNチ
ャネル薄膜トランジスタの実施例についてはN+であり
かつ、それぞれ、第4および第5のドーピングされた領
域31および32を形成したのと同じ注入から得られ
る。第5のフォトマスク層が除去される。
【0019】第6のフォトマスク層(図示せず)が第2
の誘電層25、多結晶シリコン層33、多結晶の第1の
アイランド29および保護膜23上に形成できる。好ま
しくは、第6のフォトマスク層はフォトレジストであ
る。第6のフォトマスク層は、技術的によく知られた手
段を用いて、パターニングされ多結晶シリコンの第1の
アイランド29の第3の部分38の頭部面を露出する。
第3の部分38は、それぞれ、第1および第2の部分3
6および37の間に挟まれかつ該第1および第2の部分
36および37と隣接する。
の誘電層25、多結晶シリコン層33、多結晶の第1の
アイランド29および保護膜23上に形成できる。好ま
しくは、第6のフォトマスク層はフォトレジストであ
る。第6のフォトマスク層は、技術的によく知られた手
段を用いて、パターニングされ多結晶シリコンの第1の
アイランド29の第3の部分38の頭部面を露出する。
第3の部分38は、それぞれ、第1および第2の部分3
6および37の間に挟まれかつ該第1および第2の部分
36および37と隣接する。
【0020】技術的によく知られているように、エンハ
ンスメントおよびデプレッションモードのトランジスタ
のための典型的な注入は集積薄膜トランジスタに必ずし
も加える必要はない。例えば、Nチャネルのエンハンス
メントモード薄膜トランジスタの実施例においては、P
−導電形の不純物材料を多結晶シリコンの第1のアイラ
ンド29の第3の部分38に注入することができる。N
チャネル薄膜トランジスタの実施例によれば、第3の部
分38の好ましい不純物材料は、ほぼ、6×1013お
よび5×1016アトム/cm3の間の濃度を有するボ
ロンである。
ンスメントおよびデプレッションモードのトランジスタ
のための典型的な注入は集積薄膜トランジスタに必ずし
も加える必要はない。例えば、Nチャネルのエンハンス
メントモード薄膜トランジスタの実施例においては、P
−導電形の不純物材料を多結晶シリコンの第1のアイラ
ンド29の第3の部分38に注入することができる。N
チャネル薄膜トランジスタの実施例によれば、第3の部
分38の好ましい不純物材料は、ほぼ、6×1013お
よび5×1016アトム/cm3の間の濃度を有するボ
ロンである。
【0021】典型的なFETトランジスタと異なり、エ
ンハンスメントモードの薄膜トランジスタはN−導電形
の不純物材料を有するか、あるいは何らの不純物材料も
第3の部分38に注入されないで形成することができ
る。さらに、Nチャネルのデプレッションモード薄膜ト
ランジスタは第3の部分38にN−導電形の不純物材料
を注入することにより形成できる。さらに、デプレッシ
ョンモードの薄膜トランジスタは第3の部分38への何
らの注入も行われずに形成することができる。薄膜トラ
ンジスタのタイプ、エンハンスメントモードまたはデプ
レッションモード、は、それぞれ、第1、第2および第
3の部分36,37および38における不純物濃度によ
って決定される。当業者は、それぞれ、第1、第2およ
び第3の部分36,37および38のドーピングレベル
を所望の薄膜トランジスタのタイプに応じてどのように
して変えるかを理解するであろう。
ンハンスメントモードの薄膜トランジスタはN−導電形
の不純物材料を有するか、あるいは何らの不純物材料も
第3の部分38に注入されないで形成することができ
る。さらに、Nチャネルのデプレッションモード薄膜ト
ランジスタは第3の部分38にN−導電形の不純物材料
を注入することにより形成できる。さらに、デプレッシ
ョンモードの薄膜トランジスタは第3の部分38への何
らの注入も行われずに形成することができる。薄膜トラ
ンジスタのタイプ、エンハンスメントモードまたはデプ
レッションモード、は、それぞれ、第1、第2および第
3の部分36,37および38における不純物濃度によ
って決定される。当業者は、それぞれ、第1、第2およ
び第3の部分36,37および38のドーピングレベル
を所望の薄膜トランジスタのタイプに応じてどのように
して変えるかを理解するであろう。
【0022】本発明の薄膜トランジスタはNチャネルト
ランジスタに限定されないことを理解すべきである。P
チャネル薄膜トランジスタの実施例においては、第1の
導電形はP+である。P+導電形の不純物材料は多結晶
シリコンの第1のアイランド29の、それぞれ、第1お
よび第2の部分36および37に注入される。好ましく
は、P+不純物材料は、ほぼ、8×1018および1×
1020アトム/cm3の濃度を有するボロンである。
ランジスタに限定されないことを理解すべきである。P
チャネル薄膜トランジスタの実施例においては、第1の
導電形はP+である。P+導電形の不純物材料は多結晶
シリコンの第1のアイランド29の、それぞれ、第1お
よび第2の部分36および37に注入される。好ましく
は、P+不純物材料は、ほぼ、8×1018および1×
1020アトム/cm3の濃度を有するボロンである。
【0023】Nチャネル薄膜トランジスタのように、エ
ンハンスメントモードのPチャネル薄膜トランジスタは
N−導電形、P−導電形の不純物材料を第3の部分38
に導入することにより、あるいは何らの注入も第3の部
分38に行わずに形成することができる。例えば、Pチ
ャネルエンハンスメントモード薄膜トランジスタはN−
導電形の不純物材料を第3の部分38に注入することに
より形成できる。不純物材料は、例えば、ほぼ、6×1
013および5×1016アトム/cm3の間の範囲の
濃度を有するひ素とすることができる。Nチャネル薄膜
トランジスタと同様に、薄膜トランジスタのタイプは、
それぞれ、第1、第2および第3の部分36,37およ
び38における不純物濃度の関数である。
ンハンスメントモードのPチャネル薄膜トランジスタは
N−導電形、P−導電形の不純物材料を第3の部分38
に導入することにより、あるいは何らの注入も第3の部
分38に行わずに形成することができる。例えば、Pチ
ャネルエンハンスメントモード薄膜トランジスタはN−
導電形の不純物材料を第3の部分38に注入することに
より形成できる。不純物材料は、例えば、ほぼ、6×1
013および5×1016アトム/cm3の間の範囲の
濃度を有するひ素とすることができる。Nチャネル薄膜
トランジスタと同様に、薄膜トランジスタのタイプは、
それぞれ、第1、第2および第3の部分36,37およ
び38における不純物濃度の関数である。
【0024】次に図4を参照すると、第3層の誘電材料
40が第2層の誘電材料25、多結晶シリコン層33、
多結晶の第1のアイランド29、保護膜23の露出部分
上、および開口34に形成される。第7のフォトマスク
層(図示せず)が第3層の誘電材料40上に形成され
る。好ましくは、第7のフォトマスク層はフォトレジス
トである。第7のフォトマスク層および下に横たわる誘
電材料40は、それぞれ、技術的によく知られた手段を
用いてパターニングされかつエッチングされて多結晶シ
リコンの第1のアイランド29の一部を露出し、その部
分はゲート領域22の上にありかつ第1の誘電層13に
よって横方向に制限されている。第7のフォトマスク層
が除去される。
40が第2層の誘電材料25、多結晶シリコン層33、
多結晶の第1のアイランド29、保護膜23の露出部分
上、および開口34に形成される。第7のフォトマスク
層(図示せず)が第3層の誘電材料40上に形成され
る。好ましくは、第7のフォトマスク層はフォトレジス
トである。第7のフォトマスク層および下に横たわる誘
電材料40は、それぞれ、技術的によく知られた手段を
用いてパターニングされかつエッチングされて多結晶シ
リコンの第1のアイランド29の一部を露出し、その部
分はゲート領域22の上にありかつ第1の誘電層13に
よって横方向に制限されている。第7のフォトマスク層
が除去される。
【0025】技術的によく知られた手段を用いて、第4
層の誘電材料45が多結晶シリコンの第1のアイランド
29の露出部分および誘電材料40の層の上に形成され
る。第4層の誘電材料45は第3の部分の頭部面および
多結晶シリコンのアイランド29の第1および第2の部
分のセクションをおおっている。好ましくは、第4層の
誘電材料45は、ほぼ、400および1,100オング
ストロームの間の厚さを有する。第4層の誘電材料45
は第2のゲート電極のためのゲート酸化物とも称される
第2のゲート誘電体として作用し、該第2のゲート電極
は頭部ゲート電極である。
層の誘電材料45が多結晶シリコンの第1のアイランド
29の露出部分および誘電材料40の層の上に形成され
る。第4層の誘電材料45は第3の部分の頭部面および
多結晶シリコンのアイランド29の第1および第2の部
分のセクションをおおっている。好ましくは、第4層の
誘電材料45は、ほぼ、400および1,100オング
ストロームの間の厚さを有する。第4層の誘電材料45
は第2のゲート電極のためのゲート酸化物とも称される
第2のゲート誘電体として作用し、該第2のゲート電極
は頭部ゲート電極である。
【0026】第8のフォトマスク層(図示せず)が第3
層の誘電材料40および第4層の誘電材料45の上に形
成される。第8のフォトマスク層は、技術的によく知ら
れた手段を用いて、パターニングされ第3層の誘電材料
40の複数の部分を露出する複数の開口を形成する。誘
電材料40の露出部分は、下に横たわる誘電材料と共
に、技術的によく知られた手段を用いて、除去され頭部
面12の一部、多結晶シリコン層33の一部、および多
結晶シリコンのアイランド29を露出する。第8のフォ
トマスク層が除去されかつ頭部面12の一部、多結晶シ
リコン層33の少なくとも一部、および多結晶シリコン
のアイランド29の一部の上に電気的コンタクトが形成
される。第1、第2、第3、第4、第5、第6、第7お
よび第8のフォトマスク層に対してフォトレジストを使
用することは本発明の限定ではない。電気的コンタクト
の形成は引き続くパラグラフにおいて説明する。
層の誘電材料40および第4層の誘電材料45の上に形
成される。第8のフォトマスク層は、技術的によく知ら
れた手段を用いて、パターニングされ第3層の誘電材料
40の複数の部分を露出する複数の開口を形成する。誘
電材料40の露出部分は、下に横たわる誘電材料と共
に、技術的によく知られた手段を用いて、除去され頭部
面12の一部、多結晶シリコン層33の一部、および多
結晶シリコンのアイランド29を露出する。第8のフォ
トマスク層が除去されかつ頭部面12の一部、多結晶シ
リコン層33の少なくとも一部、および多結晶シリコン
のアイランド29の一部の上に電気的コンタクトが形成
される。第1、第2、第3、第4、第5、第6、第7お
よび第8のフォトマスク層に対してフォトレジストを使
用することは本発明の限定ではない。電気的コンタクト
の形成は引き続くパラグラフにおいて説明する。
【0027】バイアスコンタクト用開口41が第3のド
ーピングされた領域21の上の誘電材料45,40およ
び25をエッチングすることにより形成され、該エッチ
ングは第3のドーピングされた領域21の主要面12を
露出する。パワーMOSFETのゲートコンタクト用開
口46が多結晶シリコン層33の一部の上の誘電材料4
5および40をエッチングすることにより形成されそれ
によって多結晶シリコン層33の頭部面が露出する。パ
ワーMOSFETのソースコンタクト用開口39がベー
ス領域18の一部上の誘電材料45および40をエッチ
ングすることにより形成され、それによりベース領域1
8の主要面12を露出する。
ーピングされた領域21の上の誘電材料45,40およ
び25をエッチングすることにより形成され、該エッチ
ングは第3のドーピングされた領域21の主要面12を
露出する。パワーMOSFETのゲートコンタクト用開
口46が多結晶シリコン層33の一部の上の誘電材料4
5および40をエッチングすることにより形成されそれ
によって多結晶シリコン層33の頭部面が露出する。パ
ワーMOSFETのソースコンタクト用開口39がベー
ス領域18の一部上の誘電材料45および40をエッチ
ングすることにより形成され、それによりベース領域1
8の主要面12を露出する。
【0028】デュアルゲート薄膜トランジスタのグラン
ドコンクタト用開口44がアイソレーション領域20の
一部の上の誘電材料45,40,20および13をエッ
チングすることにより形成され、それによってアイソレ
ーション領域20の該一部が露出される。デュアルゲー
ト薄膜トランジスタのドレインコンタクト用開口42が
第1の部分36のセクションの上の誘電材料45および
40をエッチングすることにより形成され、それによっ
て第1の部分36の該セクションが露出される。デュア
ルゲート薄膜トランジスタのソースコンタクト用開口4
3が第2の部分37のセクションの上の誘電材料45お
よび40をエッチングすることにより形成され、それに
よって第2の部分37の前記セクションが露出される。
当業者は、それぞれ、第1、第2、第3および第4層の
誘電材料13,25,40および45の部分をどのよう
にしてエッチングするかを理解するであろう。例えば、
それぞれ、第1、第2、第3および第4層の誘電材料1
3,25,40および45についての酸化物の実施例に
おいては、エッチング工程を行う適切な方法はエッチン
グされるべき所望の領域をフッ化水素酸(hydrof
luoric acid)のような酸化物特定エッチャ
ントにさらすことである。
ドコンクタト用開口44がアイソレーション領域20の
一部の上の誘電材料45,40,20および13をエッ
チングすることにより形成され、それによってアイソレ
ーション領域20の該一部が露出される。デュアルゲー
ト薄膜トランジスタのドレインコンタクト用開口42が
第1の部分36のセクションの上の誘電材料45および
40をエッチングすることにより形成され、それによっ
て第1の部分36の該セクションが露出される。デュア
ルゲート薄膜トランジスタのソースコンタクト用開口4
3が第2の部分37のセクションの上の誘電材料45お
よび40をエッチングすることにより形成され、それに
よって第2の部分37の前記セクションが露出される。
当業者は、それぞれ、第1、第2、第3および第4層の
誘電材料13,25,40および45の部分をどのよう
にしてエッチングするかを理解するであろう。例えば、
それぞれ、第1、第2、第3および第4層の誘電材料1
3,25,40および45についての酸化物の実施例に
おいては、エッチング工程を行う適切な方法はエッチン
グされるべき所望の領域をフッ化水素酸(hydrof
luoric acid)のような酸化物特定エッチャ
ントにさらすことである。
【0029】次に図5を参照すると、技術的によく知ら
れた手段を使用して、バイアス電極48が第3のドーピ
ングされた領域21の主要面12とコンタクトしてい
る。バイアス電極48は望ましいが必須のものでないこ
とを理解すべきである。パワーMOSFETのゲート電
極49は図4の開口46を通して多結晶シリコン層33
の露出した頭部面とコンタクトする。パワーMOSFE
Tのソース電極51は図4の開口39を通して主要面1
2の露出部分と接触する。パワーMOSFETのドレイ
ン電極52は基板10の背面またはドレイン領域と接触
する。パワーMOSFETのゲート電極49、ソース電
極51およびドレイン電極52は、例えば、アルミニウ
ムとすることができる。
れた手段を使用して、バイアス電極48が第3のドーピ
ングされた領域21の主要面12とコンタクトしてい
る。バイアス電極48は望ましいが必須のものでないこ
とを理解すべきである。パワーMOSFETのゲート電
極49は図4の開口46を通して多結晶シリコン層33
の露出した頭部面とコンタクトする。パワーMOSFE
Tのソース電極51は図4の開口39を通して主要面1
2の露出部分と接触する。パワーMOSFETのドレイ
ン電極52は基板10の背面またはドレイン領域と接触
する。パワーMOSFETのゲート電極49、ソース電
極51およびドレイン電極52は、例えば、アルミニウ
ムとすることができる。
【0030】さらに、薄膜トランジスタのドレイン電極
56は第1の部分36の露出セクションと接触する。ソ
ース電極57は第2の部分37の露出セクションと接触
する。グランド用電極または第2のバイアス電極60は
アイソレーション領域20の露出した第1の部分と接触
する。グランド用電極60は望ましいが必須のものでな
いことを理解すべきである。デュアルゲート薄膜トラン
ジスタの第2のゲート電極55は多結晶シリコンの第1
のアイランド29の第3の部分38上の第2層の誘電材
料25の頭部面と接触する。
56は第1の部分36の露出セクションと接触する。ソ
ース電極57は第2の部分37の露出セクションと接触
する。グランド用電極または第2のバイアス電極60は
アイソレーション領域20の露出した第1の部分と接触
する。グランド用電極60は望ましいが必須のものでな
いことを理解すべきである。デュアルゲート薄膜トラン
ジスタの第2のゲート電極55は多結晶シリコンの第1
のアイランド29の第3の部分38上の第2層の誘電材
料25の頭部面と接触する。
【0031】図6は、本発明のデュアルゲート薄膜トラ
ンジスタ部分の1実施例の頭部面図を示す。アイソレー
ション領域20は第1のゲート領域22を収容する。グ
ランド用電極60はアイソレーション領域20に接触し
ている。多結晶シリコンのアイランド29は第2のドー
ピングされた領域20の一部および第1のゲート領域2
2の一部の上にある。第2のゲート電極55がソース電
極57とドレイン電極56との間に形成されている。第
1のゲート電極57は第1のゲート領域22と接触して
いる。好ましくは、第1のゲート電極58は導電性相互
接続59によって第2のゲート電極55に結合する。第
1のゲート電極58、第2のゲート電極55、ソース電
極57、ドレイン電極56、および導電性相互接続59
は、例えば、アルミニウムでよい。当業者は、それぞ
れ、ドレインおよびソース電極56および57はデュア
ルゲート薄膜トランジスタについては相互交換可能であ
ることを理解するであろう。
ンジスタ部分の1実施例の頭部面図を示す。アイソレー
ション領域20は第1のゲート領域22を収容する。グ
ランド用電極60はアイソレーション領域20に接触し
ている。多結晶シリコンのアイランド29は第2のドー
ピングされた領域20の一部および第1のゲート領域2
2の一部の上にある。第2のゲート電極55がソース電
極57とドレイン電極56との間に形成されている。第
1のゲート電極57は第1のゲート領域22と接触して
いる。好ましくは、第1のゲート電極58は導電性相互
接続59によって第2のゲート電極55に結合する。第
1のゲート電極58、第2のゲート電極55、ソース電
極57、ドレイン電極56、および導電性相互接続59
は、例えば、アルミニウムでよい。当業者は、それぞ
れ、ドレインおよびソース電極56および57はデュア
ルゲート薄膜トランジスタについては相互交換可能であ
ることを理解するであろう。
【0032】
【発明の効果】以上のように、デュアルゲート薄膜トラ
ンジスタを製造する方法が示されたことが理解されるべ
きである。特に、本方法は標準的なパワーMOSFET
プロセスに組込まれ、その場合パワーMOSFETおよ
びデュアルゲート薄膜トランジスタは同じ半導体材料を
使用して形成することができる。実際に、パワーMOS
FETプロセスにデュアルゲート薄膜トランジスタを加
えることは標準的なパワーMOSFETプロセスに対し
単一の注入工程のみを加えるに過ぎない。その上、単結
晶エピタキシャル層がデュアルゲート薄膜トランジスタ
のゲートの1つとして作用し、それによってデュアルゲ
ート薄膜トランジスタを形成する伝統的な手法と比較し
てデュアルゲート薄膜トランジスタを形成する上でコス
トおよび複雑さを低減することができる。
ンジスタを製造する方法が示されたことが理解されるべ
きである。特に、本方法は標準的なパワーMOSFET
プロセスに組込まれ、その場合パワーMOSFETおよ
びデュアルゲート薄膜トランジスタは同じ半導体材料を
使用して形成することができる。実際に、パワーMOS
FETプロセスにデュアルゲート薄膜トランジスタを加
えることは標準的なパワーMOSFETプロセスに対し
単一の注入工程のみを加えるに過ぎない。その上、単結
晶エピタキシャル層がデュアルゲート薄膜トランジスタ
のゲートの1つとして作用し、それによってデュアルゲ
ート薄膜トランジスタを形成する伝統的な手法と比較し
てデュアルゲート薄膜トランジスタを形成する上でコス
トおよび複雑さを低減することができる。
【図1】本発明の1実施例の方法によって製造されるト
ランジスタの一部を製造の各進行段階において示す拡大
断面図である。
ランジスタの一部を製造の各進行段階において示す拡大
断面図である。
【図2】本発明の1実施例のトランジスタの一部を製造
の各進行段階において示す拡大断面図である。
の各進行段階において示す拡大断面図である。
【図3】図2に示される段階に続く製造段階における本
発明の1実施例によるトランジスタの一部を示す拡大斜
視図である。
発明の1実施例によるトランジスタの一部を示す拡大斜
視図である。
【図4】図3に示された段階に続く製造段階における本
発明の1実施例の方法によって製造されるトランジスタ
を示す拡大断面図である。
発明の1実施例の方法によって製造されるトランジスタ
を示す拡大断面図である。
【図5】本発明の1実施例の方法によって製造されるト
ランジスタを示す拡大断面図である。
ランジスタを示す拡大断面図である。
【図6】本発明の1実施例によるデュアルゲート薄膜ト
ランジスタの一部を示す頭部面図である。
ランジスタの一部を示す頭部面図である。
10 基板 11 エピタキシャル層 12 主要面 13 第1層の誘電材料 15,16,17 開口 18 第1のドーピングされた領域 20 第2のドーピングされた領域 21 第3のドーピングされた領域 22 第4のドーピングされた領域 23 保護膜 25 第2層の誘電材料 29 多結晶シリコンの第1のアイランド 33 多結晶シリコン層 34 開口 31 第4のドーピングされた領域 32 第5のドーピングされた領域 55 第2のゲート電極 56 ドレイン電極 57 ソース電極 58 第1のゲート電極
フロントページの続き (72)発明者 ステファン・ピー・ロブ アメリカ合衆国アリゾナ州85284、テンプ、 ウエスト・グリーンツリー・ドライブ 211
Claims (2)
- 【請求項1】 一体化された薄膜トランジスタを有する
パワーMOSFETトランジスタの製造方法であって、 パワーMOSFET用のアクティブ領域および薄膜トラ
ンジスタ用のアクティブ領域を有する第1の導電形の単
結晶半導体材料(11)を提供する段階であって、前記
パワーMOSFET用のアクティブ領域は第2の導電形
の第1の領域(18)を備え、該第1の領域は前記半導
体材料の表面(12)に延在し、前記薄膜トランジスタ
用のアクティブ領域は前記第2の導電形の第2の領域
(20)を備え、該第2の領域は前記半導体材料の前記
表面(12)に延在するもの、 前記半導体材料の前記表面(12)に延在する前記薄膜
トランジスタ用のアクティブ領域内に前記第1の導電形
の領域(22)を形成する段階、 前記パワーMOSFET用のアクティブ領域を収容する
前記半導体材料の前記表面(12)上および前記薄膜ト
ランジスタ用のアクティブ領域を収容する前記半導体材
料の前記表面(12)上に誘電材料層(25)を提供す
る段階、 前記誘電材料層(25)の上部に多結晶シリコン層(3
3)を提供する段階、 不純物材料の前記第1の領域の一部の上に前記多結晶シ
リコン層(33)において少なくとも1つの開口(3
4)を形成する段階、 前記少なくとも1つの開口を通して前記第2の導電形の
不純物材料の少なくとも1つの領域(31,32)を提
供する段階、 多結晶シリコンのアイランド(29)を形成する段階で
あって該アイランドは前記第2の領域(20)の上にあ
るもの、 前記多結晶シリコンのアイランド(29)から薄膜トラ
ンジスタを形成する段階であって、該薄膜トランジスタ
はソース電極(57)、ドレイン電極(56)および第
2のゲート電極(55)を具備するもの、 前記薄膜トランジスタのための第1のゲートを形成する
段階であって、前記半導体材料の第2の領域(20)が
該第1のゲートとして作用するもの、 パワーMOSFET用のソース電極(51)を提供する
段階であって、該ソース電極(51)は前記多結晶シリ
コン層(33)における前記少なくとも1つの開口(3
4)を介して不純物材料の前記第1の領域(18)に接
触するもの、 パワーMOSFET用のゲート電極(49)を提供する
段階であって、該ゲート電極(49)は前記多結晶シリ
コン層(33)の一部と接触するもの、そして前記第1
の導電形の前記半導体材料の背面にパワーMOSFET
用のドレイン電極(52)を提供する段階、 を具備することを特徴とする一体化された薄膜トランジ
スタを有するパワーMOSFETトランジスタの製造方
法。 - 【請求項2】 高速スイッチングが可能なパワーMOS
FETトランジスタの製造方法であって、 単結晶半導体基板(11)を提供する段階、 前記単結晶半導体基板(11)の第1の部分上にパワー
MOSFETトランジスタを形成する段階であって、該
単結晶半導体基板はドレイン領域およびソース領域を収
容し、かつパワーMOSFET用のゲートは第1のゲー
ト誘電体(25)によって前記ソース領域および前記ド
レイン領域から分離されているもの、 前記単結晶半導体基板(11)の第2の部分上にデュア
ルゲート薄膜トランジスタを形成する段階であって、前
記単結晶半導体基板の前記第2の部分は前記デュアルゲ
ート薄膜トランジスタの第1のゲート(22)として作
用し、かつ前記多結晶シリコンのアイランド(29)は
前記デュアルゲート薄膜トランジスタのソース領域およ
び前記デュアルゲート薄膜トランジスタのドレイン領域
を収容するもの、そして前記多結晶シリコンのアイラン
ドの上部にデュアルゲート薄膜トランジスタの第2のゲ
ート(55)を形成する段階であって、前記第2のゲー
トは第2のゲート誘電体(45)によって前記多結晶シ
リコンのアイランド(29)から分離されているもの、 を具備することを特徴とする高速スイッチング可能なパ
ワーMOSFETトランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US844,077 | 1992-03-02 | ||
US07/844,077 US5266515A (en) | 1992-03-02 | 1992-03-02 | Fabricating dual gate thin film transistors |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0613617A true JPH0613617A (ja) | 1994-01-21 |
Family
ID=25291747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5057922A Pending JPH0613617A (ja) | 1992-03-02 | 1993-02-23 | パワーmosfetトランジスタの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5266515A (ja) |
EP (1) | EP0559407A3 (ja) |
JP (1) | JPH0613617A (ja) |
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---|---|---|---|---|
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