JP2723970B2

JP2723970B2 - データ転送制御装置

Info

Publication number: JP2723970B2
Application number: JP13133689A
Authority: JP
Inventors: 健司宮崎; 俊夫大河内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-05-26
Filing date: 1989-05-26
Publication date: 1998-03-09
Anticipated expiration: 2013-03-09
Also published as: JPH02311050A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータのDMA（ダイレクト・メモリ・アクセ
ス）転送制御をサポートするデータ転送制御装置さらに
はDMA転送アドレスを変更制御する技術に関し、例えば
パケット交換による通信データのDMA転送制御に適用し
て有効な技術に関するものである。

〔従来技術〕

メモリや入出力回路の間でデータ転送を行なうとき、
マイクロプロセッサの負担を軽減してデータ転送効率を
向上させるには、DMAコントローラを用いることができ
る。このDMAコントローラは、プロセッサに代わってデ
ータ転送制御を行なうものであり、データ転送チャネル
を構成するために、転送先アドレス、転送元アドレス、
転送語数、転送動作のイネーブルビット、さらにはメモ
リ間又はメモリと入出力回路間などのデータ転送形態や
転送動作モードなどを特定するためのレジスタセットを
有する。このレジスタセットに対するデータ所期設定は
プロセッサが行うようになっており、初期設定が行われ
た後に、マイクロプロセッサがDMAコントローラのステ
ータスレジスタにデータ転送動作のイネーブルビットを
書き込むと、DMAコントローラはメモリ間でのデータ転
送制御を開始し、或いは入出力回路などからのデータ転
送要求を持ってデータ転送制御を開始する。

このようなDMAコントローラを例えばパケット交換形
式でデータをやりとりする通信制御装置に適用する場合
には、上位プロセッサがDMAコントローラに転送元アド
レスや転送先アドレスなどを初期設定し、DMAコントロ
ーラは、初期設定された条件や動作モードに従って受信
データの転送制御を行うに過ぎなかった。

尚、通信制御装置における送受信データのDMA転送制
御について記載された文献の例としては日経データプロ
マイコン・製品レポートMC68605（1986年日経マグロウ
ヒル社発行）がある。

〔発明が解決しようとする課題〕

ところで、データ転送されるべきデータの中には、当
該データ自体に転送先や転送元を指示するような情報を
含むものがある。例えばパケット交換されるべきデータ
に含まれるパケット論理チャネル番号である。このパケ
ット論理チャネル番号は、そのデータを処理するための
タスクに対応されるような固有の番号である。したがっ
て、上位プロセッサによるデータ処理上、パケット交換
によって受信されたデータは、それ固有のパケット論理
チャネル番号にしたがって、該当するタスクに割り当て
られているメモリ領域に転送されなければならない。し
かしながら、従来のDMAコントローラは、転送すべきデ
ータに含まれる情報に従って自ら転送先アドレスや転送
元アドレスを変更する機能を有していないから、従来の
DMAコントローラを例えばパケット交換形式でデータを
やりとりする通信制御装置に適用する場合、DMAコント
ローラは上位プロセッサによる初期設定に従って受信デ
ータを単にバッファメモリに転送するだけであった。こ
のため、上位プロセッサは、バッファメモリに転送され
たデータ中に含まれるパケット論理チャネル番号を認識
し、これに従って当該受信データをそのパケット論理チ
ャネルに応ずる別のメモリ領域に再送制御しなければな
らず、上位プロセッサに負担がかかり、システムのスル
ープットが低下してしまう。

本発明の目的は、格納領域が決定されているデータを
その領域に格納するためのデータ転送制御を、上位プロ
セッサに負担をかけずに行うことができるデータ転送制
御装置を提供することにある。ここで、上位プロセッサ
とは、少なくともデータ転送制御装置を初期設定可能な
プロセッサを意味する。

本発明の前記ならびにそのほかの目的と新規な特徴に
ついては本明細書の記述及び添付図面から明らかになる
であろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

すなわち、検索テーブルを利用して、転送すべきデー
タからその種類を判定すると共に、その判定結果に応ず
るアドレス情報を検索し、検索されたアドレス情報によ
ってデータ転送先アドレス又はデータ転送元アドレスを
変更し、当該変更したアドレスに従ってデータをDMA転
送制御可能にするものである。

上記検索テーブルを利用した処理の高速化を図るに
は、データの種類を示す情報をアドレスとして入力し、
これに対応するアドレス情報を出力する連想メモリ形式
で検索テーブルを構成することが望ましい。

また、データの種類を示す情報の語長を自由に設定可
能にするには、上記検索テーブルを、データの種類を示
す情報を順番に格納した第１テーブルと、第１テーブル
に格納されたデータに応ずるアドレス情報を第１テーブ
ルの保持情報の順番に対応させて格納した第２テーブル
とによって構成し、上記第１テーブルを順番にアクセス
して、転送すべきデータの種類との一致が判定された
後、一致した情報に対応するアドレス情報を上記第２テ
ーブルから読み出すようにすることができる。

〔作用〕

上記した手段によれば、パケット交換されるべきデー
タのようにシステム動作上そのデータの格納領域が決定
されている場合、パケット論理チャネル番号のような所
定の情報に従って、転送されるべきデータの種類を認識
し、その認識結果に基づいてデータ転送先アドレス又は
転送元アドレスを上位プロセッサの制御を介在させるこ
となく自ら変更するから、これにより、転送されるべき
データに割り当てられている固有の領域へのデータ転送
を、上位プロセッサに負担をかけずに可能とする。

〔実施例〕

第２図は本発明の一実施例に係るDMAコントローラを
利用した通信制御システムの構成例が示される。同図に
示される通信制御システムは、１つの半導体基板に形成
されたシングルチップマイクロコンピュータ又は１つの
配線基板に形成された通信制御ボードとして構成するこ
とができる。

第２図に示される通信制御システムには、システム全
体の制御を司る上位プロセッサ２、メモリ３、DMAコン
トローラ４、及びシリアルコミュニケーションインタフ
ェースコントローラ（以下単にSCIコントローラとも記
す）５などが含まれ、特に制限されないが、それらはバ
ス６を共有する。上記SCIコントローラ５は、特に制限
されないが、HDLC（ハイレベル・データ・リンク・コン
トロール）手順によるパケット交換をサポートするため
の回線制御部を有し、そのプロトコル制御は上位プロセ
ッサ２が行うようになっている。DMAコントローラ４
は、SCIコントローラ５による受信データをメモリ３の
所定領域に転送し、或いは送信すべきデータをメモリ３
の所定領域からSCIコントローラ５に転送制御したりす
る。SCIコントローラ５は、DMAコントローラ４にデータ
転送制御を要求するときDMAリクエスト信号DREQをアサ
ートし、この要求をDMAコントローラ４が受け付けるとD
MAアクノレッジ信号DACKをSCIコントローラ５にアサー
トする。上位プロセッサ２とDMAコントローラ４は共に
バスマスタとされ、相互間でのバス権の調停は、特に制
限されないが、上位プロセッサ２が行う。DMAコントロ
ーラ４は、バス権を要求するとき、バスリクエスト信号
BREQをアサートし、これに応じて上位プロセッサ２がバ
スアクノレッジ信号BACKをDMAコントローラ４にアサー
トすることにより、当該DMAコントローラ４がバス権を
獲得する。

第１図には上記DMAコントローラ４の詳細な一例が示
されている。

DMAコントローラ４は、DMA転送制御のためのデータ転
送チャネル構成用レジスタセットとして、転送データレ
ジスタ10、転送元アドレスレジスタ11、転送先アドレス
レジスタ12、及びバイトカウントレジスタ13を有し、そ
れらは３本の内部バスUB、VB、WBに接続されている。上
記転送データレジスタ10には、デュアルアドレシングモ
ードに従って転送元から読み込んだ転送すべきデータな
どが取り込まれる。転送元アドレスレジスタ11には転送
元アドレスが、そして転送先アドレスレジスタ12には転
送先アドレスが設定され、更にバイトカウントレジスタ
13には転送語数が設定される。データ転送が開始される
と、例えば一語のデータ転送毎に転送元アドレスや転送
先アドレスがそのデータ転送モードに従ってインクリメ
ント又はデクリメントされ、また、転送語数がデクリメ
ントされる。そのようなインクリメント／デクリメント
は算術論理演算器14によって行われる。そして、内部バ
スUB、VB、WBには、データ転送制御形態などを指定する
ための各種制御情報が上位プロセッサ２などによって設
定されるコントロールレジスタ15と、DMAコントローラ
４の内部状態を示すためのステータスレジスタ16とが結
合されると共に、外部のバス６との間でアドレスをやり
とりするためのアドレスバッファレジスタ17、ならびに
上位バス６との間でデータをやりとりするためのデータ
バッファレジスタ18が設けられている。上記各種レジス
タの選択やリード／ライト制御、上位プロセッサ２やSC
Iコントローラ５との間でのハンドシェーク信号のやり
とり、及びDMAコントローラ４内部のその他動作制御は
制御部19が行う。

DMAコントローラ４によるデータ転送制御のための各
種初期設定、例えば転送元アドレスレジスタ11や転送先
アドレスレジスタ12などに対する初期設定は上位プロセ
ッサ２が行う。特に本実施例のDMAコントローラ４は、
上位プロセッサ２による初期設定に従ってデータ転送制
御を開始すると、転送すべきデータを取り込んでその種
類を判定し、この判定結果に従って自ら転送元アドレス
又は転送先アドレスを変更する機能を有する。このDMA
転送アドレスの変更は、本実施例に従えば、パケット交
換されるべきデータに含まれるパケット論理チャネル番
号に従って行われるようになっている。

ここで、パケット交換されるべきデータのフォーマッ
トは、特に制限されないが、HDLC系フォーマットに準じ
た形態とされ、第４図に示されるように、フラグＦ、ア
ドレスフィールドＡ、コントロールフィールドＣ、情報
フィールドＩ、フレームチェックシーケンFCS、及びフ
ラグＦによって構成される。情報フィールドＩには、パ
ケット論理チャネル番号とデータが含まれている。パケ
ット論理チャネル番号は、これと対を成すデータを処理
するためのタスクに対応されるような固有の番号であ
る。したがって、上位プロセッサ２が受信データを処理
するには、パケット交換によって受信されたデータは、
それ固有のパケット論理チャネル番号にしたがって該当
するタスクに割り当てられているメモリ領域に一旦格納
されなければならない。

DMAコントローラ４は、そのパケット論理チャネル番
号に従ってDMA転送アドレスを所定のメモリ領域に変更
可能とするため、連想メモリ構造の検索テーブル20を有
する。この検索テーブル20は、パケット論理チャネル番
号をキーとしてこれに対応するメモリ領域の先頭アドレ
スを検索するようになっており、パケット論理チャネル
番号がアドレスとして入力されると、これに対応する先
頭アドレスが出力される。例えば第５図に示されるよう
にパケット論理チャネル番号１〜ｉに呼応してメモリ３
にｉ個の領域ME1〜MEiが設定され、夫々のメモリ領域ME
1〜MEiの先頭アドレスをAme₁〜Ameiとする。このとき、
検索テーブル20の論理チャネル番号１が与えられると、
これに対応するメモリ領域ME1の先頭Ame₁が読み出され
る。

尚、受信データの内検索テーブル20に供給される情報
はパケット論理チャネル番号だけでよいから、１フレー
ムの受信データの内何バイト目を検索テーブル20に供給
するのかを指示するための情報が、たとえばコントロー
ルレジスタ15に初期設定されている。このようにして設
定されたバイト数は１バイトのデータ転送毎にデクリメ
ントされ、０にクリアされたとき検索テーブル20の動作
が開始される。

上記検索テーブル20は、パケット論理チャネル番号に
一致する先頭アドレスを出力するときにはその旨を制御
信号φによって制御部19に通知する。これによって制御
部19は、そのときのデータ転送モードに従って転送先ア
ドレスレジスタ12又は転送元アドレスレジスタ11を選択
する。例えば受信データの転送モードが指定されている
ときには、転送先アドレスレジスタ12を選択し、上記検
索テーブル20から読み出される先頭アドレスによってそ
の転送先アドレスレジスタ12の内容を書き換え制御す
る。その後、書き換えられた先頭アドレスに基づいて、
該当するメモリ領域に受信データが順番にDMA転送され
る。

次にSCIコントローラ５が受信したデータをメモリ３
の所定領域にDMA転送する処理を一例としてその動作を
説明する。

先ず、上位プロセッサ２は、受信データをDMA転送す
るためにDMAコントローラ４を初期設定する。例えばSCI
コントローラ５からメモリ３へのデータ転送モードを指
定する情報などがコントロールレジスタ15に設定される
と共に、転送先アドレスレジスタ12にはメモリ３上の所
定のバッファ領域の先頭アドレスなどが設定される。そ
の後、DMA転送動作をイネーブルにするためのイネーブ
ルビットがコントロールレジスタ15に書き込まれる。制
御部19は、そのイネーブルビット検出すると、DMAリク
エスト信号DREQを監視し、これがアサートされることに
呼応してDMA転送制御を開始する。DMA転送が開始される
と、SCIコントローラ５によって受信されたフレームに
含まれる情報フィールドＩの最初の内容即ちパケット論
理チャネル番号がデータバッファレジスタ18を経由して
転送データレジスタ10に読み込まれ、読み込まれたパケ
ット論理チャネル番号が所定の内部バスを通じて検索テ
ーブル20のアドレス入力端子に与えられる。検索テーブ
ル20は、与えられたパケット論理チャネル番号をキーと
してそれに対応するメモリ領域の先頭アドレスを検索
し、該当するものがある場合には先頭アドレスを所定の
内部バスに出力すると共に、制御部19に制御信号φをア
サートする。例えばそのときのパケット論理チャネル番
号が１であるときにはメモリ領域ME1の先頭アドレスAme
₁が読み出される。制御部19が制御信号φのアサート状
態を検出すると、当該制御部19は、そのときのデータ転
送モードに従って転送先アドレスレジスタ12を選択し、
上記検索テーブル20から読み出された先頭アドレスAme₁
によってその転送先アドレスレジスタ12の内容を書き換
える。その後、書き換えられた先頭アドレスAme₁によっ
て指定されるパケット論理チャネル１用のメモリ領域ME
1に、情報フィールドＩに含まれるデータの１バイト目
が転送される。次いで転送先アドレスレジスタ12の内容
が次のアドレスにインクリメントされると共にバイトカ
ウントレジスタ13の値が１つデクリメントされて第２バ
イト目のデータがメモリ領域ME1に転送され、それ以
降、バイトカウントレジスタ13の値が０になるまで順番
にデータ転送が行われる。このようにして、論理チャネ
ル番号１に応ずるデータは、当該論理チャネル番号に割
り当てられているメモリ領域ME1に転送完了される。

第３図には、連想メモリ構造の検索テーブル20の代わ
りに、メモリ３に検索テーブルを構成する場合の実施例
が示される。この場合の検索テーブル30は、パケット論
理チャネル番号１〜ｉを順番に格納したチャネル番号テ
ーブル31と、パケット論理チャネル番号に割り当てられ
る各メモリ領域ME1〜MEiの先頭アドレスAme₁〜Ameiを順
番に格納した先頭アドレステーブル32とによって構成さ
れる。斯る構造の検索テーブル30を採用した場合、DMA
コントローラ４′には、チャネル番号テーブル31の先頭
アドレスAt₃₁を格納する先頭アドレスレジスタ33、先頭
アドレステーブル32の先頭アドレスAt₃₂を格納する先頭
アドレスレジスタ34、及びチャネル番号テーブル31のテ
ーブル長即ちこれに格納されているパケット論理チャネ
ル番号の数を示すような値が保持されるテーブル長レジ
スタ35が設けられている。そのほかにこのDMAコントロ
ーラ４′は、特に第３図には図示されていないが、第１
図と同様の各種レジスタや制御部を含んでいる。

第３図に示されるシステム構成において、パケット交
換形式でSCIコントローラ５が受信したデータをメモリ
３の所定領域にDMA転送する場合、上記同様に、上位プ
ロセッサは、受信データをDMA転送するためにDMAコント
ローラ４′を初期設定する。例えばSCIコントローラ５
からメモリ３へのデータ転送モードを指定する情報が設
定されると共に、メモリ３上の所定のバッファ領域の先
頭アドレスなどが転送先アドレスとして設定される。そ
の後、DMA転送動作をイネーブルにするためのイネーブ
ルビットがDMAコントローラ４′に書き込まれる。DMAコ
ントローラ４′は、そのイネーブルビットを検出する
と、DMAリクエスト信号DREQを監視し、これがアサート
されることに呼応してDMA転送制御を開始する。DMA転送
が開始されると、SCIコントローラ５によって受信され
たフレームに含まれる情報フィールドＩの最初の内容即
ちパケット論理チャネル番号がデータバッファレジスタ
に読み込まれる。パケット論理チャネル番号が読み込ま
れると、DMAコントローラ４′は、先頭アドレスレジス
タ33に保持されている先頭アドレスAt₃₁を利用してチャ
ネル番号テーブル31が保有している最初のパケット論理
チャネル番号１を読み出し、これを、転送データレジス
タが保有する論理チャネル番号と比較する。その比較結
果が不一致であるときには、双方の先頭アドレスレジス
タ33,34の値を１だけインクリメントすると共に、テー
ブル長レジスタ35の値を１だけデクリメントし、以下同
様の動作を繰返していく。例えば、受信データに含まれ
るパケット論理チャネル番号がｉであるとすると、チャ
ネル番号テーブル31に対するｉ回目のリードアクセスに
よって当該テーブル31からパケット論理チャネル番号ｉ
を得ることができる。チャネル番号テーブル31から得た
パケット論理チャネル番号ｉと転送データレジスタが保
有するパケット論理チャネル番号とが一致すると、その
旨が制御部に通知される。このとき、先頭アドレスレジ
スタ34に初期設定された先頭アドレスAt₃₂即ち先頭アド
レステーブル32の先頭アドレスは、上記先頭アドレスAt
₃₁と同じ回数即ちｉ回だけインクリメントされている。
これによりDMAコントローラ４′は、その先頭アドレス
レジスタ34の値を利用して先頭アドレステーブル32から
該当する先頭アドレスAmeiを読み込む。そして制御部
は、そのときのデータ転送モードに従って転送先アドレ
スレジスタ12を選択し、上記先頭アドレステーブル32か
ら読み出された先頭アドレスAmeiによってその転送先ア
ドレスレジスタ12の内容を書き換える。その後、書き換
えられた先頭アドレスAmeiによって指定されるパケット
論理チャネル番号ｉ用のメモリ領域MEiに、情報フィー
ルドＩに含まれるデータの１バイト目が転送される。次
いで転送先アドレスレジスタ12の内容が次ぎのアドレス
にインクリメントされると共に、バイトカウントレジス
タ13の値が１つデクリメントされて第２バイト目のデー
タがメモリ領域Meiに転送され、それ以降、バイトカウ
ントレジスタ13の値が０になるまで順番にデータ転送が
行われる。このようにして、論理チャネル番号ｉに対応
するデータは、当該論理チャネル番号ｉに割り当てられ
ているメモリ領域MEiに転送完了される。

上記実施例によれば以下の作用効果を得るものであ
る。

（１）パケット交換されるべきデータのように上位プロ
セッサ２によるデータ処理上そのデータの格納領域がパ
ケット論理チャネル番号に従って予め決定されている場
合、転送すべきデータの種類をそのデータに含まれてい
るパケット論理チャネル番号に基づいて認識し、その認
識結果に従って、データ転送先アドレスをDMAコントロ
ーラ4,4′自らが変更する。したがって、パケット論理
チャネル番号に呼応して割り当てられている固有のメモ
リ領域へのデータ転送を上位プロセッサに負担をかけず
に行うことができる。

（２）上記作用効果により、上位プロセッサ２は、従来
のようにパケット論理チャネル番号とは無関係に一旦バ
ッファメモリにDMA転送されたデータを、再度パケット
論理チャネルに対応する領域に再送制御する必要がなく
なり、これにより、システムのスループットを向上させ
ることができる。

（３）連想メモリ構造の検索テーブル20を利用すること
により、変更すべきアドレス情報を１回のメモリアクセ
スで得ることができる。したがって、転送すべきデータ
の種類の認識と、これに応ずるアドレス情報の取得とを
高速に行うことができる。しかも、その検索テーブル20
をDMAコントローラに内蔵することにより検索処理速度
は一層向上する。

（４）転送すべきデータのパケット論理チャネル番号を
認識するためのチャネル番号テーブル31と、各パケット
論理チャネル番号に割り当てられるメモリ領域の先頭ア
ドレスをパケット論理チャネル番号の順番に従って保有
する先頭32とに分けて検索テーブル30を構成すると、パ
ケット論理チャネル番号の語長を自由に設定することが
できるようになる。しかも、その検索テーブル30を外部
メモリ３に構成することにより、DMAコントローラ４′
内部のハードウェア量を抑えることができる。但し、検
索テーブル30を毎回最初から順番に検索しなくてはなら
ないため検索処理速度は遅くなってしまう。検索処理速
度をある程度向上させるには、例えばDMAコントローラ
４′のデータ出力側にバッファRAM（ランダム・アクセ
ス・メモリ）を設けておくような考慮が必要になる。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更することができる。

例えば検索テーブル20をDMAコントローラ４の外部に
配置し、或いは検索テーブル30をDMAコントローラ４′
に内蔵させてもよい。また、転送すべきデータの種類を
示す情報はパケット論理チャネル番号に限定されず、本
発明が適用されるシステム構成に従って適宜に決定され
る性質をもつ。また、上記実施例では受信データのDMA
転送を一例として転送先アドレスをDMAコントローラ自
らが変更する場合について説明したが、本発明ではそれ
に限定されるものではなく、転送元アドレスを変更する
場合にも適用することができる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である通信制御システム
に利用されるシングルチップマイクロコンピュータ又は
通信制御用ボードに適用した場合について説明したが、
本発明はそれに限定されるものではなく、DMAコントロ
ーラ自体などにも広く適用することができる。本発明
は、少なくともデータの種類に応じて固有の格納領域が
決定されているようなデータをDMA転送する条件のもの
に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。

すなわち、データの種類に応じて固有の格納領域が決
定されているようなデータをDMA転送するとき、転送す
べきデータに含まれるパケット論理チャネル番号のよう
な所定の情報に基づいて転送すべきデータの種類を認識
し、その認識結果に従ってデータ転送先アドレスをデー
タ転送制御装置自らが設定変更するから、転送すべきデ
ータに予め割り当てられている固有の領域へのデータ転
送を上位プロセッサに負担を掛けずに行うことができる
という効果がある。

上記効果により、データをDMA転送制御可能なシステ
ムのスループットを向上させることができる。

また、データの種類を示す情報をアドレスとして入力
し、これに対応するアドレス情報を出力する連想メモリ
構造の検索テーブルを採用することにより、変更すべき
転送先又は転送元の情報を高速に取得することができ
る。

そして、データの種類を示す情報を順番に格納した第
１テーブルと、この第１テーブルに格納された情報に応
ずるアドレス情報を第１テーブルの保持情報の順番に従
って保有する第２テーブルとによって検索テーブルを構
成することにより、データの種類を示す情報の語長を自
由に設定することができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例であるDMAコントローラの詳
細な１例を示すブロック図、第２図は第１図のDMAコントローラを適用した通信制御
システムの一部を示すブロック図、第３図は本発明の他の実施例であるその他の通信制御シ
ステムを示すブロック図、第４図はパケット交換されるデータのHDLC系フォーマッ
トの一例を示すフォーマット図、第５図はパケット論理チャネル番号とメモリ領域との関
係を示すメモリ空間説明図である。２……上位プロセッサ、３……メモリ、４……DMAコン
トローラ、４′……DMAコントローラ、５……SCIコント
ローラ、10……転送データレジスタ、11……転送元アド
レスレジスタ、12……転送先アドレスレジスタ、13……
バイトカウントレジスタ、15……コントロールレジス
タ、19……制御部、20……検索テーブル、ME1〜MEi……
メモリ領域、Ame₁〜Amei……先頭アドレス、30……検索
テーブル、31……チャネル番号テーブル、32……先頭ア
ドレステーブル、33,34……先頭アドレスレジスタ、35
……テーブル長レジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】DMA転送制御用のレジスタセット及び制御
部を備え、パケット論理チャネル番号とそれ以外の情報
とを含んだ複数ワード構成のパケット交換される一連の
データを転送するデータ転送制御装置であって、上記データ中の上記パケット論理チャネル番号の位置
は、上記レジスタセット中のコントロールレジスタの設
定値によって指示され、上記パケット論理チャネル番号に基づいて上記データの
種類を判定し、前記判定されたデータの種類をアドレス
情報に対応させる検索テーブルを利用してアドレス情報
を検索し、検索されたアドレス情報によってデータ転送
先アドレス又はデータ転送元アドレスを変更し、当該変
更したアドレスに従って上記データをDMA転送制御可能
にされて成るデータ転送制御装置。
【請求項２】上記検索テーブルは、パケット論理チャネ
ル番号をアドレスとして入力し、これに対応するアドレ
ス情報を出力する連想メモリ形式で構成されて成るもの
であることを特徴とする請求項１に記載のデータ転送制
御装置。
【請求項３】上記検索テーブルは、パケット論理チャネ
ル番号を順番に格納した第１テーブルと、第１テーブル
に格納されたデータに応ずるアドレス情報を第１テーブ
ルの保持情報の順番に対応させて格納した第２テーブル
とから成り、上記第１テーブルを順番にアクセスして、
パケット論理チャネル番号との一致が判定された後、一
致した情報に対応するアドレス情報を上記第２テーブル
から読み出すようにされて成ることを特徴とする請求項
１に記載の記載のデータ転送制御装置。
【請求項４】請求項１ないし３のいずれかに記載のデー
タ転送制御装置を１つの半導体基板に形成したことを特
徴とするマイクロコンピュータ。
【請求項５】上記マイクロコンピュータは、さらにプロ
セッサとメモリを具備することを特徴とする請求項４記
載のマイクロコンピュータ。