JPH0767352A - 電流ループ制御形ｐｗｍインバータ - Google Patents
電流ループ制御形ｐｗｍインバータInfo
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- JPH0767352A JPH0767352A JP5229471A JP22947193A JPH0767352A JP H0767352 A JPH0767352 A JP H0767352A JP 5229471 A JP5229471 A JP 5229471A JP 22947193 A JP22947193 A JP 22947193A JP H0767352 A JPH0767352 A JP H0767352A
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- Japan
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Abstract
(57)【要約】
【目的】 ＰＷＭインバータを構成する半導体スイッチ
ング素子のヒステリシス周波数を一定にして、ＡＣフィ
ルタを小型化する。 【構成】 この発明による電流ループ制御形ＰＷＭイン
バータを半導体スイッチング素子より成るブリッジ回路
１、直流電源２、前記ブリッジ回路１の出力電圧を電圧
検出器６を介して入力するヒステリシス幅設定器１６、
このヒステリシス幅設定器１６の出力信号を電流指令値
と加算および減算する加算器９と１０、この２つの加算
器９と１０の出力信号と前記ブリッジ回路１の出力電流
を電流検出器３を介して入力する２つのコンパレータ７
と８によって構成した。前記ヒステリシス幅設定器１６
はＡ／Ｄ変換器１５、ＲＯＭ１４、Ｄ／Ａ変換器１３、
設定抵抗１２および加算器１１によって構成され、ＴＥ
／Ｌに比例する一定電流成分とＴＶ2 ／ＥＬに比例する
電流成分より成るヒステリシス電流幅を電流指令値に与
加するものである。
ング素子のヒステリシス周波数を一定にして、ＡＣフィ
ルタを小型化する。 【構成】 この発明による電流ループ制御形ＰＷＭイン
バータを半導体スイッチング素子より成るブリッジ回路
１、直流電源２、前記ブリッジ回路１の出力電圧を電圧
検出器６を介して入力するヒステリシス幅設定器１６、
このヒステリシス幅設定器１６の出力信号を電流指令値
と加算および減算する加算器９と１０、この２つの加算
器９と１０の出力信号と前記ブリッジ回路１の出力電流
を電流検出器３を介して入力する２つのコンパレータ７
と８によって構成した。前記ヒステリシス幅設定器１６
はＡ／Ｄ変換器１５、ＲＯＭ１４、Ｄ／Ａ変換器１３、
設定抵抗１２および加算器１１によって構成され、ＴＥ
／Ｌに比例する一定電流成分とＴＶ2 ／ＥＬに比例する
電流成分より成るヒステリシス電流幅を電流指令値に与
加するものである。
Description
【０００１】
【産業上の利用分野】この発明は、ＵＰＳを構成する電
流ループ制御形ＰＷＭインバータに関するものである。
流ループ制御形ＰＷＭインバータに関するものである。
【０００２】
【従来の技術】図２は従来技術による電流ループ制御形
ＰＷＭインバータのブロック図であって、半導体スイッ
チング素子Ｓ11とＳ12より成る単相ハーフブリッジ回路
１０１と直流電圧Ｅ1 とＥ2 より成る直流電源１０２、
２つのコンパレータ１０７と１０８、２つの加算器１０
９と１１０、ヒステリシス幅設定器１１１によってヒス
テリシス・コンパレータ方式の電流ループ制御形ＰＷＭ
コンバータを構成していた。なお、Ｅ1 ＝Ｅ2 （＝Ｅ）
であり、リアクタ１０４とコンデンサ１０５より成るＡ
Ｃフィルタを介して負荷１１２に交流電力を供給する。
ＰＷＭインバータのブロック図であって、半導体スイッ
チング素子Ｓ11とＳ12より成る単相ハーフブリッジ回路
１０１と直流電圧Ｅ1 とＥ2 より成る直流電源１０２、
２つのコンパレータ１０７と１０８、２つの加算器１０
９と１１０、ヒステリシス幅設定器１１１によってヒス
テリシス・コンパレータ方式の電流ループ制御形ＰＷＭ
コンバータを構成していた。なお、Ｅ1 ＝Ｅ2 （＝Ｅ）
であり、リアクタ１０４とコンデンサ１０５より成るＡ
Ｃフィルタを介して負荷１１２に交流電力を供給する。
【０００３】ヒステリシス幅設定器１１１からのヒステ
リシス幅電流信号ｉT を加算器１０９と１１０において
電流指令値ｉ* と加算および減算して生成した２つの電
流指令値（ｉ* ＋ｉT ）と（ｉ* −ｉT ）と、単相ハー
フブリッジ回路１０１の出力側に設けた電流検出器１０
３から検出した出力電流信号ｉを、コンパレータ１０７
と１０８に入力させる。ヒステリシス・コンパレータ１
０７からの出力信号（ｉ* ＋ｉT ）−ｉによって半導体
スイッチング素子Ｓ11はオンとなって出力電流は増加
し、またヒステリシス・コンパレータ１０８の出力信号
ｉ−（ｉ* −ｉT ）によって半導体スイッチング素子Ｓ
12はオンとなって出力電流は減少する。上述したヒステ
リシス・コンパレータ１０７と１０８によって制御され
る出力電流信号ｉの波形は、図３に示すように、出力電
流ｉは（ｉ* ＋ｉT ）と（ｉ* −ｉT ）との誤差がしき
い値（ヒステリシス幅）ｉT 以内となるように振動的に
追従制御される。
リシス幅電流信号ｉT を加算器１０９と１１０において
電流指令値ｉ* と加算および減算して生成した２つの電
流指令値（ｉ* ＋ｉT ）と（ｉ* −ｉT ）と、単相ハー
フブリッジ回路１０１の出力側に設けた電流検出器１０
３から検出した出力電流信号ｉを、コンパレータ１０７
と１０８に入力させる。ヒステリシス・コンパレータ１
０７からの出力信号（ｉ* ＋ｉT ）−ｉによって半導体
スイッチング素子Ｓ11はオンとなって出力電流は増加
し、またヒステリシス・コンパレータ１０８の出力信号
ｉ−（ｉ* −ｉT ）によって半導体スイッチング素子Ｓ
12はオンとなって出力電流は減少する。上述したヒステ
リシス・コンパレータ１０７と１０８によって制御され
る出力電流信号ｉの波形は、図３に示すように、出力電
流ｉは（ｉ* ＋ｉT ）と（ｉ* −ｉT ）との誤差がしき
い値（ヒステリシス幅）ｉT 以内となるように振動的に
追従制御される。
【０００４】
【発明が解決しようとする課題】上述したしきい値ｉT
はヒステリシス幅設定器１１１によって設定された一定
値であって電流指令値のヒステリシス幅を一定にするも
のであるから、ヒステリシス周波数（半導体スイッチン
グ素子Ｓ11とＳ12のスイッチング周波数）が大きく変動
する。このために、ブリッジ回路１０１から発生される
高次周波数も大きく変動するので、リアクタ１０４とコ
ンデンサ１０５によって構成したＡＣフィルタの効果も
うすれてしまう欠点があった。この発明は、上述した従
来技術による電流ループ制御形ＰＷＭインバータの欠陥
を除去するためになされたものであって、ヒステリシス
周波数がほぼ一定となるヒステリシス設定器を備えた電
流ループ制御形ＰＷＭインバータを提供することを目的
とするものである。
はヒステリシス幅設定器１１１によって設定された一定
値であって電流指令値のヒステリシス幅を一定にするも
のであるから、ヒステリシス周波数（半導体スイッチン
グ素子Ｓ11とＳ12のスイッチング周波数）が大きく変動
する。このために、ブリッジ回路１０１から発生される
高次周波数も大きく変動するので、リアクタ１０４とコ
ンデンサ１０５によって構成したＡＣフィルタの効果も
うすれてしまう欠点があった。この発明は、上述した従
来技術による電流ループ制御形ＰＷＭインバータの欠陥
を除去するためになされたものであって、ヒステリシス
周波数がほぼ一定となるヒステリシス設定器を備えた電
流ループ制御形ＰＷＭインバータを提供することを目的
とするものである。
【０００５】
【課題を解決するための手段】上述した課題を達成する
ために、この発明による電流ループ制御形ＰＷＭインバ
ータは、ヒステリシス・コンパレータを構成するヒステ
リシス幅設定器から出力電圧の２乗に比例する電流成分
と一定の電流成分より成るヒステリシス電流幅を出力さ
せ、このヒステリシス電流幅を備えた電流指令値を前記
ヒステリシス・コンパレータに入力させることによって
ブリッジ回路を構成する半導体スイッチング素子を交互
にオン・オフ制御させ、半導体スイッチング素子のヒス
テリシス周波数がほぼ一定となるように前記電流指令値
のヒステリシス電流幅を制御するものである。
ために、この発明による電流ループ制御形ＰＷＭインバ
ータは、ヒステリシス・コンパレータを構成するヒステ
リシス幅設定器から出力電圧の２乗に比例する電流成分
と一定の電流成分より成るヒステリシス電流幅を出力さ
せ、このヒステリシス電流幅を備えた電流指令値を前記
ヒステリシス・コンパレータに入力させることによって
ブリッジ回路を構成する半導体スイッチング素子を交互
にオン・オフ制御させ、半導体スイッチング素子のヒス
テリシス周波数がほぼ一定となるように前記電流指令値
のヒステリシス電流幅を制御するものである。
【０００６】
【作用】ヒステリシス周期（スイッチング周波数の逆
数）Ｔによって決まる一定の電流成分（ＴＥ／Ｌ）と、
前記ヒステリシス周期Ｔおよび出力電圧Ｖの２乗に比例
する電流成分（ＴＶ2 ／ＥＬ）より成るヒステリシス電
流幅を有する電流指令値をヒステリシス・コンパレータ
に入力させると、このヒステリシス・コンパレータから
の出力信号によってオン・オフ制御される半導体スイッ
チング素子のヒステリシス周波数は一定となる。
数）Ｔによって決まる一定の電流成分（ＴＥ／Ｌ）と、
前記ヒステリシス周期Ｔおよび出力電圧Ｖの２乗に比例
する電流成分（ＴＶ2 ／ＥＬ）より成るヒステリシス電
流幅を有する電流指令値をヒステリシス・コンパレータ
に入力させると、このヒステリシス・コンパレータから
の出力信号によってオン・オフ制御される半導体スイッ
チング素子のヒステリシス周波数は一定となる。
【０００７】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１はこの発明による単相ハーフブリッジ
回路より成る電流ループ制御形ＰＷＭインバータの回路
構成を示すブロック図であって、ヒステリシス幅設定器
および付帯する電圧検出器を除くと従来技術における電
流ループ制御形ＰＷＭインバータと同一であるので、同
一構成要素についての説明は省略する。
ら説明する。図１はこの発明による単相ハーフブリッジ
回路より成る電流ループ制御形ＰＷＭインバータの回路
構成を示すブロック図であって、ヒステリシス幅設定器
および付帯する電圧検出器を除くと従来技術における電
流ループ制御形ＰＷＭインバータと同一であるので、同
一構成要素についての説明は省略する。
【０００８】半導体スイッチング素子Ｓ11とＳ12より成
る単相ハーフブリッジ回路１の交流出力回路に設けたリ
アクタ４の負荷側の出力電圧を電圧検出器６によって検
出し、ヒステリシス幅設定器１６を構成するＡ／Ｄ変換
器１５においてディジタル信号に変換してＲＯＭ１４に
入力させる。ＲＯＭ１４はディジタル化された出力電圧
信号Ｖを入力してＴ・Ｖ2 ／ＥＬに比例する電流成分を
生成し、さらに、Ｄ／Ａ変換器１３においてアナログ信
号に変換したうえで加算器１１に入力する。ここに、Ｔ
はヒステリシス周期、Ｖは出力電圧、Ｅは直流電源電
圧、Ｌはリアクタ４のインダクタンスである。また、前
記ヒステリシス幅設定器１６に設けられているヒステリ
シス設定抵抗１２はＴ・Ｅ／Ｌに比例する電流成分を出
力し、加算器１１においてＤ／Ａ変換器１３の出力信号
と合算される。ヒステリシス周期Ｔを一定とすると設定
抵抗１２からの電流成分は一定となり、また、ＲＯＭ１
４から出力される電流成分は出力電圧Ｖの２乗に比例し
た値となる。従って、加算器１１から出力されるヒステ
リシス幅設定器１６からの出力信号ｉT は、（Ｔ・Ｅ／
Ｌ）−（Ｔ・Ｖ2 ／ＥＬ）に対応した電流成分であって
電流指令値ｉ* に対するヒステリシス電流幅となる。前
記ヒステリシス幅設定器１６からの出力信号ｉT は加算
器９と１０において電流指令値ｉ* と加算および減算さ
れ、電流検出器３から検出された電流信号ｉと共にコン
パレータ７と８に入力し、半導体スイッチング素子Ｓ11
とＳ12を交互にオン・オフ制御する制御信号を出力す
る。
る単相ハーフブリッジ回路１の交流出力回路に設けたリ
アクタ４の負荷側の出力電圧を電圧検出器６によって検
出し、ヒステリシス幅設定器１６を構成するＡ／Ｄ変換
器１５においてディジタル信号に変換してＲＯＭ１４に
入力させる。ＲＯＭ１４はディジタル化された出力電圧
信号Ｖを入力してＴ・Ｖ2 ／ＥＬに比例する電流成分を
生成し、さらに、Ｄ／Ａ変換器１３においてアナログ信
号に変換したうえで加算器１１に入力する。ここに、Ｔ
はヒステリシス周期、Ｖは出力電圧、Ｅは直流電源電
圧、Ｌはリアクタ４のインダクタンスである。また、前
記ヒステリシス幅設定器１６に設けられているヒステリ
シス設定抵抗１２はＴ・Ｅ／Ｌに比例する電流成分を出
力し、加算器１１においてＤ／Ａ変換器１３の出力信号
と合算される。ヒステリシス周期Ｔを一定とすると設定
抵抗１２からの電流成分は一定となり、また、ＲＯＭ１
４から出力される電流成分は出力電圧Ｖの２乗に比例し
た値となる。従って、加算器１１から出力されるヒステ
リシス幅設定器１６からの出力信号ｉT は、（Ｔ・Ｅ／
Ｌ）−（Ｔ・Ｖ2 ／ＥＬ）に対応した電流成分であって
電流指令値ｉ* に対するヒステリシス電流幅となる。前
記ヒステリシス幅設定器１６からの出力信号ｉT は加算
器９と１０において電流指令値ｉ* と加算および減算さ
れ、電流検出器３から検出された電流信号ｉと共にコン
パレータ７と８に入力し、半導体スイッチング素子Ｓ11
とＳ12を交互にオン・オフ制御する制御信号を出力す
る。
【０００９】次に、ヒステリシス・コンパレータにおけ
るヒステリシス特性を有する電流指令値とヒステリシス
周波数との関係を説明する。図４はヒステリシス・コン
パレータを備えた単相ハーフブリッジ形ＰＷＭインバー
タの動作特性を説明するためのブロック図である。今、
信号Ａをオペアンプ３８に入力させて半導体スイッチン
グ素子３３をオンさせると、リアクタ３６を流れる出力
電流ｉによるリアクタ３６の両端電圧ＶL は ＶL ＝Ｅ−Ｖ＝Ｌ・di／dt dt＝Ｔ1 とすると Ｔ1 ＝Ｌ・di／（Ｅ−Ｖ） ……（１） 次に、信号Ｂをオペアンプ３９に入力させて半導体スイ
ッチング素子３４をオンさせると、リアクタ３６の両端
電圧−ＶL は −ＶL ＝−（Ｅ＋Ｖ）＝−Ｌ・di／dt dt＝Ｔ2 とすると Ｔ2 ＝Ｌ・di／（Ｅ＋Ｖ） ……（２） 図５はモデル化した出力電流波形の拡大図であって、半
導体スイッチング素子のヒステリシス周期Ｔは（Ｔ1 ＋
Ｔ2 ）であるから、（１），（２）式より Ｔ＝Ｔ1 ＋Ｔ2 ＝〔１／（Ｅ−Ｖ）＋１／（Ｅ＋Ｖ）〕×Ｌ・di ＝２ＥＬdi／（Ｅ2 −Ｖ2 ） よって、 di＝（Ｔ／２ＥＬ）・（Ｅ2 −Ｖ2 ） ……（３）
るヒステリシス特性を有する電流指令値とヒステリシス
周波数との関係を説明する。図４はヒステリシス・コン
パレータを備えた単相ハーフブリッジ形ＰＷＭインバー
タの動作特性を説明するためのブロック図である。今、
信号Ａをオペアンプ３８に入力させて半導体スイッチン
グ素子３３をオンさせると、リアクタ３６を流れる出力
電流ｉによるリアクタ３６の両端電圧ＶL は ＶL ＝Ｅ−Ｖ＝Ｌ・di／dt dt＝Ｔ1 とすると Ｔ1 ＝Ｌ・di／（Ｅ−Ｖ） ……（１） 次に、信号Ｂをオペアンプ３９に入力させて半導体スイ
ッチング素子３４をオンさせると、リアクタ３６の両端
電圧−ＶL は −ＶL ＝−（Ｅ＋Ｖ）＝−Ｌ・di／dt dt＝Ｔ2 とすると Ｔ2 ＝Ｌ・di／（Ｅ＋Ｖ） ……（２） 図５はモデル化した出力電流波形の拡大図であって、半
導体スイッチング素子のヒステリシス周期Ｔは（Ｔ1 ＋
Ｔ2 ）であるから、（１），（２）式より Ｔ＝Ｔ1 ＋Ｔ2 ＝〔１／（Ｅ−Ｖ）＋１／（Ｅ＋Ｖ）〕×Ｌ・di ＝２ＥＬdi／（Ｅ2 −Ｖ2 ） よって、 di＝（Ｔ／２ＥＬ）・（Ｅ2 −Ｖ2 ） ……（３）
【００１０】ヒステリシス・コンパレータへの電流指令
値ｉ* のヒステリシス電流幅ｉT は ｉT ＝（１／２）・di＝Ｔ／４ＥＬ・（Ｅ2 −Ｖ2 ） ＝ＴＥ／４Ｌ−（Ｔ／４ＥＬ）・Ｖ2 ……（４） 直流電源電圧ＥとインダクタンスＬを一定とし、ヒステ
リシス周期Ｔを所期の値に設定すると、（４）式におけ
る右辺の第１項は一定となり、第２項は出力電圧Ｖの２
乗に比例する値となる。従って、ヒステリシス周期Ｔを
一定とするためには（４）式で決まるヒステリシス電流
幅ｉT を電流指令値ｉ* に与えればよいので、図１にお
けるヒステリシス幅設定器１６における設定抵抗１２か
らＴＥ／Ｌに比例する電流成分を出力させ、ＲＯＭ１４
からＴＶ2 ／ＥＬに比例する電流成分を出力させる。以
上の説明は単相ハーフブリッジ回路に設けたヒステリシ
ス・コンパレータに関するものであるが、３相ブリッジ
回路についても各相ごとに上述したヒステリシス・コン
パレータを設けることによってヒステリシス周波数一定
の電流ループ制御形ＰＷＭインバータを実現できる。
値ｉ* のヒステリシス電流幅ｉT は ｉT ＝（１／２）・di＝Ｔ／４ＥＬ・（Ｅ2 −Ｖ2 ） ＝ＴＥ／４Ｌ−（Ｔ／４ＥＬ）・Ｖ2 ……（４） 直流電源電圧ＥとインダクタンスＬを一定とし、ヒステ
リシス周期Ｔを所期の値に設定すると、（４）式におけ
る右辺の第１項は一定となり、第２項は出力電圧Ｖの２
乗に比例する値となる。従って、ヒステリシス周期Ｔを
一定とするためには（４）式で決まるヒステリシス電流
幅ｉT を電流指令値ｉ* に与えればよいので、図１にお
けるヒステリシス幅設定器１６における設定抵抗１２か
らＴＥ／Ｌに比例する電流成分を出力させ、ＲＯＭ１４
からＴＶ2 ／ＥＬに比例する電流成分を出力させる。以
上の説明は単相ハーフブリッジ回路に設けたヒステリシ
ス・コンパレータに関するものであるが、３相ブリッジ
回路についても各相ごとに上述したヒステリシス・コン
パレータを設けることによってヒステリシス周波数一定
の電流ループ制御形ＰＷＭインバータを実現できる。
【００１１】
【発明の効果】以上説明したように、この発明による電
流ループ制御形ＰＷＭインバータは、半導体スイッチン
グ素子より成るブリッジ回路の交流出力回路に設けたリ
アクタの負荷側から検出した出力電圧信号をヒステリシ
ス幅設定器に入力させ、この出力電圧信号の２乗および
ヒステリシス周期に比例する電流成分とヒステリシス周
期によって決まる一定の電流成分より成るヒステリシス
特性を有する電流指令値を生成してヒステリシス・コン
パレータに入力させ、前記ブリッジ回路を構成する半導
体スイッチング素子を交互にオン・オフ制御すると前記
半導体スイッチング素子のヒステリシス周波数がほぼ一
定になる。従って、ＰＷＭインバータから発生する高次
高調波が一定周波数以上となり、ＡＣフィルタを小型化
することが可能となる。
流ループ制御形ＰＷＭインバータは、半導体スイッチン
グ素子より成るブリッジ回路の交流出力回路に設けたリ
アクタの負荷側から検出した出力電圧信号をヒステリシ
ス幅設定器に入力させ、この出力電圧信号の２乗および
ヒステリシス周期に比例する電流成分とヒステリシス周
期によって決まる一定の電流成分より成るヒステリシス
特性を有する電流指令値を生成してヒステリシス・コン
パレータに入力させ、前記ブリッジ回路を構成する半導
体スイッチング素子を交互にオン・オフ制御すると前記
半導体スイッチング素子のヒステリシス周波数がほぼ一
定になる。従って、ＰＷＭインバータから発生する高次
高調波が一定周波数以上となり、ＡＣフィルタを小型化
することが可能となる。
【図１】この発明による電流ループ制御形ＰＷＭインバ
ータの回路構成を示すブロック図。
ータの回路構成を示すブロック図。
【図２】従来の電流ループ制御形ＰＷＭインバータの回
路構成を示すブロック図。
路構成を示すブロック図。
【図３】出力電流波形図。
【図４】ヒステリシス・コンパレータを備えた単相ハー
フブリッジ形ＰＷＭインバータのブロック図。
フブリッジ形ＰＷＭインバータのブロック図。
【図５】モデル化した出力電流波形図。
１ ブリッジ回路 ２ 直流電源 ３ 電流検出器 ４ リアクタ ６ 電圧検出器 ７，８ コンパレータ ９，１０，１１ 加算器 １２ 設定抵抗 １３ Ｄ／Ａ変換器 １４ ＲＯＭ １５ Ａ／Ｄ変換器 １６ ヒステリシス幅設定器
Claims (1)
- 【請求項１】 直流電源を入力して交流変換する半導体
スイッチング素子より成るブリッジ回路と、このブリッ
ジ回路の交流出力回路から検出した電流信号とヒステリ
シス特性を有する電流指令値を入力するコンパレータと
によって構成し、 前記ブリッジ回路を構成する半導体スイッチング素子を
前記コンパレータの出力信号により交互にオン・オフ制
御するヒステリシス・コンパレータ方式の電流ループ制
御形ＰＷＭインバータにおいて、 前記ブリッジ回路の交流出力回路に設けたリアクタの負
荷側から検出した出力電圧信号をヒステリシス幅設定器
を構成するＲＯＭに入力させて前記出力電圧信号の２乗
に比例する電流成分を生成すると共に別に設けた設定器
によって一定の電流成分を生成し、前記２つの電流成分
より成るヒステリシス電流幅によって前記コンパレータ
へ入力する電流指令値にヒステリシス特性を付与し、前
記ブリッジ回路を構成する半導体スイッチング素子のヒ
ステリシス周波数が一定となるように前記電流指令値の
ヒステリシス電流幅を制御することを特徴とする電流ル
ープ制御形ＰＷＭインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229471A JPH0767352A (ja) | 1993-08-23 | 1993-08-23 | 電流ループ制御形ｐｗｍインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229471A JPH0767352A (ja) | 1993-08-23 | 1993-08-23 | 電流ループ制御形ｐｗｍインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0767352A true JPH0767352A (ja) | 1995-03-10 |
Family
ID=16892707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229471A Pending JPH0767352A (ja) | 1993-08-23 | 1993-08-23 | 電流ループ制御形ｐｗｍインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767352A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI395082B (zh) * | 2009-11-11 | 2013-05-01 | Richtek Technology Corp | 用於變頻式電壓調節器的頻率控制電路及方法 |
| TWI396954B (zh) * | 2009-11-11 | 2013-05-21 | Richtek Technology Corp | 用於變頻式電壓調節器的頻率控制電路及方法 |
| JP2022515022A (ja) * | 2018-12-03 | 2022-02-17 | イルディズ テクニク ユニヴァーシテシ | パワーエレクトロニクスコンバータのためのデッドタイム制御方法、およびこの方法を適用するための回路 |
| WO2022233456A1 (en) * | 2021-05-05 | 2022-11-10 | Eaton Intelligent Power Limited | Power inverter and method for controlling a power inverter |
| EP4329179A4 (en) * | 2021-04-23 | 2024-06-12 | Mitsubishi Electric Corporation | POWER CONVERSION DEVICE AND METHOD FOR CONTROLLING THE POWER CONVERSION DEVICE |
-
1993
- 1993-08-23 JP JP5229471A patent/JPH0767352A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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