JPH0766429A - 薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
任意の基板表面上に施すことのできる薄膜トランジスタ
及びその製造方法を提供する。 【構成】 薄膜トランジスタは基板1の表面に配設さ
れ、ドープされているポリシリコン層2及びこれと反対
の導電形によりドープされ、側壁4により限定されてい
るポリシリコン構造物31を有する。このポリシリコン
構造物31はポリシリコン層2の導電形によりドープさ
れているソース/ドレイン領域111を有する。ソース
/ドレイン領域111と、同じくソース/ドレイン領域
の作用をするポリシリコン層2との間のポリシリコン構
造物31の側壁4上にゲート誘電体5及び更にその上に
ゲート電極6を配設する。
Description
の製造方法に関する。
結晶層又は非晶質半導体層中に形成される。これらの半
導体層は例えばポリシリコン、非晶質シリコン、Si−
C又はダイヤモンドの析出により、又は必要に応じて引
続いての再結晶により形成される。その際半導体層は一
つの基板上に施される。
(例えば米国特許第5064775号明細書参照)。基
板を介してソース領域とドレイン領域との間に生じる短
絡を回避するため基板は少なくとも多結晶半導体層との
界面で絶縁されていなければならない。薄膜トランジス
タにはガラス、酸化物又は窒化物からなる絶縁性基板を
使用すると有利である。
される場合基台と多結晶半導体層との間に電気絶縁性の
中間層を析出しなければならない。多結晶半導体層と絶
縁性中間層との界面で又は基台にある導電路において捕
らえられた電荷は薄膜トランジスタ内の電荷移動に悪影
響を及ぼす電界を生じることになる。
「J.Electrochem.Soc.138」第3
420頁、1991年から、障害となる酸化物中の界面
の電荷を生成ガス中での熱処理により減少させることが
知られている。
よる「ED36」第2971頁、1989年には、絶縁
性中間層を有利な界面特性を有する他の物質、例えば窒
化物から形成することが提案されている。このように中
間層の材料を選択することにより障害となる界面の電荷
数は減少される。
誘起される電界は薄膜トランジスタの機能状態に悪影響
を及ぼすが、この電界は補助的遮蔽層の装入により遮断
可能である(ナカシマ(Nakashima)その他に
よる「Electronics Lett.19」第1
095頁(1983年)参照)。
は薄膜トランジスタにおいてMOSチャネル内の電荷移
動を妨げることになる。欠陥の不活性化により粒界の電
荷移動の障害を減少させることは公知である(チャーン
(H.N.Chern)その他による「EDL14」第
115頁(1993年)参照)。それには多結晶シリコ
ン層を水素雰囲気中でか又は水素及び/又は酸素を含有
するプラズマ中で熱処理する。
つキャリアが散乱することにより薄膜トランジスタの特
性は劣化される。単結晶シリコン内に集積されたMOS
トランジスタに比べて従来の薄膜トランジスタは電流ゲ
インが約20〜100倍低下される。薄膜トランジスタ
の電流ゲインの低下をその形状寸法を大きくすることに
より補償しなければならない。このことは所要面積を高
めることになる。
「VLSI Symp.」1990年、第19頁には、
薄膜トランジスタの電流ゲインを薄膜トランジスタの下
側に補助的な制御電極を設けることにより高めることが
提案されている。しかしこのことはデバイスをより複雑
なものとする。
減少し、任意の基板表面上に設けることのできる薄膜ト
ランジスタを提供することを課題とする。本発明による
薄膜トランジスタは特に公知の薄膜トランジスタに比べ
て電流ゲインを改善するものでなければならない。更に
本発明はこの種の薄膜トランジスタの製造方法を提供す
ることを課題とする。
より、基板と、基板の表面に配設された第1の導電形に
よりドープされているポリシリコン層と、ポリシリコン
層の表面に配設され、側壁により限定され、少なくとも
ポリシリコン層との界面に対向しかつ第1の導電形によ
りドープされかつ少なくとも側壁の一部と接するソース
/ドレイン領域を含んでおりかつそれ以外の部分は第1
の導電形と反対の第2の導電形によりドープされている
ポリシリコン構造物と、少なくともポリシリコン構造物
の側壁上のソース/ドレイン領域と同じくソース/ドレ
イン領域として作用するポリシリコン層に対する界面と
の間に配設されているゲート誘電体と、側壁の範囲のゲ
ート誘電体の表面上に配設されポリシリコン層及びポリ
シリコン構造物に対して絶縁されているゲート電極とを
有する薄膜トランジスタ、及び請求項7に記載のその製
造方法により解決される。
/チャネル/ドレインの配列が基板の表面に対して平行
に配置されておらず、ポリシリコン構造物の側壁に沿っ
て配置されているため所要面積が削減されている。薄膜
トランジスタの一方のソース/ドレイン領域を形成する
ポリシリコン層だけが基板の表面と接続しているため、
基板の表面は導電性であっても絶縁性であってもよい。
従って基板は本発明による薄膜トランジスタでは所定の
用途の要求に応じて選択可能である。特にこの基板の表
面は導電性とすることができる。それにより本発明によ
る薄膜トランジスタは3次元の回路配列に集積するのに
も適している。その場合基板の表面はポリシリコン層に
より形成される薄膜トランジスタのソース/ドレイン領
域と接続する必要のあるデバイスの接触部又は端子を含
むことができる。
に対してほぼ垂直に延びる側壁を有する。この場合薄膜
トランジスタのチャネル内のキャリアの移動は基板の表
面に対してほぼ垂直に行われる。ポリシリコンは有利な
ことには基板の表面に対して垂直方向に再結晶するた
め、基板の表面に対してほぼ垂直に延びる細長い結晶子
が形成される。従って本発明による薄膜トランジスタで
はキャリアの移動は晶粒中で十分に行われる。それによ
り最初からキャリアと粒界の欠陥との相互作用が減少
し、そのため電流ゲインは高められる。
する界面に第1導電形によりドープされた領域を有して
いる場合、一方のソース/ドレイン領域はポリシリコン
層上に達し、ドープ領域はポリシリコン構造物の内部に
まで入り込む。この構造の場合ゲート電極が薄膜トラン
ジスタのチャネル領域上にオーバーラップすることが改
善され、このことはトランジスタ内の直列抵抗の減少に
通じる。
ート誘電体とゲート電極はポリシリコン構造物を環状に
囲んでいる。この薄膜トランジスタではキャリアの移動
はポリシリコン構造物の内部で行われ、決して外部の電
界に曝されることはない。ゲート電極が薄膜トランジス
タを完全に囲むため、ゲート面が最適に利用され、薄膜
トランジスタの所要面積は更に削減される。
OSトランジスタの基板と同じ電位上に置かれる。従っ
てポリシリコン構造物中に用意されたソース/ドレイン
領域を環状に形成し、それによりこの領域が全周にわた
りポリシリコン構造物の側壁と接することは本発明の枠
内にある。このポリシリコン構造物は、高められたドー
パント濃度で第2の導電形によりドープされポリシリコ
ン層とは反対側のポリシリコン構造物の表面に接する端
子領域を含んでいる。端子領域とソース/ドレイン領域
とを金属接触部を介して互いに電気的に接続し、同じ電
位上にあるようにすることは本発明の枠内にある。
する。
質シリコン層及び更にその上にその場でpドープされた
非晶質シリコン層を析出する。窒素雰囲気下に例えば6
00℃で熱処理することにより非晶質シリコンを再結晶
する。その際例えば1・1020P/cm3のドーパント
濃度でn+ドープされた層厚50〜1000nmの第1
のポリシリコン層2が形成される。更に例えば5・10
16B/cm3のドーパント濃度でpドープされた層厚5
0〜1000nmの第2のポリシリコン層3が形成され
る(図1参照)。
ッチングプロセスで第2ポリシリコン層3及び第1ポリ
シリコン層2を構造化することによりポリシリコン構造
物31を形成する(図2参照)。エッチングは第1ポリ
シリコン層2をごく僅かに腐食するようにして行われ
る。その結果ポリシリコン構造物31は第1ポリシリコ
ン層2との界面にn+ドープされた領域21を有するこ
とになる。第1ポリシリコン層2及びn+ドープされた
領域21は薄膜トランジスタ用のドレイン領域を構成す
る。ポリシリコン構造物31のpドープされた部分は従
来のプレーナ形薄膜トランジスタではいわゆるポリシリ
コン本体に相当する。
HBr/Cl2による化学反応が適している。ポリシリ
コン層31は基板1の表面に平行に例えば長方形の断面
を有している。この長方形の側面に沿ってポリシリコン
構造物31を環状につながっている側壁4により囲む。
側壁4は基板1の表面に対してほぼ垂直に延びている。
する誘電体層5を析出する(図3参照)。この誘電体層
5は薄膜トランジスタではゲート誘電体の役目をする。
誘電体層5を例えばSiO2又はSi3N4のCVD析出
又は熱酸化により5〜100nmの厚さに形成する。
ばその場でn+ドープされた非晶質又は多結晶シリコン
層を全面的に析出する。異方性ドライエッチングにより
析出されたシリコンを、誘電体層5で覆われたポリシリ
コン層3の側壁に沿ってスペーサ6が形成されるように
逆エッチングする。このスペーサ6はポリシリコン構造
物31を環状に囲んでいる。スペーサ6は製造すべき薄
膜トランジスタのためのゲート電極となる(図4参
照)。ゲート電極はn+又はp+ドープされたシリコンか
ら形成してもよい。ドーパント濃度は有利には1020原
子/cm3である。
7を備える。この薄い不活性化層7は例えばスペーサ6
の表面の酸化により又はSiO2又はSi3N4のCVD
析出により例えば5〜20nmの厚さに形成される(図
5参照)。
た絶縁層8を施す(図6参照)。それには例えば全面的
に十分な厚さのCVDプラズマ酸化物を析出し、その後
これを例えばレジスト及び逆エッチングにより又は電気
化学的研磨法で平坦化する。平坦化の際に基板の表面に
平行なポリシリコン構造物31の表面に配設されている
誘電体層5の部分51は、後の注入時に散布用酸化物と
してふさわしいように薄層化される。
矢印10により示されている砒素又は燐の第1のイオン
注入を行う。その際ポリシリコン構造物31の側壁に沿
って配設されている環状のソース領域11が注入される
(図7参照)。
のフォトレジストマスク12を形成する。このもう1つ
のフォトレジストマスク12の使用下に矢印13により
示されているホウ素又はBF2イオンでの第2のイオン
注入を実施する(図8参照)。その際ポリシリコン構造
物31の表面の環状のソース領域11の内側にp+ドー
プされた端子領域14が形成される。
を行う。その際活性化されたソース領域111及び活性
化された端子領域141が形成される(図9参照)。
性化層15は例えばSiO2/Si3N4層として又はS
iO2/ホウ燐ケイ酸ガラスとして施される。
ース領域111に対する接触孔並びにゲート電極として
作動するスペーサ6に対する接触孔をエッチングする。
接触孔を金属化物16で満たす(図10参照)。その際
端子領域141及びソース領域111は1つの共通した
接触部により短絡される。
らなっていても導電性物質又は半導体物質からなってい
てもよい。3次元の回路配列にとって基板1の表面に基
板1内に形成された薄膜トランジスタのドレイン領域と
電気的に接続する必要のある回路素子用の接触部を備え
ると有利である。第1ポリシリコン層2を施すことによ
りこの種の接触部は薄膜トランジスタのドレイン領域と
自己整合的に接続される。
タについて記載した。本発明はpチャネルトランジスタ
にも同様に転用可能である。
有する基板の断面図。
グ工程後の基板の断面図。
図。
断面図。
造物の側壁に沿って形成するための注入時の基板の断面
図。
めの別のマスクによる注入時の基板の断面図。
図。
た後の基板の断面図。
Claims (14)
- 【請求項1】 基板(1)と、 基板(1)の表面に配設された第1の導電形によりドー
プされているポリシリコン層(2)と、 ポリシリコン層(2)の表面に配設され、側壁(4)に
より限定され、少なくともポリシリコン層(2)との界
面に対向しかつ第1の導電形によりドープされかつ少な
くとも側壁(4)の一部と接するソース/ドレイン領域
(111)を含んでおり、それ以外の部分は第1の導電
形と反対の第2の導電形によりドープされているポリシ
リコン構造物(31)と、 少なくともポリシリコン構造物(31)の側壁(4)上
のソース/ドレイン領域(111)と同じくソース/ド
レイン領域として作用するポリシリコン層(2)に対す
る界面との間に配設されているゲート誘電体(5)と、 側壁(4)の範囲のゲート誘電体(5)の表面上に配設
され、ポリシリコン層(2)及びポリシリコン構造物
(31)に対して絶縁されているゲート電極(6)とを
有することを特徴とする薄膜トランジスタ。 - 【請求項2】 ポリシリコン構造物(31)の側壁
(4)が基板(1)の表面に対してほぼ垂直に延びてい
ることを特徴とする請求項1記載の薄膜トランジスタ。 - 【請求項3】 ポリシリコン構造物(31)がポリシリ
コン層(2)の界面にポリシリコン層(2)に直接接し
第1導電形によりドープされている領域(21)を含ん
でいることを特徴とする請求項1又は2記載の薄膜トラ
ンジスタ。 - 【請求項4】 ゲート電極(6)がドープされたポリシ
リコンを含んでいることを特徴とする請求項1ないし3
の1つに記載の薄膜トランジスタ。 - 【請求項5】 ゲート誘電体(5)及びゲート電極
(6)がポリシリコン構造物(31)を環状に囲んでい
ることを特徴とする請求項1ないし4の1つに記載の薄
膜トランジスタ。 - 【請求項6】 ソース/ドレイン領域(111)が環状
に形成され、その全周にわたりポリシリコン構造物(1
11)の側壁(4)に接しており、ポリシリコン構造物
(31)が高められたドーパント濃度で第2の導電形に
よりドープされている端子領域(141)を含んでお
り、この領域(141)がポリシリコン層(2)とは反
対側のポリシリコン構造物の表面に接していることを特
徴とする請求項5記載の薄膜トランジスタ。 - 【請求項7】 基板(1)の表面に第1導電形によりド
ープされている第1のポリシリコン層(2)を施し、 第1ポリシリコン層(2)の上に第1導電形と反対の第
2導電形によりドープされている第2のポリシリコン層
(3)を施し、 少なくとも第2ポリシリコン層(3)の構造化により側
壁(4)により限定されているポリシリコン構造物(3
1)を形成し、 ポリシリコン構造物(31)の側壁(4)を少なくとも
部分的に覆うゲート誘電体(5)を形成し、 側壁(4)の範囲のゲート誘電体(5)の表面上に配設
され、第1ポリシリコン層(2)及びポリシリコン構造
物(31)に対して絶縁されているゲート電極(6)を
形成し、 ポリシリコン構造物(31)内に第1ポリシリコン層
(2)との界面に対向して第1導電形によりドープされ
かつ少なくとも側壁(4)の一部と接しているソース/
ドレイン領域(111)を形成することを特徴とする薄
膜トランジスタの製造方法。 - 【請求項8】 基板(1)の表面に対してほぼ垂直に延
びている側壁(4)を有するポリシリコン構造物(3
1)を形成することを特徴とする請求項7記載の方法。 - 【請求項9】 ドライエッチングプロセスの使用下にポ
リシリコン構造物(31)を形成し、このエッチング期
間を、ポリシリコン構造物(31)と第1ポリシリコン
層(2)との界面に第1導電形によりドープされた領域
(21)を生じるまで第1ポリシリコン層(2)がエッ
チングされるように定めることを特徴とする請求項7又
は8記載の方法。 - 【請求項10】 ゲート誘電体を形成するために全面的
にほぼ一様なエッチング被覆を有する誘電体(5)を施
すことを特徴とする請求項7ないし9の1つに記載の方
法。 - 【請求項11】 ゲート電極(6)がドープされたポリ
シリコンからなることを特徴とする請求項10記載の方
法。 - 【請求項12】 ゲート電極(6)をほぼ一様なエッジ
被覆を有する導電性層の全面的析出により及びポリシリ
コン構造物(31)の側壁(4)に残留するスペーサ
(6)の形の導電性層の異方性エッチングにより形成す
ることを特徴とする請求項10又は11記載の方法。 - 【請求項13】 ソース/ドレイン領域(111)がそ
の全周にわたりポリシリコン構造物(31)の側壁
(4)に接するように環状に形成し、 ポリシリコン構造物(31)内に高められたドーパント
濃度で第2の導電形によりドープされている端子領域
(141)を第1のポリシリコン層(2)とは反対側の
ポリシリコン構造物(31)の表面に接するように形成
することを特徴とする請求項10ないし12の1つに記
載の方法。 - 【請求項14】 ゲート電極(6)の形成後全面的に絶
縁層(8)を施して平坦化し、 絶縁層(8)の平坦化の際に基板の表面に対して平行な
ポリシリコン構造物(31)の表面上に配設された誘電
層(5)の部分を、後の注入時に散布酸化物(51)と
して適する程度に薄層化し、 ソース/ドレイン領域(111)をマスク(9)の使用
下にイオン注入により形成し、 端子領域(14)をもう1つのマスク(12)の使用下
に別のイオン注入により形成し、 不活性化層(15)を全面的に施し、そこにゲート電極
(6)、ソース/ドレイン領域(111)及び端子領域
(141)に対する接触孔を開け、金属化部(16)を
備えることを特徴とする請求項13記載の方法。
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