JPH0766429A - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法

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JPH0766429A
JPH0766429A JP6204369A JP20436994A JPH0766429A JP H0766429 A JPH0766429 A JP H0766429A JP 6204369 A JP6204369 A JP 6204369A JP 20436994 A JP20436994 A JP 20436994A JP H0766429 A JPH0766429 A JP H0766429A
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Abstract

(57)【要約】 【目的】 所要面積を削減し、電流ゲインを改善した、
任意の基板表面上に施すことのできる薄膜トランジスタ
及びその製造方法を提供する。 【構成】 薄膜トランジスタは基板１の表面に配設さ
れ、ドープされているポリシリコン層２及びこれと反対
の導電形によりドープされ、側壁４により限定されてい
るポリシリコン構造物３１を有する。このポリシリコン
構造物３１はポリシリコン層２の導電形によりドープさ
れているソース／ドレイン領域１１１を有する。ソース
／ドレイン領域１１１と、同じくソース／ドレイン領域
の作用をするポリシリコン層２との間のポリシリコン構
造物３１の側壁４上にゲート誘電体５及び更にその上に
ゲート電極６を配設する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】ＴＦＴと呼ばれる薄膜トランジスタは多
結晶層又は非晶質半導体層中に形成される。これらの半
導体層は例えばポリシリコン、非晶質シリコン、Ｓｉ−
Ｃ又はダイヤモンドの析出により、又は必要に応じて引
続いての再結晶により形成される。その際半導体層は一
つの基板上に施される。
【０００３】薄膜トランジスタは平坦な形で実現される
（例えば米国特許第５０６４７７５号明細書参照）。基
板を介してソース領域とドレイン領域との間に生じる短
絡を回避するため基板は少なくとも多結晶半導体層との
界面で絶縁されていなければならない。薄膜トランジス
タにはガラス、酸化物又は窒化物からなる絶縁性基板を
使用すると有利である。
【０００４】薄膜トランジスタが導電性の基台上に形成
される場合基台と多結晶半導体層との間に電気絶縁性の
中間層を析出しなければならない。多結晶半導体層と絶
縁性中間層との界面で又は基台にある導電路において捕
らえられた電荷は薄膜トランジスタ内の電荷移動に悪影
響を及ぼす電界を生じることになる。
【０００５】ミトラ（Ｕ．Ｍｉｔｒａ）その他による
「Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１３８」第３
４２０頁、１９９１年から、障害となる酸化物中の界面
の電荷を生成ガス中での熱処理により減少させることが
知られている。
【０００６】イバラキ（Ｎ．Ｉｂａｒａｋｉ）その他に
よる「ＥＤ３６」第２９７１頁、１９８９年には、絶縁
性中間層を有利な界面特性を有する他の物質、例えば窒
化物から形成することが提案されている。このように中
間層の材料を選択することにより障害となる界面の電荷
数は減少される。
【０００７】薄膜トランジスタの下にある導電路により
誘起される電界は薄膜トランジスタの機能状態に悪影響
を及ぼすが、この電界は補助的遮蔽層の装入により遮断
可能である（ナカシマ（Ｎａｋａｓｈｉｍａ）その他に
よる「Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ．１９」第１
０９５頁（１９８３年）参照）。
【０００８】多結晶半導体層は粒界を有する。この粒界
は薄膜トランジスタにおいてＭＯＳチャネル内の電荷移
動を妨げることになる。欠陥の不活性化により粒界の電
荷移動の障害を減少させることは公知である（チャーン
（Ｈ．Ｎ．Ｃｈｅｒｎ）その他による「ＥＤＬ１４」第
１１５頁（１９９３年）参照）。それには多結晶シリコ
ン層を水素雰囲気中でか又は水素及び／又は酸素を含有
するプラズマ中で熱処理する。
【０００９】粒界でキャリア（電荷担体）が捕獲されか
つキャリアが散乱することにより薄膜トランジスタの特
性は劣化される。単結晶シリコン内に集積されたＭＯＳ
トランジスタに比べて従来の薄膜トランジスタは電流ゲ
インが約２０〜１００倍低下される。薄膜トランジスタ
の電流ゲインの低下をその形状寸法を大きくすることに
より補償しなければならない。このことは所要面積を高
めることになる。
【００１０】アダム（Ａ．Ｏ．Ａｄａｍ）その他による
「ＶＬＳＩ Ｓｙｍｐ．」１９９０年、第１９頁には、
薄膜トランジスタの電流ゲインを薄膜トランジスタの下
側に補助的な制御電極を設けることにより高めることが
提案されている。しかしこのことはデバイスをより複雑
なものとする。
【００１１】
【発明が解決しようとする課題】本発明は、所要面積を
減少し、任意の基板表面上に設けることのできる薄膜ト
ランジスタを提供することを課題とする。本発明による
薄膜トランジスタは特に公知の薄膜トランジスタに比べ
て電流ゲインを改善するものでなければならない。更に
本発明はこの種の薄膜トランジスタの製造方法を提供す
ることを課題とする。
【００１２】
【課題を解決するための手段】これらの課題は本発明に
より、基板と、基板の表面に配設された第１の導電形に
よりドープされているポリシリコン層と、ポリシリコン
層の表面に配設され、側壁により限定され、少なくとも
ポリシリコン層との界面に対向しかつ第１の導電形によ
りドープされかつ少なくとも側壁の一部と接するソース
／ドレイン領域を含んでおりかつそれ以外の部分は第１
の導電形と反対の第２の導電形によりドープされている
ポリシリコン構造物と、少なくともポリシリコン構造物
の側壁上のソース／ドレイン領域と同じくソース／ドレ
イン領域として作用するポリシリコン層に対する界面と
の間に配設されているゲート誘電体と、側壁の範囲のゲ
ート誘電体の表面上に配設されポリシリコン層及びポリ
シリコン構造物に対して絶縁されているゲート電極とを
有する薄膜トランジスタ、及び請求項７に記載のその製
造方法により解決される。
【００１３】本発明による薄膜トランジスタは、ソース
／チャネル／ドレインの配列が基板の表面に対して平行
に配置されておらず、ポリシリコン構造物の側壁に沿っ
て配置されているため所要面積が削減されている。薄膜
トランジスタの一方のソース／ドレイン領域を形成する
ポリシリコン層だけが基板の表面と接続しているため、
基板の表面は導電性であっても絶縁性であってもよい。
従って基板は本発明による薄膜トランジスタでは所定の
用途の要求に応じて選択可能である。特にこの基板の表
面は導電性とすることができる。それにより本発明によ
る薄膜トランジスタは３次元の回路配列に集積するのに
も適している。その場合基板の表面はポリシリコン層に
より形成される薄膜トランジスタのソース／ドレイン領
域と接続する必要のあるデバイスの接触部又は端子を含
むことができる。
【００１４】有利にはポリシリコン構造物は基板の表面
に対してほぼ垂直に延びる側壁を有する。この場合薄膜
トランジスタのチャネル内のキャリアの移動は基板の表
面に対してほぼ垂直に行われる。ポリシリコンは有利な
ことには基板の表面に対して垂直方向に再結晶するた
め、基板の表面に対してほぼ垂直に延びる細長い結晶子
が形成される。従って本発明による薄膜トランジスタで
はキャリアの移動は晶粒中で十分に行われる。それによ
り最初からキャリアと粒界の欠陥との相互作用が減少
し、そのため電流ゲインは高められる。
【００１５】ポリシリコン構造物がポリシリコン層に対
する界面に第１導電形によりドープされた領域を有して
いる場合、一方のソース／ドレイン領域はポリシリコン
層上に達し、ドープ領域はポリシリコン構造物の内部に
まで入り込む。この構造の場合ゲート電極が薄膜トラン
ジスタのチャネル領域上にオーバーラップすることが改
善され、このことはトランジスタ内の直列抵抗の減少に
通じる。
【００１６】本発明の特に有利な実施態様によれば、ゲ
ート誘電体とゲート電極はポリシリコン構造物を環状に
囲んでいる。この薄膜トランジスタではキャリアの移動
はポリシリコン構造物の内部で行われ、決して外部の電
界に曝されることはない。ゲート電極が薄膜トランジス
タを完全に囲むため、ゲート面が最適に利用され、薄膜
トランジスタの所要面積は更に削減される。
【００１７】多くの回路の用途においてソース領域はＭ
ＯＳトランジスタの基板と同じ電位上に置かれる。従っ
てポリシリコン構造物中に用意されたソース／ドレイン
領域を環状に形成し、それによりこの領域が全周にわた
りポリシリコン構造物の側壁と接することは本発明の枠
内にある。このポリシリコン構造物は、高められたドー
パント濃度で第２の導電形によりドープされポリシリコ
ン層とは反対側のポリシリコン構造物の表面に接する端
子領域を含んでいる。端子領域とソース／ドレイン領域
とを金属接触部を介して互いに電気的に接続し、同じ電
位上にあるようにすることは本発明の枠内にある。
【００１８】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【００１９】基板１上にその場でｎ+ドープされた非晶
質シリコン層及び更にその上にその場でｐドープされた
非晶質シリコン層を析出する。窒素雰囲気下に例えば６
００℃で熱処理することにより非晶質シリコンを再結晶
する。その際例えば１・１０20Ｐ／ｃｍ3のドーパント
濃度でｎ+ドープされた層厚５０〜１０００ｎｍの第１
のポリシリコン層２が形成される。更に例えば５・１０
16Ｂ／ｃｍ3のドーパント濃度でｐドープされた層厚５
０〜１０００ｎｍの第２のポリシリコン層３が形成され
る（図１参照）。
【００２０】フォトレジストマスクの使用下にドライエ
ッチングプロセスで第２ポリシリコン層３及び第１ポリ
シリコン層２を構造化することによりポリシリコン構造
物３１を形成する（図２参照）。エッチングは第１ポリ
シリコン層２をごく僅かに腐食するようにして行われ
る。その結果ポリシリコン構造物３１は第１ポリシリコ
ン層２との界面にｎ+ドープされた領域２１を有するこ
とになる。第１ポリシリコン層２及びｎ+ドープされた
領域２１は薄膜トランジスタ用のドレイン領域を構成す
る。ポリシリコン構造物３１のｐドープされた部分は従
来のプレーナ形薄膜トランジスタではいわゆるポリシリ
コン本体に相当する。
【００２１】ドライエッチングプロセスとしては例えば
ＨＢｒ／Ｃｌ2による化学反応が適している。ポリシリ
コン層３１は基板１の表面に平行に例えば長方形の断面
を有している。この長方形の側面に沿ってポリシリコン
構造物３１を環状につながっている側壁４により囲む。
側壁４は基板１の表面に対してほぼ垂直に延びている。
【００２２】引続き全面的にほぼ一様なエッジ被覆を有
する誘電体層５を析出する（図３参照）。この誘電体層
５は薄膜トランジスタではゲート誘電体の役目をする。
誘電体層５を例えばＳｉＯ2又はＳｉ3Ｎ4のＣＶＤ析出
又は熱酸化により５〜１００ｎｍの厚さに形成する。
【００２３】引続きほぼ一様なエッジ被覆を有する例え
ばその場でｎ+ドープされた非晶質又は多結晶シリコン
層を全面的に析出する。異方性ドライエッチングにより
析出されたシリコンを、誘電体層５で覆われたポリシリ
コン層３の側壁に沿ってスペーサ６が形成されるように
逆エッチングする。このスペーサ６はポリシリコン構造
物３１を環状に囲んでいる。スペーサ６は製造すべき薄
膜トランジスタのためのゲート電極となる（図４参
照）。ゲート電極はｎ+又はｐ+ドープされたシリコンか
ら形成してもよい。ドーパント濃度は有利には１０20原
子／ｃｍ3である。
【００２４】引続きスペーサ６の表面に薄い不活性化層
７を備える。この薄い不活性化層７は例えばスペーサ６
の表面の酸化により又はＳｉＯ2又はＳｉ3Ｎ4のＣＶＤ
析出により例えば５〜２０ｎｍの厚さに形成される（図
５参照）。
【００２５】引続きこの構造物上に全面的に平坦化され
た絶縁層８を施す（図６参照）。それには例えば全面的
に十分な厚さのＣＶＤプラズマ酸化物を析出し、その後
これを例えばレジスト及び逆エッチングにより又は電気
化学的研磨法で平坦化する。平坦化の際に基板の表面に
平行なポリシリコン構造物３１の表面に配設されている
誘電体層５の部分５１は、後の注入時に散布用酸化物と
してふさわしいように薄層化される。
【００２６】引続きフォトレジストマスク９の使用下に
矢印１０により示されている砒素又は燐の第１のイオン
注入を行う。その際ポリシリコン構造物３１の側壁に沿
って配設されている環状のソース領域１１が注入される
（図７参照）。
【００２７】フォトレジストマスク９の除去後もう１つ
のフォトレジストマスク１２を形成する。このもう１つ
のフォトレジストマスク１２の使用下に矢印１３により
示されているホウ素又はＢＦ2イオンでの第２のイオン
注入を実施する（図８参照）。その際ポリシリコン構造
物３１の表面の環状のソース領域１１の内側にｐ+ドー
プされた端子領域１４が形成される。
【００２８】引続きドーパントの活性化のために熱処理
を行う。その際活性化されたソース領域１１１及び活性
化された端子領域１４１が形成される（図９参照）。
【００２９】全面的に不活性化層１５を施す。この不活
性化層１５は例えばＳｉＯ2／Ｓｉ3Ｎ4層として又はＳ
ｉＯ2／ホウ燐ケイ酸ガラスとして施される。
【００３０】不活性化層１５内に端子領域１４１及びソ
ース領域１１１に対する接触孔並びにゲート電極として
作動するスペーサ６に対する接触孔をエッチングする。
接触孔を金属化物１６で満たす（図１０参照）。その際
端子領域１４１及びソース領域１１１は１つの共通した
接触部により短絡される。
【００３１】基板１は例えばガラスのような絶縁物質か
らなっていても導電性物質又は半導体物質からなってい
てもよい。３次元の回路配列にとって基板１の表面に基
板１内に形成された薄膜トランジスタのドレイン領域と
電気的に接続する必要のある回路素子用の接触部を備え
ると有利である。第１ポリシリコン層２を施すことによ
りこの種の接触部は薄膜トランジスタのドレイン領域と
自己整合的に接続される。
【００３２】本発明では例としてｎチャネルトランジス
タについて記載した。本発明はｐチャネルトランジスタ
にも同様に転用可能である。
【図面の簡単な説明】
【図１】第１ポリシリコン層及び第２ポリシリコン層を
有する基板の断面図。
【図２】ポリシリコン構造物を形成するためのエッチン
グ工程後の基板の断面図。
【図３】誘電体層を析出後の基板の断面図。
【図４】環状のゲート電極を形成した後の基板の断面
図。
【図５】ゲート電極を不活性化後の基板の断面図。
【図６】絶縁層を全面的に施し、平坦化した後の基板の
断面図。
【図７】環状のソース／ドレイン領域をポリシリコン構
造物の側壁に沿って形成するための注入時の基板の断面
図。
【図８】ポリシリコン構造物用の端子領域を形成するた
めの別のマスクによる注入時の基板の断面図。
【図９】不活性化層を全面的に施した後の基板の断面
図。
【図１０】接触孔を開け、接触孔内に金属化部を形成し
た後の基板の断面図。
【符号の説明】
１ 基板 ２ 第１ポリシリコン層 ２１ ｎ＋ドープされた領域 ３ 第２ポリシリコン層 ３１ ポリシリコン構造物 ４ 側壁 ５ 誘電体 ６ スペーサ ７、１５ 不活性化層 ８ 絶縁層 ９ フォトレジストマスク １０ 第１のイオン注入 １１ ソース領域 １１１ ソース／ドレイン領域 １２ もう１つのフォトレジストマスク １３ 第２のイオン注入 １４、１４１ 端子領域 １６ 金属化物

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 基板（１）と、 基板（１）の表面に配設された第１の導電形によりドー
    プされているポリシリコン層（２）と、 ポリシリコン層（２）の表面に配設され、側壁（４）に
    より限定され、少なくともポリシリコン層（２）との界
    面に対向しかつ第１の導電形によりドープされかつ少な
    くとも側壁（４）の一部と接するソース／ドレイン領域
    （１１１）を含んでおり、それ以外の部分は第１の導電
    形と反対の第２の導電形によりドープされているポリシ
    リコン構造物（３１）と、 少なくともポリシリコン構造物（３１）の側壁（４）上
    のソース／ドレイン領域（１１１）と同じくソース／ド
    レイン領域として作用するポリシリコン層（２）に対す
    る界面との間に配設されているゲート誘電体（５）と、 側壁（４）の範囲のゲート誘電体（５）の表面上に配設
    され、ポリシリコン層（２）及びポリシリコン構造物
    （３１）に対して絶縁されているゲート電極（６）とを
    有することを特徴とする薄膜トランジスタ。
  2. 【請求項２】 ポリシリコン構造物（３１）の側壁
    （４）が基板（１）の表面に対してほぼ垂直に延びてい
    ることを特徴とする請求項１記載の薄膜トランジスタ。
  3. 【請求項３】 ポリシリコン構造物（３１）がポリシリ
    コン層（２）の界面にポリシリコン層（２）に直接接し
    第１導電形によりドープされている領域（２１）を含ん
    でいることを特徴とする請求項１又は２記載の薄膜トラ
    ンジスタ。
  4. 【請求項４】 ゲート電極（６）がドープされたポリシ
    リコンを含んでいることを特徴とする請求項１ないし３
    の１つに記載の薄膜トランジスタ。
  5. 【請求項５】 ゲート誘電体（５）及びゲート電極
    （６）がポリシリコン構造物（３１）を環状に囲んでい
    ることを特徴とする請求項１ないし４の１つに記載の薄
    膜トランジスタ。
  6. 【請求項６】 ソース／ドレイン領域（１１１）が環状
    に形成され、その全周にわたりポリシリコン構造物（１
    １１）の側壁（４）に接しており、ポリシリコン構造物
    （３１）が高められたドーパント濃度で第２の導電形に
    よりドープされている端子領域（１４１）を含んでお
    り、この領域（１４１）がポリシリコン層（２）とは反
    対側のポリシリコン構造物の表面に接していることを特
    徴とする請求項５記載の薄膜トランジスタ。
  7. 【請求項７】 基板（１）の表面に第１導電形によりド
    ープされている第１のポリシリコン層（２）を施し、 第１ポリシリコン層（２）の上に第１導電形と反対の第
    ２導電形によりドープされている第２のポリシリコン層
    （３）を施し、 少なくとも第２ポリシリコン層（３）の構造化により側
    壁（４）により限定されているポリシリコン構造物（３
    １）を形成し、 ポリシリコン構造物（３１）の側壁（４）を少なくとも
    部分的に覆うゲート誘電体（５）を形成し、 側壁（４）の範囲のゲート誘電体（５）の表面上に配設
    され、第１ポリシリコン層（２）及びポリシリコン構造
    物（３１）に対して絶縁されているゲート電極（６）を
    形成し、 ポリシリコン構造物（３１）内に第１ポリシリコン層
    （２）との界面に対向して第１導電形によりドープされ
    かつ少なくとも側壁（４）の一部と接しているソース／
    ドレイン領域（１１１）を形成することを特徴とする薄
    膜トランジスタの製造方法。
  8. 【請求項８】 基板（１）の表面に対してほぼ垂直に延
    びている側壁（４）を有するポリシリコン構造物（３
    １）を形成することを特徴とする請求項７記載の方法。
  9. 【請求項９】 ドライエッチングプロセスの使用下にポ
    リシリコン構造物（３１）を形成し、このエッチング期
    間を、ポリシリコン構造物（３１）と第１ポリシリコン
    層（２）との界面に第１導電形によりドープされた領域
    （２１）を生じるまで第１ポリシリコン層（２）がエッ
    チングされるように定めることを特徴とする請求項７又
    は８記載の方法。
  10. 【請求項１０】 ゲート誘電体を形成するために全面的
    にほぼ一様なエッチング被覆を有する誘電体（５）を施
    すことを特徴とする請求項７ないし９の１つに記載の方
    法。
  11. 【請求項１１】 ゲート電極（６）がドープされたポリ
    シリコンからなることを特徴とする請求項１０記載の方
    法。
  12. 【請求項１２】 ゲート電極（６）をほぼ一様なエッジ
    被覆を有する導電性層の全面的析出により及びポリシリ
    コン構造物（３１）の側壁（４）に残留するスペーサ
    （６）の形の導電性層の異方性エッチングにより形成す
    ることを特徴とする請求項１０又は１１記載の方法。
  13. 【請求項１３】 ソース／ドレイン領域（１１１）がそ
    の全周にわたりポリシリコン構造物（３１）の側壁
    （４）に接するように環状に形成し、 ポリシリコン構造物（３１）内に高められたドーパント
    濃度で第２の導電形によりドープされている端子領域
    （１４１）を第１のポリシリコン層（２）とは反対側の
    ポリシリコン構造物（３１）の表面に接するように形成
    することを特徴とする請求項１０ないし１２の１つに記
    載の方法。
  14. 【請求項１４】 ゲート電極（６）の形成後全面的に絶
    縁層（８）を施して平坦化し、 絶縁層（８）の平坦化の際に基板の表面に対して平行な
    ポリシリコン構造物（３１）の表面上に配設された誘電
    層（５）の部分を、後の注入時に散布酸化物（５１）と
    して適する程度に薄層化し、 ソース／ドレイン領域（１１１）をマスク（９）の使用
    下にイオン注入により形成し、 端子領域（１４）をもう１つのマスク（１２）の使用下
    に別のイオン注入により形成し、 不活性化層（１５）を全面的に施し、そこにゲート電極
    （６）、ソース／ドレイン領域（１１１）及び端子領域
    （１４１）に対する接触孔を開け、金属化部（１６）を
    備えることを特徴とする請求項１３記載の方法。
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