JPH061836B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH061836B2 JPH061836B2 JP60245847A JP24584785A JPH061836B2 JP H061836 B2 JPH061836 B2 JP H061836B2 JP 60245847 A JP60245847 A JP 60245847A JP 24584785 A JP24584785 A JP 24584785A JP H061836 B2 JPH061836 B2 JP H061836B2
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- 239000010409 thin film Substances 0.000 title claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 62
- 239000012535 impurity Substances 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 112
- 239000010408 film Substances 0.000 description 64
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 31
- 238000000034 method Methods 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 20
- 235000012239 silicon dioxide Nutrition 0.000 description 15
- 239000000377 silicon dioxide Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 229910000676 Si alloy Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 239000011733 molybdenum Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- -1 for example Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021471 metal-silicon alloy Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000006060 molten glass Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばアクティブマトリックス駆動方式の
液晶装置などにおいて、各画素毎のスイッチング手段と
して好適に用いられる薄膜トランジスタに関する。
液晶装置などにおいて、各画素毎のスイッチング手段と
して好適に用いられる薄膜トランジスタに関する。
背景技術 近年、液晶表示装置の大面積化が進み、これまでの時分
割駆動方式に替えて、スイッチング素子を利用したいわ
ゆるアクティブマトリックス駆動方式が採用されてい
る。その結果、いわゆる液晶テレビジョン受信機などの
ように、数万画素を超える画素数を有する表示装置が可
能となっている。このようなアクティブマトリックス駆
動方式では、各画素毎に、たとえばトランジスタなどの
スイッチング素子を形成する必要があり、特にたとえば
ツイステッドネマティック型の液晶材料を利用するよう
な透過型の表示装置では、ガラスまたは溶融石英などの
透明非晶質基板上に、薄膜スイッチング手段を形成する
必要がある。
割駆動方式に替えて、スイッチング素子を利用したいわ
ゆるアクティブマトリックス駆動方式が採用されてい
る。その結果、いわゆる液晶テレビジョン受信機などの
ように、数万画素を超える画素数を有する表示装置が可
能となっている。このようなアクティブマトリックス駆
動方式では、各画素毎に、たとえばトランジスタなどの
スイッチング素子を形成する必要があり、特にたとえば
ツイステッドネマティック型の液晶材料を利用するよう
な透過型の表示装置では、ガラスまたは溶融石英などの
透明非晶質基板上に、薄膜スイッチング手段を形成する
必要がある。
従来では、このような薄膜スイッチング素子として薄膜
トランジスタを用いる場合、その活性層を形成する材料
として、酸素族化合物(カルゴゲナイド)、水素化非晶
質シリコン、多結晶シリコンなどが考えられている。こ
のような材料の中で、いわゆるトランジスタ特性や動作
の安定性などの面で、多結晶シリコン優っていることが
知られている。特に、前述したように、アクティブマト
リックス駆動方式の液晶表示装置などにおいて、スイッ
チングトランジスタの駆動回路を含んで薄膜回路として
形成する場合には、駆動速度に優れている多結晶シリコ
ンが重要視されている。すなわち多結晶シリコンは、た
とえば非晶質シリコンと比べて約10倍以上の動作速度
を有するからである。
トランジスタを用いる場合、その活性層を形成する材料
として、酸素族化合物(カルゴゲナイド)、水素化非晶
質シリコン、多結晶シリコンなどが考えられている。こ
のような材料の中で、いわゆるトランジスタ特性や動作
の安定性などの面で、多結晶シリコン優っていることが
知られている。特に、前述したように、アクティブマト
リックス駆動方式の液晶表示装置などにおいて、スイッ
チングトランジスタの駆動回路を含んで薄膜回路として
形成する場合には、駆動速度に優れている多結晶シリコ
ンが重要視されている。すなわち多結晶シリコンは、た
とえば非晶質シリコンと比べて約10倍以上の動作速度
を有するからである。
一方、多結晶シリコンの薄膜トランジスタ形成技術とし
ては、従来では金属−酸化膜−半導体型大規模集積回路
(以下MOS−LSIと略称する)製造技術が応用され
ていたために、多結晶シリコンの薄膜トランジスタ製造
過程における最適温度は約1000℃に達し、そのため
非晶質基板として高価な溶融石英を使わざるを得ず、よ
り安価で大面積化が容易なガラス基板を用いるために、
たとえば600℃以下の低温域で実現可能な薄膜トラン
ジスタ製造技術が希望されていた。
ては、従来では金属−酸化膜−半導体型大規模集積回路
(以下MOS−LSIと略称する)製造技術が応用され
ていたために、多結晶シリコンの薄膜トランジスタ製造
過程における最適温度は約1000℃に達し、そのため
非晶質基板として高価な溶融石英を使わざるを得ず、よ
り安価で大面積化が容易なガラス基板を用いるために、
たとえば600℃以下の低温域で実現可能な薄膜トラン
ジスタ製造技術が希望されていた。
発明が解決しようとする問題点 多結晶シリコン薄膜トランジスタを、上述したような低
温域で形成する場合に発生する問題点について以下に述
べる。多結晶シリコン薄膜トランジスタを製造するにあ
たって、前述のようなMOS−LSI製造技術を用いる
場合、多結晶シリコンによってゲート電極を形成するた
めに、ドーピングすべき不純物を、拡散法またはイオン
注入法によって多結晶シリコンに注入し、これによって
ゲート電極として用いる多結晶シリコンの低抵抗化を図
っていた。
温域で形成する場合に発生する問題点について以下に述
べる。多結晶シリコン薄膜トランジスタを製造するにあ
たって、前述のようなMOS−LSI製造技術を用いる
場合、多結晶シリコンによってゲート電極を形成するた
めに、ドーピングすべき不純物を、拡散法またはイオン
注入法によって多結晶シリコンに注入し、これによって
ゲート電極として用いる多結晶シリコンの低抵抗化を図
っていた。
前述したように、希望されている低温域製造法技術で
は、約1000℃前後の熱処理を必要とする拡散法を用
いることはできない。また、イオン注入法を用いれば、
約600℃以下の温度域における熱処理によって、注入
不純物の活性化を行う必要がある。しかしながら、60
0℃以下の熱処理では、注入された不純物の活性化の効
率が充分大きくできず、ゲート電極の低抵抗化には限界
がある。このような理由によって、多結晶シリコンを用
いたゲート電極を、低温域で実現することは困難であ
る。
は、約1000℃前後の熱処理を必要とする拡散法を用
いることはできない。また、イオン注入法を用いれば、
約600℃以下の温度域における熱処理によって、注入
不純物の活性化を行う必要がある。しかしながら、60
0℃以下の熱処理では、注入された不純物の活性化の効
率が充分大きくできず、ゲート電極の低抵抗化には限界
がある。このような理由によって、多結晶シリコンを用
いたゲート電極を、低温域で実現することは困難であ
る。
低温域熱処理においては、電極材料の選択範囲が拡大さ
れるので、ゲート電極として金属、金属−シリコン合金
および金属−シリコン化合物などの低抵抗値の導電体を
利用することができて、ゲート電極の低抵抗化ができ
る。
れるので、ゲート電極として金属、金属−シリコン合金
および金属−シリコン化合物などの低抵抗値の導電体を
利用することができて、ゲート電極の低抵抗化ができ
る。
これらの導電体材料は、ゲート電極と前記活性層との間
に形成されるゲート絶縁膜との良好な密着性、加工性、
またゲート絶縁膜に対する選択的な加工性などが良好で
あることが求められている。前述のMOS−LSI製造
技術を用いる場合、通常ゲート絶縁膜として二酸化シリ
コンSiO2膜が用いられる。このとき、一般に二酸化
シリコンと反応性の高い金属ほど、二酸化シリコンとの
密着性が良好である。たとえばアルミニウムAlまたは
アルミニウム−シリコン合金は、二酸化シリコンに対し
て極めて良好な密着性を示すけれども、これらはたとえ
ば約500℃以上の温度で反応してしまう。したがって
このような金属または合金の単一材料から成るゲート電
極では、熱処理などに対する耐性が低く、いわゆるセル
アラインメント方式(すなわちまずゲート電極を形成
し、この形成されたゲート電極をマスクとしてドレイン
電極およびソース電極などを形成する製造方式)を用い
た薄膜トランジスタの形成過程では、用いることができ
ない。
に形成されるゲート絶縁膜との良好な密着性、加工性、
またゲート絶縁膜に対する選択的な加工性などが良好で
あることが求められている。前述のMOS−LSI製造
技術を用いる場合、通常ゲート絶縁膜として二酸化シリ
コンSiO2膜が用いられる。このとき、一般に二酸化
シリコンと反応性の高い金属ほど、二酸化シリコンとの
密着性が良好である。たとえばアルミニウムAlまたは
アルミニウム−シリコン合金は、二酸化シリコンに対し
て極めて良好な密着性を示すけれども、これらはたとえ
ば約500℃以上の温度で反応してしまう。したがって
このような金属または合金の単一材料から成るゲート電
極では、熱処理などに対する耐性が低く、いわゆるセル
アラインメント方式(すなわちまずゲート電極を形成
し、この形成されたゲート電極をマスクとしてドレイン
電極およびソース電極などを形成する製造方式)を用い
た薄膜トランジスタの形成過程では、用いることができ
ない。
モリブデンMoおよびタングステンWなどの高融点金属
は、二酸化シリコンとの反応性が低いけれども二酸化シ
リコンに対する密着性が低く、これらの高融点金属も用
いることができない。また。、前述のセルフアライメン
ト方式の製造技術は、トランジスタの特性を向し、製造
歩留まりを向上するために適しており、したがってイオ
ン注入によって形成されたソース領域およびドレイン領
域に関して、不純物活性化時の熱処理に対する耐性が求
められている。
は、二酸化シリコンとの反応性が低いけれども二酸化シ
リコンに対する密着性が低く、これらの高融点金属も用
いることができない。また。、前述のセルフアライメン
ト方式の製造技術は、トランジスタの特性を向し、製造
歩留まりを向上するために適しており、したがってイオ
ン注入によって形成されたソース領域およびドレイン領
域に関して、不純物活性化時の熱処理に対する耐性が求
められている。
したがって本発明の目的は、上述の問題点を解決し、比
較的低温域の製造技術で製造されることができ、低抵抗
で製造が容易かつ安価であって、ゲート絶縁膜と導電体
材料の密着性がよく、使用に伴う信頼性が向上された薄
膜トランジスタを提供することである。
較的低温域の製造技術で製造されることができ、低抵抗
で製造が容易かつ安価であって、ゲート絶縁膜と導電体
材料の密着性がよく、使用に伴う信頼性が向上された薄
膜トランジスタを提供することである。
問題点を解決するための手段 本発明は、絶縁性材料から成る基材の一表面上に形成さ
れたソース・ドレイン領域を有する多結晶半導体活性層
と、 前記多結晶半導体活性層を被覆する第1の絶縁層と、 第1の絶縁層上の前記多結晶半導体活性層と対応する位
置に選択的に形成され、第1の絶縁層側から、不純物が
添加されていない多結晶シリコン層と導電体層とから成
り、かつ不純物が添加されていない多結晶シリコン層の
膜厚をdp、第1の絶縁層の膜厚をdi、不純物が添加され
ていない多結晶シリコン層の誘電率をεp、第1の絶縁
層の誘電率をεiとすると、 (εp/εi)di≫dp であるゲート電極層と、 前記第1の絶縁層および前記ゲート電極層を被覆する第
2の絶縁層と、 前記第1および第2の絶縁層を貫通し、前記多結晶半導
体活性層と電気的にそれぞれ導通するソース電極とドレ
イン電極とを含むことを特徴とする薄膜トランジスタで
ある。
れたソース・ドレイン領域を有する多結晶半導体活性層
と、 前記多結晶半導体活性層を被覆する第1の絶縁層と、 第1の絶縁層上の前記多結晶半導体活性層と対応する位
置に選択的に形成され、第1の絶縁層側から、不純物が
添加されていない多結晶シリコン層と導電体層とから成
り、かつ不純物が添加されていない多結晶シリコン層の
膜厚をdp、第1の絶縁層の膜厚をdi、不純物が添加され
ていない多結晶シリコン層の誘電率をεp、第1の絶縁
層の誘電率をεiとすると、 (εp/εi)di≫dp であるゲート電極層と、 前記第1の絶縁層および前記ゲート電極層を被覆する第
2の絶縁層と、 前記第1および第2の絶縁層を貫通し、前記多結晶半導
体活性層と電気的にそれぞれ導通するソース電極とドレ
イン電極とを含むことを特徴とする薄膜トランジスタで
ある。
作用 本発明に従えば、薄膜トランジスタは絶縁性材料から成
る基材の一表面上に、多結晶活性層を形成し、活性層を
被覆して第1の絶縁層を形成する。この第1の絶縁膜上
の前記多結晶活性層と対応する位置に、第1の絶縁層側
から、不純物が添加されていない多結晶シリコン層と導
電体層とから成るゲート電極層が形成される。前記多結
晶活性層には、多結晶活性層を形成する元素とは価電子
数の異なる元素が、イオン化して注入されてソース・ド
レイン領域が形成される。前記第1の絶縁層上および前
記ゲート電極層を被覆して第2の絶縁層を形成し、この
第1および第2の絶縁層を貫通して、前記多結晶活性層
と、電気的に導通するソース電極およびドレイン電極を
形成するようにした。
る基材の一表面上に、多結晶活性層を形成し、活性層を
被覆して第1の絶縁層を形成する。この第1の絶縁膜上
の前記多結晶活性層と対応する位置に、第1の絶縁層側
から、不純物が添加されていない多結晶シリコン層と導
電体層とから成るゲート電極層が形成される。前記多結
晶活性層には、多結晶活性層を形成する元素とは価電子
数の異なる元素が、イオン化して注入されてソース・ド
レイン領域が形成される。前記第1の絶縁層上および前
記ゲート電極層を被覆して第2の絶縁層を形成し、この
第1および第2の絶縁層を貫通して、前記多結晶活性層
と、電気的に導通するソース電極およびドレイン電極を
形成するようにした。
したがって、たとえば600℃以下の比較的低温度域で
処理を行った場合でも、ゲート電極層は、導電体層を含
んで形成しているので、電極層全体の抵抗を抑制するこ
とができるとともに、製造工程も簡略化され、使用に伴
う信頼性も向上することができる。
処理を行った場合でも、ゲート電極層は、導電体層を含
んで形成しているので、電極層全体の抵抗を抑制するこ
とができるとともに、製造工程も簡略化され、使用に伴
う信頼性も向上することができる。
さらに本発明では、不純物が添加されていない多結晶シ
リコン層を用い、しかもその膜厚dpは、後述の第2式
が成立する一定値以下の値を有しており、これによって
動作速度の向上を図ることができる。
リコン層を用い、しかもその膜厚dpは、後述の第2式
が成立する一定値以下の値を有しており、これによって
動作速度の向上を図ることができる。
実施例 第1図は本発明の原理を説明する薄膜トランジスタ1の
断面図である。薄膜トランジスタ1は基材たとえばガラ
ス基板2上に多結晶半導体活性層、たとえば多結晶シリ
コン活性層3を有する。活性層3を被覆して、二酸化シ
リコンなどから成る第1の絶縁層であるゲート絶縁膜4
を形成する。ゲート絶縁膜4上の前記活性層3に対応す
る位置には、不純物を含まない多結晶シリコン層5、お
よび金属または金属−シリコン合金または金属−シリコ
ン化合物などの導電体層6から成るゲート電極層7が形
成される。このゲート電極層7および前記第1の絶縁層
を被覆して、第2の絶縁層である絶縁膜8が形成されて
いる。次に第1および第2の絶縁膜4,8を貫通して前
記活性層3と電気的に導通されるソース電極9およびド
レイン電極10が形成される。
断面図である。薄膜トランジスタ1は基材たとえばガラ
ス基板2上に多結晶半導体活性層、たとえば多結晶シリ
コン活性層3を有する。活性層3を被覆して、二酸化シ
リコンなどから成る第1の絶縁層であるゲート絶縁膜4
を形成する。ゲート絶縁膜4上の前記活性層3に対応す
る位置には、不純物を含まない多結晶シリコン層5、お
よび金属または金属−シリコン合金または金属−シリコ
ン化合物などの導電体層6から成るゲート電極層7が形
成される。このゲート電極層7および前記第1の絶縁層
を被覆して、第2の絶縁層である絶縁膜8が形成されて
いる。次に第1および第2の絶縁膜4,8を貫通して前
記活性層3と電気的に導通されるソース電極9およびド
レイン電極10が形成される。
不純物が添加されていない多結晶シリコン層5は、通常
106Ωcm以上の比抵抗を有し、不純物を添加した多結
晶シリコンの比抵抗、たとえば2〜5Ωcmと比較して高
抵抗であることから、このような薄膜トランジスタの動
作速度を低下させることが考えられる。さらにこのよう
な高抵抗の多結晶シリコン層5が空乏化し、ゲート絶縁
膜4に加えられる電位差が小さくなるおそれがある。こ
の場合、電圧印加に伴って発生するキャリアの密度が減
少し、したがって動作速度が低下してしまう恐れがあ
る。
106Ωcm以上の比抵抗を有し、不純物を添加した多結
晶シリコンの比抵抗、たとえば2〜5Ωcmと比較して高
抵抗であることから、このような薄膜トランジスタの動
作速度を低下させることが考えられる。さらにこのよう
な高抵抗の多結晶シリコン層5が空乏化し、ゲート絶縁
膜4に加えられる電位差が小さくなるおそれがある。こ
の場合、電圧印加に伴って発生するキャリアの密度が減
少し、したがって動作速度が低下してしまう恐れがあ
る。
しかしながら本発明によれば、多結晶シリコン層5の膜
厚を適切に選択することによって動作速度が低下すると
いった問題を回避することができる。すなわち多結晶シ
リコン層5の静電容量が、ゲート絶縁膜4の静電容量に
比べて充分大きいならば、ゲート電極層7に印加される
電圧のほとんどは、ゲート絶縁膜4に加えられることに
なる。すなわち電極層7に与えられる電圧に関して、多
結晶シリコン層5およびゲート絶縁膜4の各分圧電圧
は、それぞれの容量と反比例するからである。
厚を適切に選択することによって動作速度が低下すると
いった問題を回避することができる。すなわち多結晶シ
リコン層5の静電容量が、ゲート絶縁膜4の静電容量に
比べて充分大きいならば、ゲート電極層7に印加される
電圧のほとんどは、ゲート絶縁膜4に加えられることに
なる。すなわち電極層7に与えられる電圧に関して、多
結晶シリコン層5およびゲート絶縁膜4の各分圧電圧
は、それぞれの容量と反比例するからである。
ここで多結晶シリコン層5の膜厚および誘電率をそれぞ
れdp.εpとすれば、多結晶シリコン層5の最小の容
量は、単位面積当たりεp/dpであり、またゲート絶
縁膜4の膜厚および誘電率をそれぞれdi,εiとする
と、ゲート絶縁膜4の単位面積当たりの容量はεi/d
iである。したがってこれらの単位面積当たりの容量の
間に、下式の関係が成立すればよい。
れdp.εpとすれば、多結晶シリコン層5の最小の容
量は、単位面積当たりεp/dpであり、またゲート絶
縁膜4の膜厚および誘電率をそれぞれdi,εiとする
と、ゲート絶縁膜4の単位面積当たりの容量はεi/d
iである。したがってこれらの単位面積当たりの容量の
間に、下式の関係が成立すればよい。
εp/dp》εi/di…(1) 第1式において膜厚dp,diに着目すれば、下式が得
られる。
られる。
(εp/εi)di》dp…(2) また、ゲート絶縁膜4の容量充電時では、ゲート絶縁膜
4と多結晶シリコン層5との容量と、多結晶シリコン層
5の抵抗とによって定まる時定数を有する電圧変動の程
度は、多結晶シリコン層5に印加される電圧程度であ
り、したがって第2式が成立する条件の下では、この電
圧変動の程度は充分小さいので、実際上無視できる程度
となる。
4と多結晶シリコン層5との容量と、多結晶シリコン層
5の抵抗とによって定まる時定数を有する電圧変動の程
度は、多結晶シリコン層5に印加される電圧程度であ
り、したがって第2式が成立する条件の下では、この電
圧変動の程度は充分小さいので、実際上無視できる程度
となる。
一方、ゲート容量放電時の時定数は、ゲート絶縁膜4の
容量と多結晶シリコン層5の抵抗とで決定され、下式の
τで表される。
容量と多結晶シリコン層5の抵抗とで決定され、下式の
τで表される。
τ=(εi/di)(dp/σp) =(dp/di)(εi/σp)…(3) σp:多結晶シリコン層5の誘電率 ここで前記第1式が成立すれば、時定数τはεp/σp
よりも充分小さいことになる。すなわち不純物が添加さ
れていない多結晶シリコン層5の誘電率σpは10
-6(Ωcm)-1程度であり、多結晶シリコンの比誘電率を
単結晶シリコンと同じく11.9とすれば、εi/σp
は1μsecとなり、充分高速応答を行うことができ
る。
よりも充分小さいことになる。すなわち不純物が添加さ
れていない多結晶シリコン層5の誘電率σpは10
-6(Ωcm)-1程度であり、多結晶シリコンの比誘電率を
単結晶シリコンと同じく11.9とすれば、εi/σp
は1μsecとなり、充分高速応答を行うことができ
る。
また周波数がσp/εp以上の動作では、一般に多結晶
シリコン膜の抵抗成分は容量成分に比べて無視できるよ
うになる。これは抵抗成分と容量成分とのコンダクタン
スを考えれば、容量成分は印加される電圧の周波数に比
例するコンダクタンスを有し、抵抗成分のコンダクタン
スは周波数に依存しないからである。すなわち容量成分
のコンダクタンスが大きくなるに従い、一定値を維持す
る抵抗成分の値が相対的に減少し、無視できることにな
る。したがって多結晶シリコン層5をむしろ絶縁体とみ
なすことができ、前記第1式が充足されている限り、動
作上何ら支障となることはない。
シリコン膜の抵抗成分は容量成分に比べて無視できるよ
うになる。これは抵抗成分と容量成分とのコンダクタン
スを考えれば、容量成分は印加される電圧の周波数に比
例するコンダクタンスを有し、抵抗成分のコンダクタン
スは周波数に依存しないからである。すなわち容量成分
のコンダクタンスが大きくなるに従い、一定値を維持す
る抵抗成分の値が相対的に減少し、無視できることにな
る。したがって多結晶シリコン層5をむしろ絶縁体とみ
なすことができ、前記第1式が充足されている限り、動
作上何ら支障となることはない。
以上のように第1図に示した薄膜トランジスタ1におい
て、ゲート電極層7をたとえば多結晶シリコン層5と導
電体層6とから成る2層構造とすることによって、ゲー
ト絶縁膜4の密着性に優れ、かつ安定した品質を維持す
ることができる薄膜トランジスタを実現することができ
る。また電極層7は、低抵抗であることが望ましいけれ
どもこれが導電体層6と不純物が添加されていない多結
晶シリコン層5とから構成されているので、多結晶シリ
コン層5が高抵抗であっても、多結晶シリコン層5を前
記第1式の条件をみたすように薄く形成することによっ
て、上述したように支障なく用いることができ、動作速
度の点においても充分高速応答が可能な薄膜トランジス
タ1を得ることができる。
て、ゲート電極層7をたとえば多結晶シリコン層5と導
電体層6とから成る2層構造とすることによって、ゲー
ト絶縁膜4の密着性に優れ、かつ安定した品質を維持す
ることができる薄膜トランジスタを実現することができ
る。また電極層7は、低抵抗であることが望ましいけれ
どもこれが導電体層6と不純物が添加されていない多結
晶シリコン層5とから構成されているので、多結晶シリ
コン層5が高抵抗であっても、多結晶シリコン層5を前
記第1式の条件をみたすように薄く形成することによっ
て、上述したように支障なく用いることができ、動作速
度の点においても充分高速応答が可能な薄膜トランジス
タ1を得ることができる。
第2図および第3図は第1図を参照して説明した2層構
造の電極層7の特性を説明する断面図である。本件発明
者らは、上述した2層構造のゲート電極の特性を検証す
るために、以下のような実験を行った。酸洗浄したN形
単結晶シリコンウエハ11a,11bを、乾燥酸素雰囲
気中で900℃で熱酸化し、約600Åの酸化膜12
a,12bを形成した。次に酸化膜12a上に、窒素希
釈のモノシランSiH4を用いる減圧化学的気相成長法
(以下CVD法と略称する)によって、620℃で約5
00Åの多結晶シリコン膜13を形成した。
造の電極層7の特性を説明する断面図である。本件発明
者らは、上述した2層構造のゲート電極の特性を検証す
るために、以下のような実験を行った。酸洗浄したN形
単結晶シリコンウエハ11a,11bを、乾燥酸素雰囲
気中で900℃で熱酸化し、約600Åの酸化膜12
a,12bを形成した。次に酸化膜12a上に、窒素希
釈のモノシランSiH4を用いる減圧化学的気相成長法
(以下CVD法と略称する)によって、620℃で約5
00Åの多結晶シリコン膜13を形成した。
これらのシリコンウエハ11a,11b上に、アルミニ
ウム−シリコン合金をスパッタリング法によって500
0Åの膜厚で形成し、フォトリソグラフィー法によっ
て、いわゆるガードリングを有する0.8mmφの円形電
極を形成するレジストパターンを形成した。次に前記ア
ルミニウム−シリコン合金薄膜を、リン酸系のエッチン
グ液でエッチングし、多結晶シリコン膜13を有するシ
リコンウエハ11aについて六フッ化硫黄SF6ガスを
用いるプラズマエッチング法によって多結晶シリコン膜
13をエッチングした。これらシリコンウエハ11a,
11bを、それぞれ2組ずつ準備する。
ウム−シリコン合金をスパッタリング法によって500
0Åの膜厚で形成し、フォトリソグラフィー法によっ
て、いわゆるガードリングを有する0.8mmφの円形電
極を形成するレジストパターンを形成した。次に前記ア
ルミニウム−シリコン合金薄膜を、リン酸系のエッチン
グ液でエッチングし、多結晶シリコン膜13を有するシ
リコンウエハ11aについて六フッ化硫黄SF6ガスを
用いるプラズマエッチング法によって多結晶シリコン膜
13をエッチングした。これらシリコンウエハ11a,
11bを、それぞれ2組ずつ準備する。
1組のシリコンウエハ11aの一方には、水素雰囲気中
で440℃、30分の熱処理を行い、他方にはやはり水
素雰囲気中で500℃、75分の熱処理を行った。また
他方の1組のシリコンウエハ11bについて、それぞれ
同様の熱処理を行った。このように熱処理が施されたそ
れぞれ1組のシリコンウエハ11a,11bについて、
電流−電圧特性、高周波容量の電圧依存性および準静的
容量の電圧依存特性を測定し、それぞれのキャパシタの
耐圧、フラットバンド電圧および熱酸化膜/単結晶シリ
コン界面準位の評価を行った。下記の第1表に評価結果
を示す。
で440℃、30分の熱処理を行い、他方にはやはり水
素雰囲気中で500℃、75分の熱処理を行った。また
他方の1組のシリコンウエハ11bについて、それぞれ
同様の熱処理を行った。このように熱処理が施されたそ
れぞれ1組のシリコンウエハ11a,11bについて、
電流−電圧特性、高周波容量の電圧依存性および準静的
容量の電圧依存特性を測定し、それぞれのキャパシタの
耐圧、フラットバンド電圧および熱酸化膜/単結晶シリ
コン界面準位の評価を行った。下記の第1表に評価結果
を示す。
上記第1表から明らかなように、アルミニウム−シリコ
ン合金単層から成る電極14bでは、500℃以上の熱
処理で電極14bのアルミニウムと酸化膜12bの二酸
化シリコンとが反応し、シリコン基板11bと、合金電
極14bとが短絡してしまう。
ン合金単層から成る電極14bでは、500℃以上の熱
処理で電極14bのアルミニウムと酸化膜12bの二酸
化シリコンとが反応し、シリコン基板11bと、合金電
極14bとが短絡してしまう。
一方、多結晶シリコン膜13が介在される場合では、こ
のような金属電極14とシリコン基板11との短絡現象
が発生することが防がれている。またこのような多結晶
シリコン膜13が介在されている場合には、界面準位が
減少し、キャパシタ特性が向上されている。また多結晶
シリコン膜13の付加によるフラットバンド電圧の顕著
な変化は検出されない。このようにアルミニウム−シリ
コン合金/多結晶シリコンの2層構成の金属電極14を
用いることによって、500℃の熱処理にも耐える良好
なMOS構造を形成することができる。
のような金属電極14とシリコン基板11との短絡現象
が発生することが防がれている。またこのような多結晶
シリコン膜13が介在されている場合には、界面準位が
減少し、キャパシタ特性が向上されている。また多結晶
シリコン膜13の付加によるフラットバンド電圧の顕著
な変化は検出されない。このようにアルミニウム−シリ
コン合金/多結晶シリコンの2層構成の金属電極14を
用いることによって、500℃の熱処理にも耐える良好
なMOS構造を形成することができる。
このような実験を、金属電極14の材料としてモリブデ
ンMoおよびタングステンWについても同様に実施し
た。以下、第2図を参照して説明する。酸化膜12b上
に直接形成したタングステンは、酸化膜12bに密着す
ることなく剥離し、キャパシタが形成されなかった。ま
たモリブデンについては、金属電極14bとして形成す
る際のスパッタリングにおける条件を工夫して、剥離を
防止することができたけれども、酸化膜12bに対する
密着性は、比較的低いことが確かめられた。
ンMoおよびタングステンWについても同様に実施し
た。以下、第2図を参照して説明する。酸化膜12b上
に直接形成したタングステンは、酸化膜12bに密着す
ることなく剥離し、キャパシタが形成されなかった。ま
たモリブデンについては、金属電極14bとして形成す
る際のスパッタリングにおける条件を工夫して、剥離を
防止することができたけれども、酸化膜12bに対する
密着性は、比較的低いことが確かめられた。
しかしながら第3図に示した構造のように、金属電極1
4aと酸化膜12aとの間に、多結晶シリコン層13を
形成した場合、金属電極14aを形成するに、モリブデ
ンおよびタングステンのいずれをスパッタリングで形成
する場合であっても、スパッタリングの条件によらず密
着性が向上されない。またキャパシタ特性では、前述し
たようなアルミニウム−シリコン合金の場合にも見られ
るように、多結晶シリコン膜13が存在する場合の方
が、界面準位が若干少なく良好なMOS特性が得られて
いる。これはたとえばスパッタリング時における照射損
傷が、多結晶シリコン膜13の存在によって軽減される
結果であると考えられる。
4aと酸化膜12aとの間に、多結晶シリコン層13を
形成した場合、金属電極14aを形成するに、モリブデ
ンおよびタングステンのいずれをスパッタリングで形成
する場合であっても、スパッタリングの条件によらず密
着性が向上されない。またキャパシタ特性では、前述し
たようなアルミニウム−シリコン合金の場合にも見られ
るように、多結晶シリコン膜13が存在する場合の方
が、界面準位が若干少なく良好なMOS特性が得られて
いる。これはたとえばスパッタリング時における照射損
傷が、多結晶シリコン膜13の存在によって軽減される
結果であると考えられる。
第4図は第1図に示した薄膜トランジスタ1の製造工程
を説明する断面図である。第1図および第4図を参照し
て、薄膜トランジスタ1の製造工程について説明する。
たとえばホウケイ酸ガラスなどのガラス基板2を有機洗
浄し、次に酸洗浄した後、真空蒸着法によって多結晶シ
リコンを1000Åで形成する。この形成条件は基板温
度500℃真空度3×10-5Pa、成膜速度1A/se
cである。このように形成された多結晶シリコンを、フ
ォトリソグラフィー法を用い、六フッ化硫黄ガスを用い
るプラズマエッチング法によって、活性層3を形成し残
余の部分を除去した。この段階の断面は、第4図(1)
に示される。
を説明する断面図である。第1図および第4図を参照し
て、薄膜トランジスタ1の製造工程について説明する。
たとえばホウケイ酸ガラスなどのガラス基板2を有機洗
浄し、次に酸洗浄した後、真空蒸着法によって多結晶シ
リコンを1000Åで形成する。この形成条件は基板温
度500℃真空度3×10-5Pa、成膜速度1A/se
cである。このように形成された多結晶シリコンを、フ
ォトリソグラフィー法を用い、六フッ化硫黄ガスを用い
るプラズマエッチング法によって、活性層3を形成し残
余の部分を除去した。この段階の断面は、第4図(1)
に示される。
次にガラス基板2の表面および活性層3を被覆して二酸
化シリコン膜を形成した。この形成はモノシランガスと
酸素ガスとによる常圧CVD法を用い、基板温度420
℃、二酸化シリコン膜厚1000Åを形成し、ゲート絶
縁膜4として形成した。この断面図は、第4図(2)に
示される。
化シリコン膜を形成した。この形成はモノシランガスと
酸素ガスとによる常圧CVD法を用い、基板温度420
℃、二酸化シリコン膜厚1000Åを形成し、ゲート絶
縁膜4として形成した。この断面図は、第4図(2)に
示される。
ゲート絶縁膜4の表面で前記活性層3と対応する位置
に、前述の条件と同条件で真空蒸着法を用いて多結晶シ
リコン膜を500Å堆積し、次にスパッタリング法によ
って、アルミニウム−シリコン合金を5000Å堆積し
た後、フォトリソグラフィー法によって、電極層7を構
成する多結晶シリコン層5および導電体層6とを残し、
残余の部分をエッチングして除去した。この断面は第4
図(3)に示される。
に、前述の条件と同条件で真空蒸着法を用いて多結晶シ
リコン膜を500Å堆積し、次にスパッタリング法によ
って、アルミニウム−シリコン合金を5000Å堆積し
た後、フォトリソグラフィー法によって、電極層7を構
成する多結晶シリコン層5および導電体層6とを残し、
残余の部分をエッチングして除去した。この断面は第4
図(3)に示される。
後述されるイオン注入時の汚染防止用に常圧CVD法に
よって500Åの二酸化シリコン膜15を形成し、ボロ
ンイオン(B+)を70keVで3×1015個/cm2
だけ活性層3に注入した。この段階の断面は、第4図
(4)に示される。
よって500Åの二酸化シリコン膜15を形成し、ボロ
ンイオン(B+)を70keVで3×1015個/cm2
だけ活性層3に注入した。この段階の断面は、第4図
(4)に示される。
前記二酸化シリコン膜15の表面を200Åの深さでエ
ッチングした後、層間絶縁膜となる二酸化シリコン膜を
常圧CVD法によって5000Åの膜厚で第2の絶縁膜
8として形成した。この後、前記活性層3に注入したボ
ロンの活性化のために、窒素雰囲気中で500℃、1時
間の炉アニールを行った。この段階の断面は、第4図
(5)に示される。
ッチングした後、層間絶縁膜となる二酸化シリコン膜を
常圧CVD法によって5000Åの膜厚で第2の絶縁膜
8として形成した。この後、前記活性層3に注入したボ
ロンの活性化のために、窒素雰囲気中で500℃、1時
間の炉アニールを行った。この段階の断面は、第4図
(5)に示される。
次にソース電極およびドレイン電極を構成するため、第
2の絶縁膜8およびゲート絶縁膜4を貫通して、活性層
3の表面に到達する透孔16,17をフォトリソグラフ
ィー法によって形成する。この後、アルミニウム−シリ
コン合金膜を5000Å堆積した後、再びフォトリソグ
ラフィー法によって、ソース電極18およびドレイン電
極19を、所望の形状に形成した。この状態の断面図
は、第4図(6)に示される。その後、水素雰囲気中で
440℃、30分のアニーリングを行った。
2の絶縁膜8およびゲート絶縁膜4を貫通して、活性層
3の表面に到達する透孔16,17をフォトリソグラフ
ィー法によって形成する。この後、アルミニウム−シリ
コン合金膜を5000Å堆積した後、再びフォトリソグ
ラフィー法によって、ソース電極18およびドレイン電
極19を、所望の形状に形成した。この状態の断面図
は、第4図(6)に示される。その後、水素雰囲気中で
440℃、30分のアニーリングを行った。
以上述べたような薄膜トランジスタ1の製造工程は、全
て500℃以下の温度域で行われており、ゲート電極層
7にアルミニウム−シリコン合金を用いつつ、前述した
ようなセルフアラインメント方式で、ソース電極18お
よびドレイン電極19が形成された。したがってゲート
電極層7の配線抵抗を充分小さく抑制することができる
とともに、多結晶シリコン単体によって前記ゲート電極
層7を形成した場合と異なり、活性層3におけるチャネ
ル領域20(第4図に二重斜線を付して示す)への放射
損傷を抑制でき、良好なMOS特性を実現することがで
きる。
て500℃以下の温度域で行われており、ゲート電極層
7にアルミニウム−シリコン合金を用いつつ、前述した
ようなセルフアラインメント方式で、ソース電極18お
よびドレイン電極19が形成された。したがってゲート
電極層7の配線抵抗を充分小さく抑制することができる
とともに、多結晶シリコン単体によって前記ゲート電極
層7を形成した場合と異なり、活性層3におけるチャネ
ル領域20(第4図に二重斜線を付して示す)への放射
損傷を抑制でき、良好なMOS特性を実現することがで
きる。
第5図は前述したような製造工程によって製造された薄
膜トランジスタ1のソース・ドレイン電流のゲート電圧
依存性を示すグラフである。第4図および第5図を参照
する。ここで、第4図に示した製造工程によって製造さ
れた薄膜トランジスタ1において、チャネル長は4μ
m、チャネル幅は6μm、ソース電極18に対するドレ
イン電極19のバイアス電圧は、−0.8Vである。第
5図は、この条件下で前記ゲート電圧依存症を示すグラ
フである。第5図で示すように、薄膜トランジスタ1の
オン/オフ切換えに伴うソース・ドレイン電流の比は、
106程度の値を有する。また移動度も8.6cm2/Vs
ecとなり、極めて良好な特性を示している。
膜トランジスタ1のソース・ドレイン電流のゲート電圧
依存性を示すグラフである。第4図および第5図を参照
する。ここで、第4図に示した製造工程によって製造さ
れた薄膜トランジスタ1において、チャネル長は4μ
m、チャネル幅は6μm、ソース電極18に対するドレ
イン電極19のバイアス電圧は、−0.8Vである。第
5図は、この条件下で前記ゲート電圧依存症を示すグラ
フである。第5図で示すように、薄膜トランジスタ1の
オン/オフ切換えに伴うソース・ドレイン電流の比は、
106程度の値を有する。また移動度も8.6cm2/Vs
ecとなり、極めて良好な特性を示している。
上述の実施例では、たとえば導電体層6を形成するに、
アルミニウム−シリコン合金を用いたけれども、その他
チタンTi、モリブデン、タングステン、タンタルT
a、ジルコニウムZr、アルミニウムなどの金属、また
はこれらの金属を主成分とする合金、またはこれらの金
属とシリコンとの化合物などの高導電性を有する材料を
用いるようにしてもよい。また前述の実施例では、電極
層7は、2層構造としたけれども、このような2層構造
に限らず、モリブデン/モリブデンシリサイド/多結晶
シリコンなどのような3層構造であってもよい。また、
ゲート絶縁膜4として、前述の実施例では常厚CVD法
による二酸化シリコン膜を形成したけれども、その他プ
ラズマCVD法、減圧CVD法、光CVD法、スパッタ
リング法などで形成されたシリコン酸化膜SiOx、シ
リコン窒化膜SiNx、シリコン酸窒化膜SiOxNy、
アルミナAl2O3または窒化アルミニウムAlNなどを
用いるようにしてもよい。また本発明は、用いられる多
結晶シリコンおよび導電体などの種類および製造方法を
何等限定するものではない。
アルミニウム−シリコン合金を用いたけれども、その他
チタンTi、モリブデン、タングステン、タンタルT
a、ジルコニウムZr、アルミニウムなどの金属、また
はこれらの金属を主成分とする合金、またはこれらの金
属とシリコンとの化合物などの高導電性を有する材料を
用いるようにしてもよい。また前述の実施例では、電極
層7は、2層構造としたけれども、このような2層構造
に限らず、モリブデン/モリブデンシリサイド/多結晶
シリコンなどのような3層構造であってもよい。また、
ゲート絶縁膜4として、前述の実施例では常厚CVD法
による二酸化シリコン膜を形成したけれども、その他プ
ラズマCVD法、減圧CVD法、光CVD法、スパッタ
リング法などで形成されたシリコン酸化膜SiOx、シ
リコン窒化膜SiNx、シリコン酸窒化膜SiOxNy、
アルミナAl2O3または窒化アルミニウムAlNなどを
用いるようにしてもよい。また本発明は、用いられる多
結晶シリコンおよび導電体などの種類および製造方法を
何等限定するものではない。
また本発明は、ゲート電極構造に関し、トランジスタ製
造等のチャネル部分へのドーピングの有無やソース、ド
レイン電極への注入不純物量および注入される不純物の
元素の種類を限定するものではない。
造等のチャネル部分へのドーピングの有無やソース、ド
レイン電極への注入不純物量および注入される不純物の
元素の種類を限定するものではない。
発明の効果 以上のように本発明に従えば、薄膜トランジスタのゲー
ト電極層を、不純物を含まない多結晶シリコン層と導電
体層とを含んだ複数層で構成するようにした。したがっ
て、ゲート電極の低抵抗化と、ゲート絶縁膜との密着性
とを向上することができるとともに、このような製造工
程を比較的低温度域で行うことができるため、用いる導
電体層の材料選択の幅を格段に拡張することができ、用
いる導電体層の材料使用に伴う半導体装置の信頼性を格
段に向上することができる。
ト電極層を、不純物を含まない多結晶シリコン層と導電
体層とを含んだ複数層で構成するようにした。したがっ
て、ゲート電極の低抵抗化と、ゲート絶縁膜との密着性
とを向上することができるとともに、このような製造工
程を比較的低温度域で行うことができるため、用いる導
電体層の材料選択の幅を格段に拡張することができ、用
いる導電体層の材料使用に伴う半導体装置の信頼性を格
段に向上することができる。
また、所定の膜厚以下で不純物が添加されていない多結
晶シリコン層を電極層に含むことによって、応答速度の
向上を得ることができる。所定の周波数以上で充放電を
行う動作においては、不純物が添加されていない高抵抗
の多結晶シリコン層を絶縁体とみなすことができて、動
作上の問題を生じない。
晶シリコン層を電極層に含むことによって、応答速度の
向上を得ることができる。所定の周波数以上で充放電を
行う動作においては、不純物が添加されていない高抵抗
の多結晶シリコン層を絶縁体とみなすことができて、動
作上の問題を生じない。
第1図は本発明の一実施例の薄膜トランジスタ1の断面
図、第2図および第3図は本発明の原理を説明するため
の断面図、第4図は薄膜トランジスタ1を製造する工程
を説明する断面図、第5図は薄膜トランジスタ1のソー
ス・ドレイン電流のゲート電圧への依存性を説明するグ
ラフである。 1…薄膜トランジスタ、2…ガラス基板、3…多結晶シ
リコン活性層、4…ゲート絶縁膜、5…不純物を含まな
い多結晶シリコン層、6…導電体層、7…ゲート電極
層、9…ソース電極、10…ドレイン電極、20……チ
ャネル領域
図、第2図および第3図は本発明の原理を説明するため
の断面図、第4図は薄膜トランジスタ1を製造する工程
を説明する断面図、第5図は薄膜トランジスタ1のソー
ス・ドレイン電流のゲート電圧への依存性を説明するグ
ラフである。 1…薄膜トランジスタ、2…ガラス基板、3…多結晶シ
リコン活性層、4…ゲート絶縁膜、5…不純物を含まな
い多結晶シリコン層、6…導電体層、7…ゲート電極
層、9…ソース電極、10…ドレイン電極、20……チ
ャネル領域
Claims (1)
- 【請求項1】絶縁性材料から成る基材の一表面上に形成
されたソース・ドレイン領域を有する多結晶半導体活性
層と、 前記多結晶半導体活性層を被覆する第1の絶縁層と、 第1の絶縁層上の前記多結晶半導体活性層と対応する位
置に選択的に形成され、第1の絶縁層側から、不純物が
添加されていない多結晶シリコン層と導電体層とから成
り、かつ不純物が添加されていない多結晶シリコン層の
膜厚をdp、第1の絶縁層の膜厚をdi、不純物が添加され
ていない多結晶シリコン層の誘導率をεp、第1の絶縁
層の誘電率をεiとすると、 (εp/εi)di》dp であるゲート電極層と、 前記第1の絶縁層および前記ゲート電極層を被覆する第
2の絶縁層と、 前記第1および第2の絶縁層を貫通し、前記多結晶半導
体活性層と電気的にそれぞれ導通するソース電極とドレ
イン電極とを含むことを特徴とする薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60245847A JPH061836B2 (ja) | 1985-10-31 | 1985-10-31 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60245847A JPH061836B2 (ja) | 1985-10-31 | 1985-10-31 | 薄膜トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62105474A JPS62105474A (ja) | 1987-05-15 |
JPH061836B2 true JPH061836B2 (ja) | 1994-01-05 |
Family
ID=17139728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60245847A Expired - Lifetime JPH061836B2 (ja) | 1985-10-31 | 1985-10-31 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH061836B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2781706B2 (ja) * | 1991-09-25 | 1998-07-30 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
JPH07109573A (ja) | 1993-10-12 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | ガラス基板および加熱処理方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132674A (ja) * | 1983-01-19 | 1984-07-30 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-31 JP JP60245847A patent/JPH061836B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132674A (ja) * | 1983-01-19 | 1984-07-30 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS62105474A (ja) | 1987-05-15 |
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