JPH03116875A - 薄膜電界効果トランジスタ及び薄膜電界効果トランジスタの製造方法 - Google Patents
薄膜電界効果トランジスタ及び薄膜電界効果トランジスタの製造方法Info
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- JPH03116875A JPH03116875A JP2180704A JP18070490A JPH03116875A JP H03116875 A JPH03116875 A JP H03116875A JP 2180704 A JP2180704 A JP 2180704A JP 18070490 A JP18070490 A JP 18070490A JP H03116875 A JPH03116875 A JP H03116875A
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- 230000005669 field effect Effects 0.000 title claims description 31
- 239000010409 thin film Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 239000002800 charge carrier Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 24
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 12
- 239000000377 silicon dioxide Substances 0.000 abstract description 12
- 238000005984 hydrogenation reaction Methods 0.000 abstract description 6
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- -1 boron ions Chemical class 0.000 abstract description 3
- 239000011521 glass Substances 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 5
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、薄膜電界効果トランジスタ及びこのトランジ
スタの製造方法に関するものである。
スタの製造方法に関するものである。
欧州特許出願Ａ−２９９１８５号には薄膜電界効果トラ
ンジスタについて記載されており、このトランジスタは
絶縁性基板を具え、この基板は多結晶チャネル領域を形
成する半導体層を支持し、そのチャネル領域は電荷キャ
リヤのトラップ密度を減少させるように不働化されてい
る。さらに、基板はチャネル領域の対向端部と接するソ
ース及びドレイン電極を具えると共に、さらに上記半導
体層の一方の主面上に形成され多結晶チャネル領域中の
一導電型の伝導チャネルを制御してソース領域とドレイ
ン領域との間でゲート可能な接続を形成するゲート電極
を支持している。
ンジスタについて記載されており、このトランジスタは
絶縁性基板を具え、この基板は多結晶チャネル領域を形
成する半導体層を支持し、そのチャネル領域は電荷キャ
リヤのトラップ密度を減少させるように不働化されてい
る。さらに、基板はチャネル領域の対向端部と接するソ
ース及びドレイン電極を具えると共に、さらに上記半導
体層の一方の主面上に形成され多結晶チャネル領域中の
一導電型の伝導チャネルを制御してソース領域とドレイ
ン領域との間でゲート可能な接続を形成するゲート電極
を支持している。
上記ソース、ドレイン及びゲート電極に加えて、上記Ｆ
ｉｌｒＩｇ！電界効果トランジスタは別のバイアス制御
電極を有している。このバイアス制御電極は、半導体層
のゲート電極と反対側の他方の主面とショットキバリヤ
又はρｎ接合を介して整流性コンタクトを形成し、チャ
ネル領域の背面に印加されるべきバイアス電圧によって
ゲート闇値電圧が所望の状態に調整できるように構成さ
れている。
ｉｌｒＩｇ！電界効果トランジスタは別のバイアス制御
電極を有している。このバイアス制御電極は、半導体層
のゲート電極と反対側の他方の主面とショットキバリヤ
又はρｎ接合を介して整流性コンタクトを形成し、チャ
ネル領域の背面に印加されるべきバイアス電圧によって
ゲート闇値電圧が所望の状態に調整できるように構成さ
れている。
上記欧州特許出願では、さらに２個のトランジスタ構造
体についても記載されており、一方の構造体ではゲート
電極が絶縁性基板とチャネル領域との間に位置し、他方
′のトランジスタ構造体においてはバイアス制御電極が
絶縁性基板とチャネル領域との間に位置している。両方
のトランジスタ構造体においては、絶縁性基板上に形成
した電極に対して電気接点を形成する必要がある。この
ためには別の処理工程が必要であり、特に絶縁性基板上
に導電層を堆積しパターンニングしてバイアス制御電極
又はゲート電極に電気接点を形成する必要がある。バイ
アス制御電極が絶縁性基板上に形成されている場合、金
属化パターンを整流性コンタクトを形成するｐｎ接合又
はショットキバリヤに対して正確に整列させる必要があ
る。
体についても記載されており、一方の構造体ではゲート
電極が絶縁性基板とチャネル領域との間に位置し、他方
′のトランジスタ構造体においてはバイアス制御電極が
絶縁性基板とチャネル領域との間に位置している。両方
のトランジスタ構造体においては、絶縁性基板上に形成
した電極に対して電気接点を形成する必要がある。この
ためには別の処理工程が必要であり、特に絶縁性基板上
に導電層を堆積しパターンニングしてバイアス制御電極
又はゲート電極に電気接点を形成する必要がある。バイ
アス制御電極が絶縁性基板上に形成されている場合、金
属化パターンを整流性コンタクトを形成するｐｎ接合又
はショットキバリヤに対して正確に整列させる必要があ
る。
本発明は、電荷キャリヤトラップを減少させるために不
働化されている多結晶チャネル領域を形成する半導体層
と、チャネル領域の対向端部と接するソース電極及びド
レイン電極と、前記半導体層の一方の主面に形成され、
多結晶チャネル領域における一導電型の伝導チャネルを
制御してソース電極とドレイン電極との間にゲート可能
な接続を形成するゲート電極とを支持する絶縁性基板を
具える薄膜電界効果トランジスタにおいて、前記多結晶
チャネル領域の、前記各電極から離間すると共に前記半
導体層の他方の主面と隣接する区域を反対導電型の不純
物でドープし、他方の主面と隣接する一導電型の伝導チ
ャネルの形成を；ｌ＋ｌＪ御するように構成したことを
特徴とする薄膜電界効果トランジスタを提供するもので
ある。
働化されている多結晶チャネル領域を形成する半導体層
と、チャネル領域の対向端部と接するソース電極及びド
レイン電極と、前記半導体層の一方の主面に形成され、
多結晶チャネル領域における一導電型の伝導チャネルを
制御してソース電極とドレイン電極との間にゲート可能
な接続を形成するゲート電極とを支持する絶縁性基板を
具える薄膜電界効果トランジスタにおいて、前記多結晶
チャネル領域の、前記各電極から離間すると共に前記半
導体層の他方の主面と隣接する区域を反対導電型の不純
物でドープし、他方の主面と隣接する一導電型の伝導チ
ャネルの形成を；ｌ＋ｌＪ御するように構成したことを
特徴とする薄膜電界効果トランジスタを提供するもので
ある。
さらに、本発明は、多結晶チャネル領域を形成する半導
体層を絶縁性基板上に堆積させ、このチャネル領域の互
いに対向する端部と接するソース電極及びドレイン電極
を形成し、多結晶チャネル領域における一導電型の伝導
チャネルを制御してソース電極とドレイン電極との間で
ゲート可能な接続を形成するゲート電極を半導体本体の
一方の主面に規定し、電荷キャリヤトラップを低減させ
るためにチャネル領域を不働化して薄膜電界効果トラン
ジスタを製造するに当り、 前記多結晶チャネル領域め、各電極から離間すると共に
半導体本体の他方の主面と隣接する区域を反対導電型の
不純物でドープし、他方の主面と隣接する一導電型の伝
導チャネルの形成を抑制させることを特徴とする薄膜電
界効果トランジスタの製造方法を提供するものである。
体層を絶縁性基板上に堆積させ、このチャネル領域の互
いに対向する端部と接するソース電極及びドレイン電極
を形成し、多結晶チャネル領域における一導電型の伝導
チャネルを制御してソース電極とドレイン電極との間で
ゲート可能な接続を形成するゲート電極を半導体本体の
一方の主面に規定し、電荷キャリヤトラップを低減させ
るためにチャネル領域を不働化して薄膜電界効果トラン
ジスタを製造するに当り、 前記多結晶チャネル領域め、各電極から離間すると共に
半導体本体の他方の主面と隣接する区域を反対導電型の
不純物でドープし、他方の主面と隣接する一導電型の伝
導チャネルの形成を抑制させることを特徴とする薄膜電
界効果トランジスタの製造方法を提供するものである。
本発明を具体化したトランジスタにおいては、不純物を
ドープした区域は、多結晶チャネル領域の他方の主面と
隣接する側における一導電型チャネルの形成を抑制する
ように作用し、この結果バルクリーケージ電流を減少さ
せるように作用し、同時に半導体本体の他方の主面に電
気接点を設ける必要がなくなる。他方の主面に電気接点
を設ける必要がなくなるため、上記半導体層の他方の主
面が絶縁層と隣接し、この結果既知のトランジスタでは
必要な複雑で高価な別の処理が不要になる顕著な利点を
達成できる。
ドープした区域は、多結晶チャネル領域の他方の主面と
隣接する側における一導電型チャネルの形成を抑制する
ように作用し、この結果バルクリーケージ電流を減少さ
せるように作用し、同時に半導体本体の他方の主面に電
気接点を設ける必要がなくなる。他方の主面に電気接点
を設ける必要がなくなるため、上記半導体層の他方の主
面が絶縁層と隣接し、この結果既知のトランジスタでは
必要な複雑で高価な別の処理が不要になる顕著な利点を
達成できる。
好ましくは、上記半導体層を多結晶シリコンで構成し、
チャネル領域を例えば３５０°Ｃの水素プラズマを照射
することによって水素で不働化する。
チャネル領域を例えば３５０°Ｃの水素プラズマを照射
することによって水素で不働化する。
前記多結晶シリコン層は多結晶シリコンを堆積すること
によって形成でき、或いは例えば非晶質シリコンとして
堆積し次にアニールするごとにより形成できる。この水
素による不働化は通常最後の処理工程であるが、この不
働化処理を行うことにより多結晶シリコン中の粒子境界
における電荷トラップが不働化され、さらにリーケージ
電流を減少させるように作用する。この理由は、水素不
働化を行うことにより自由キャリヤの寿命が増大するか
らであると考えられる。本発明者は、多結晶シリコンを
水素不働化しても、他方の主面すなわちゲート電極と対
向する側の界面におけるリーケージ電流が依然として残
存し、−力木発明の不純物ドープ区域を形成することに
よりその側における一導電型の伝導チャネルが抑制され
、この結果残存するり一ケージ電流が減少することを見
出した。
によって形成でき、或いは例えば非晶質シリコンとして
堆積し次にアニールするごとにより形成できる。この水
素による不働化は通常最後の処理工程であるが、この不
働化処理を行うことにより多結晶シリコン中の粒子境界
における電荷トラップが不働化され、さらにリーケージ
電流を減少させるように作用する。この理由は、水素不
働化を行うことにより自由キャリヤの寿命が増大するか
らであると考えられる。本発明者は、多結晶シリコンを
水素不働化しても、他方の主面すなわちゲート電極と対
向する側の界面におけるリーケージ電流が依然として残
存し、−力木発明の不純物ドープ区域を形成することに
よりその側における一導電型の伝導チャネルが抑制され
、この結果残存するり一ケージ電流が減少することを見
出した。
ソース電極及びドレイン電極とのオーミックコンタクト
を形成するため、多結晶チャネル領域の各端部に一導電
型の高ドープ領域を形成する。これら２個の高ドープ接
点領域は、寄生的なバイボラトランジスタ作用を生ずる
おそれなく不純物ドープ区域とｐｎ接合を形成すること
ができる。この理由は、ｐｎ接合の区域が、多結晶チャ
ネル領域の長さ（つまり、チャネル領域の全長に亘って
延在する不純物ドープ領域の長さ）に比べて短いためで
あり、しかもこの不純物区域に亘るキャリヤの拡散長が
、チャネル長に比べて極めて短いためである。この不純
物ドープ領域はいかなる高ドープ接点領域ともｐｎ接合
を形成できるので、この不純物ドープ区域は例えばボロ
ンのようなブランケットディープ イオン（ｂｌａｎｋ
ｅＬ ｄｅｅｐ １ｏｎ）を単に注入することによう形
成することができ、付加的なマスキング工程が不要であ
る。
を形成するため、多結晶チャネル領域の各端部に一導電
型の高ドープ領域を形成する。これら２個の高ドープ接
点領域は、寄生的なバイボラトランジスタ作用を生ずる
おそれなく不純物ドープ区域とｐｎ接合を形成すること
ができる。この理由は、ｐｎ接合の区域が、多結晶チャ
ネル領域の長さ（つまり、チャネル領域の全長に亘って
延在する不純物ドープ領域の長さ）に比べて短いためで
あり、しかもこの不純物区域に亘るキャリヤの拡散長が
、チャネル長に比べて極めて短いためである。この不純
物ドープ領域はいかなる高ドープ接点領域ともｐｎ接合
を形成できるので、この不純物ドープ区域は例えばボロ
ンのようなブランケットディープ イオン（ｂｌａｎｋ
ｅＬ ｄｅｅｐ １ｏｎ）を単に注入することによう形
成することができ、付加的なマスキング工程が不要であ
る。
例えば米国特許第４１９９７７３号公報にはシリコン−
オン−インシュレータ型、特にシリコン−オン−サファ
イアの絶縁ゲート電界効果トランジスタが記載されてい
る。このトランジスタでは、サファイア本体上に単結晶
シリコン層を堆積することによりチャネル領域が形成さ
れ、２個の不純物濃度レベル部分を形成し最も高い不純
物濃度レベル部分が単結晶シリコン−サファイア界面と
隣接するようにチャネル領域を形成することにより“バ
ックチャネル°“の形成の原因となるリーケージ電流が
最小にされている。しかしながら、当業者にとって明ら
かなように、サファイア本体上に形成される単結晶シリ
コン層の特性は、不働化（パッシベーション）すること
により電荷トラップ密度が減少する多結晶半導体層の特
性とは相当相異している。
オン−インシュレータ型、特にシリコン−オン−サファ
イアの絶縁ゲート電界効果トランジスタが記載されてい
る。このトランジスタでは、サファイア本体上に単結晶
シリコン層を堆積することによりチャネル領域が形成さ
れ、２個の不純物濃度レベル部分を形成し最も高い不純
物濃度レベル部分が単結晶シリコン−サファイア界面と
隣接するようにチャネル領域を形成することにより“バ
ックチャネル°“の形成の原因となるリーケージ電流が
最小にされている。しかしながら、当業者にとって明ら
かなように、サファイア本体上に形成される単結晶シリ
コン層の特性は、不働化（パッシベーション）すること
により電荷トラップ密度が減少する多結晶半導体層の特
性とは相当相異している。
以下図面に基づいて本発明の詳細な説明する。
第１図は寸法通りに図示されておらず、図面を明瞭なも
のとするため一部の寸法については拡大又は縮小されて
いると理解されたい。
のとするため一部の寸法については拡大又は縮小されて
いると理解されたい。
第１図において、本発明による薄膜電界効果トランジス
タ１を示す。向、第１図は線図的なものであり、このト
ランジスタを構成する種々の層の形状を線図的に図示し
たものである。このトランジスタは絶縁性基板２．３を
具え、この基板上に多結晶チャネル領域５を形成する半
導体層４を形成する。このチャネル領域５は不働化して
電荷キャリヤトラップの密度を減少させる。さらに、基
板はソース電極及びドレイン電極６及び７を支持し、こ
れら電極はチャネル領域５の側端部５ａ、 ５ｂと接す
る。さらに、基板は半導体４の主面４ａ上に形成したゲ
ート電極８を支持する。このゲート電極は、多結晶チャ
ネル領域における一導電型（本例の場合ｎ型）の導電チ
ャネルを制御してソース電極６とドレイン電極７との間
にゲート可能な接続を形成する。
タ１を示す。向、第１図は線図的なものであり、このト
ランジスタを構成する種々の層の形状を線図的に図示し
たものである。このトランジスタは絶縁性基板２．３を
具え、この基板上に多結晶チャネル領域５を形成する半
導体層４を形成する。このチャネル領域５は不働化して
電荷キャリヤトラップの密度を減少させる。さらに、基
板はソース電極及びドレイン電極６及び７を支持し、こ
れら電極はチャネル領域５の側端部５ａ、 ５ｂと接す
る。さらに、基板は半導体４の主面４ａ上に形成したゲ
ート電極８を支持する。このゲート電極は、多結晶チャ
ネル領域における一導電型（本例の場合ｎ型）の導電チ
ャネルを制御してソース電極６とドレイン電極７との間
にゲート可能な接続を形成する。
本発明においては、多結晶チャネル領域５の、トランジ
スタ１の電極６，７．８から離間すると共に半導体層４
の他方の主面４ｂと隣接する区域５０を反対導電型の不
純物（本例の場合ｐ型）でドープし、他方の主面４ｂと
隣接する側における一導電型の伝導チャネルの形成を抑
制する。第１図に示すように不純物がドープされた区域
５ｏは、多結晶チャネル領域５の全長ｒに亘って延在さ
せる。
スタ１の電極６，７．８から離間すると共に半導体層４
の他方の主面４ｂと隣接する区域５０を反対導電型の不
純物（本例の場合ｐ型）でドープし、他方の主面４ｂと
隣接する側における一導電型の伝導チャネルの形成を抑
制する。第１図に示すように不純物がドープされた区域
５ｏは、多結晶チャネル領域５の全長ｒに亘って延在さ
せる。
第１図に示すトランジスタを詳細に参照すると、絶縁性
基板は、６５０°Ｃの耐熱性を有するガラス、例えば商
品名「ホヤＮＯ，４０Ｊ 、 ｒコーニング１７３３
Ｊ又は「アサヒ静」から成るベース部材２を具え、こ
のベース部材上に二酸化シリコン層３を形成する。
基板は、６５０°Ｃの耐熱性を有するガラス、例えば商
品名「ホヤＮＯ，４０Ｊ 、 ｒコーニング１７３３
Ｊ又は「アサヒ静」から成るベース部材２を具え、こ
のベース部材上に二酸化シリコン層３を形成する。
本例では、半導体層４を直接二酸化シリコン層３上に非
ドープ層又は真性多結晶シリコン層として形成する。多
結晶シリコン層４の下側面４ｂ側（二酸化シリコン層３
との間で界面を形成する側）を、ｐ型の不純物（例えば
ボロン）でドープして不純物ドープ区域５０を形成する
。半導体層４にｎ型の高ドープ接点領域９．１０を形成
する。これら接点領域は多結晶シリコン層４によって画
成されるチャネル領域５の互いに対向する端部５ａ、５
ｂと接触し、ソース電極６及びドレイン電極７とそれぞ
れオーミックコンタクトを形成する。本例では、これら
ソース及びドレイン電極はアルミニウムで構成する。
ドープ層又は真性多結晶シリコン層として形成する。多
結晶シリコン層４の下側面４ｂ側（二酸化シリコン層３
との間で界面を形成する側）を、ｐ型の不純物（例えば
ボロン）でドープして不純物ドープ区域５０を形成する
。半導体層４にｎ型の高ドープ接点領域９．１０を形成
する。これら接点領域は多結晶シリコン層４によって画
成されるチャネル領域５の互いに対向する端部５ａ、５
ｂと接触し、ソース電極６及びドレイン電極７とそれぞ
れオーミックコンタクトを形成する。本例では、これら
ソース及びドレイン電極はアルミニウムで構成する。
第１図から明らかなように、ゲート電極は薄膜絶縁層８
ａを有する絶縁ゲートを具える。この絶縁膜８ａは、例
えば窒化シリコンのような絶縁材料を用いることもでき
るが、本例では二酸化シリコンで構成する。さらに、絶
縁ゲートは、本例の場合ｎ型多結晶シリコンで形成した
導電性ゲート層８ｂを有する。例えば二酸化シリコンで
形成した絶縁性キャップ層１１を、多結晶シリコン層４
及び導電性ゲート層ｓｂ上に形成することができる。絶
縁性キャップ層１１に形成した窓を介して、ソース電極
６及びドレイン電極７を接点領域と接触させることがで
き、さらにゲート電極接点８Ｃを導電性ゲート層８ｂと
接触させることができる。
ａを有する絶縁ゲートを具える。この絶縁膜８ａは、例
えば窒化シリコンのような絶縁材料を用いることもでき
るが、本例では二酸化シリコンで構成する。さらに、絶
縁ゲートは、本例の場合ｎ型多結晶シリコンで形成した
導電性ゲート層８ｂを有する。例えば二酸化シリコンで
形成した絶縁性キャップ層１１を、多結晶シリコン層４
及び導電性ゲート層ｓｂ上に形成することができる。絶
縁性キャップ層１１に形成した窓を介して、ソース電極
６及びドレイン電極７を接点領域と接触させることがで
き、さらにゲート電極接点８Ｃを導電性ゲート層８ｂと
接触させることができる。
次に、第１図に示す薄膜電界効果トランジスタｌの製造
方法について説明する。ガラスベース部材２」二に二酸
化シリコン層３が例えば化学気相堆積のような通常の方
法によりすでに形成されているものとする。
方法について説明する。ガラスベース部材２」二に二酸
化シリコン層３が例えば化学気相堆積のような通常の方
法によりすでに形成されているものとする。
従って、はじめに、約６２０ ’Ｃのシランを用いて低
圧ＣＶＤ法（例えば、１４０ ｍ Ｔｏｒｒ）によって
多結晶シリコン層４を形成する。この結果、厚さ０．２
μ川で平均粒径が７００人程度の柱状構造の多結晶シリ
コン層４が形成される。
圧ＣＶＤ法（例えば、１４０ ｍ Ｔｏｒｒ）によって
多結晶シリコン層４を形成する。この結果、厚さ０．２
μ川で平均粒径が７００人程度の柱状構造の多結晶シリ
コン層４が形成される。
所望の厚さの多結晶シリコン層を堆積した後、ボロンイ
オンを、約５０ ＫｅＶのエネルギーで約５×１０１２
原子／ ｃｔｎ ２のドーズ量で多結晶シリコン層に注
入し、二酸化シリコン基板層３との界面と隣接するよう
に不純５物ドープ区域５０を形成する。この処理はドー
ズ量及びエネルギー変化について広い許容範囲を有して
おり、注入エネルギー６０ ＫｅＶ及びドーズ量Ｉ Ｘ
ｌ０Ｉ３／ｃｍ２でも同様な結果が得られる。従って、
多結晶シリコン層４には、第１図に示すアイランド領域
が形成されることになる。
オンを、約５０ ＫｅＶのエネルギーで約５×１０１２
原子／ ｃｔｎ ２のドーズ量で多結晶シリコン層に注
入し、二酸化シリコン基板層３との界面と隣接するよう
に不純５物ドープ区域５０を形成する。この処理はドー
ズ量及びエネルギー変化について広い許容範囲を有して
おり、注入エネルギー６０ ＫｅＶ及びドーズ量Ｉ Ｘ
ｌ０Ｉ３／ｃｍ２でも同様な結果が得られる。従って、
多結晶シリコン層４には、第１図に示すアイランド領域
が形成されることになる。
第１図には１個の電界効果トランジスタだけを図示した
が、通常の方法で多数のトランジスタを基板２．３上に
同時に形成し、所望に応じて相互接続して、例えば液晶
表示装置用のスイッチング装置を形成することもできる
。
が、通常の方法で多数のトランジスタを基板２．３上に
同時に形成し、所望に応じて相互接続して、例えば液晶
表示装置用のスイッチング装置を形成することもできる
。
所望の場合、多結晶シリコンアイランドを規定した後ボ
ロンのイオン注入工程を行うこともてきる。大気圧ＣＶ
Ｄ技術を用いて約４００ ’Ｃの温度条件下で、厚さ約
０．１５μｍの二酸化シリコン層を堆積し、多結晶シリ
コンアイランドを被覆すると共にゲート酸化膜８ａを形
成する。或いは、ゲート酸化膜８ａは多結晶シリコン層
４を熱酸化することによっても形成できる。
ロンのイオン注入工程を行うこともてきる。大気圧ＣＶ
Ｄ技術を用いて約４００ ’Ｃの温度条件下で、厚さ約
０．１５μｍの二酸化シリコン層を堆積し、多結晶シリ
コンアイランドを被覆すると共にゲート酸化膜８ａを形
成する。或いは、ゲート酸化膜８ａは多結晶シリコン層
４を熱酸化することによっても形成できる。
次に、多結晶シリコン層を上述した方法と同様の方法で
低圧下で堆積し、パターニングして導電性ゲート層８ｂ
の形状を規定する。ただし、この段階では、このゲート
層８ｂは依然として不純物がドープされていない。
低圧下で堆積し、パターニングして導電性ゲート層８ｂ
の形状を規定する。ただし、この段階では、このゲート
層８ｂは依然として不純物がドープされていない。
次に、ゲート酸化膜８ａをマスクし、例えばリンイオン
を注入することによりゲート層８ｂ並びに接点領域９及
び１０を形成する。次に、この基体を窒素雰囲気下で加
熱して注入した不純物を活性化すると共にイオン注入に
よる欠陥にアニール処理を施す。
を注入することによりゲート層８ｂ並びに接点領域９及
び１０を形成する。次に、この基体を窒素雰囲気下で加
熱して注入した不純物を活性化すると共にイオン注入に
よる欠陥にアニール処理を施す。
次に、二酸化シリコンのキャップ層１１を堆積し、通常
のフォトリソグラフィ及びエツチング処理を施して接点
窓を形成する。次に、アルミニウムを約Ｉμｍの厚さに
堆積し、パターニングしてソース及びドレイン電極６及
び７並びにゲートコンタクト８Ｃを規定する。
のフォトリソグラフィ及びエツチング処理を施して接点
窓を形成する。次に、アルミニウムを約Ｉμｍの厚さに
堆積し、パターニングしてソース及びドレイン電極６及
び７並びにゲートコンタクト８Ｃを規定する。
次に、プラズマ水素添加処理を行う。典型的な場合、こ
のプラズマ水素添加処理は、誘導結合プラズマ処理装置
で行う。このプラズマ水素添加処理の条件及び時間は、
水素が下側面４ｂまで拡散できる程度に設定する。
のプラズマ水素添加処理は、誘導結合プラズマ処理装置
で行う。このプラズマ水素添加処理の条件及び時間は、
水素が下側面４ｂまで拡散できる程度に設定する。
水素添加処理によって、多結晶シリコンチャネル領域５
中の粒子境界における電荷トラップが不働化され、同様
に多結晶シリコンチャネルＦＪＭＡ５と二酸化シリコン
基板層３との間における界面における電荷トラップも不
働化される。さらに、プラズマ水素添加処理を行うこと
により、装置のリーク電流も減少する。この理由は、電
荷トラップが不働化されることにより自由電荷の寿命が
増大するからであると考えられる。
中の粒子境界における電荷トラップが不働化され、同様
に多結晶シリコンチャネルＦＪＭＡ５と二酸化シリコン
基板層３との間における界面における電荷トラップも不
働化される。さらに、プラズマ水素添加処理を行うこと
により、装置のリーク電流も減少する。この理由は、電
荷トラップが不働化されることにより自由電荷の寿命が
増大するからであると考えられる。
第２図は本発明による電界効果トランジスタについて暗
条件においてゲートコンタクトに印加した電圧（Ｖ、
）に対するドレイン電流の変化をグラフとして示す（曲
線ａ）。比較曲線すは第１図に示す構造と同様な構造で
あるが、不純物ドープ区域５０が形成されていない通常
の電界効果トランジスタに関するデータを示す。各電界
効果トランジスタについて、５ｖの電圧（Ｖｔ＋）をド
レイン電極に印加し、ソース電極はＯｖとし、チャネル
領域５の幅：長さの比は５０：６とした。
条件においてゲートコンタクトに印加した電圧（Ｖ、
）に対するドレイン電流の変化をグラフとして示す（曲
線ａ）。比較曲線すは第１図に示す構造と同様な構造で
あるが、不純物ドープ区域５０が形成されていない通常
の電界効果トランジスタに関するデータを示す。各電界
効果トランジスタについて、５ｖの電圧（Ｖｔ＋）をド
レイン電極に印加し、ソース電極はＯｖとし、チャネル
領域５の幅：長さの比は５０：６とした。
曲線ａとｂとを比較すれば明らかなように、ゲートコン
タクト８ｃにＯｖを印加した場合、第１図に示すトラン
ジスタのリーケージ電流は１０−” Ａ以下であり、こ
れに対して既知のトランジスタのり一ケージ電流は約１
Ｏ−９Ａである。
タクト８ｃにＯｖを印加した場合、第１図に示すトラン
ジスタのリーケージ電流は１０−” Ａ以下であり、こ
れに対して既知のトランジスタのり一ケージ電流は約１
Ｏ−９Ａである。
上述した型式の薄膜電界効果トランジスタにおいては、
多結晶シリコンを不働化することにより、例えば高移動
度及び比較的低い光導電性を維持できる利点が得られる
と共に、バイアス制御電極を用いることなく残留リーケ
ージ電流を抑制することができる。このバイアス制御電
極を必要とする構造体では、製造コストが高価になると
共に処理工程が複雑化してしまう。これに対して第１図
に示す共面構造型（チャネル領域の同一の側にソース、
ゲート及びドレイン電極の全てが位置する）の場合、金
属化パターンを絶縁性基板上に形成する必要がない。
多結晶シリコンを不働化することにより、例えば高移動
度及び比較的低い光導電性を維持できる利点が得られる
と共に、バイアス制御電極を用いることなく残留リーケ
ージ電流を抑制することができる。このバイアス制御電
極を必要とする構造体では、製造コストが高価になると
共に処理工程が複雑化してしまう。これに対して第１図
に示す共面構造型（チャネル領域の同一の側にソース、
ゲート及びドレイン電極の全てが位置する）の場合、金
属化パターンを絶縁性基板上に形成する必要がない。
第１図に示すトランジスタは共面構造型であるが、本発
明は***固型（ソース及びドレイン電極がチャネル領域
に対してゲート電極と反対側に位置する）の構造型並び
に反転型（ゲートが基板上に位置する）のトランジスタ
にも適用することができる。さらに、上述した実施例は
チャネル領域が多結晶シリコンで形成される利点がある
が、チャネル領域を他の多結晶半導体でも形成できる。
明は***固型（ソース及びドレイン電極がチャネル領域
に対してゲート電極と反対側に位置する）の構造型並び
に反転型（ゲートが基板上に位置する）のトランジスタ
にも適用することができる。さらに、上述した実施例は
チャネル領域が多結晶シリコンで形成される利点がある
が、チャネル領域を他の多結晶半導体でも形成できる。
本発明は上述した実施例だけに限定されず、特許請求の
範囲に記載した事項の範囲内において種々の変更や変形
が可能である。
範囲に記載した事項の範囲内において種々の変更や変形
が可能である。
第１図は本発明による薄膜電界効果トランジスタの一例
の構成を示す線図的断面図、 第２図は本発明による薄膜電界効果トランジスタと通常
の薄膜電界効果トランジスタのり一ケージ電流の差を示
すグラフである。 ２．３・・・基板 ４・・・半導体層 ５・・・チャネル領域 ６・・・ソース電極 ７・・・ドレイン電極 ８ａ・・・ゲート絶縁膜 ８ｂ・・・ゲート層 ９．１０・・・接点領域
の構成を示す線図的断面図、 第２図は本発明による薄膜電界効果トランジスタと通常
の薄膜電界効果トランジスタのり一ケージ電流の差を示
すグラフである。 ２．３・・・基板 ４・・・半導体層 ５・・・チャネル領域 ６・・・ソース電極 ７・・・ドレイン電極 ８ａ・・・ゲート絶縁膜 ８ｂ・・・ゲート層 ９．１０・・・接点領域
Claims (1)
- 【特許請求の範囲】 １、電荷キャリヤトラップを減少させるために不働化さ
れている多結晶チャネル領域を形成する半導体層と、チ
ャネル領域の対向端部と接するソース電極及びドレイン
電極と、前記半導体層の一方の主面に形成され、多結晶
チャネル領域における一導電型の伝導チャネルを制御し
てソース電極とドレイン電極との間にゲート可能な接続
を形成するゲート電極とを支持する絶縁性基板を具える
薄膜電界効果トランジスタにおいて、前記多結晶チャネ
ル領域の、前記各電極から離間すると共に前記半導体層
の他方の主面と隣接する区域を反対導電型の不純物でド
ープし、他方の主面と隣接する一導電型の伝導チャネル
の形成を抑制するように構成したことを特徴とする薄膜
電界効果トランジスタ。 ２、前記半導体層が多結晶シリコンを含み、前記チャネ
ル領域を水素で不働化したことを特 徴とする請求項１
に記載の薄膜電界効果トランジスタ。 ３、前記ゲート電極を、前記半導体層の一方の面から絶
縁されている導電性多結晶シリコン領域で構成したこと
を特徴とする請求項１又は２に記載の薄膜電界効果トラ
ンジスタ。 ４、前記半導体層のチャネル領域の各端部に、各ソース
電極及びドレイン電極とオーミック コンタクトを形成
するための一導電型の高ドープ領域を形成したことを特
徴とする請求項１、２又は３に記載の薄膜電解効果トラ
ンジスタ。 ５、前記反対導電型の不純物がドープされた区域が、前
記高ドープ領域とｐｎ接合を形成する ことを特徴とす
る請求項４に記載の薄膜電界 効果トランジスタ。 ６、ソース電極、ゲート電極及びドレイン電極が、前記
一方の主面に形成され、他方の主面が絶縁性基板と隣接
することを特徴とする請求項１から５までのいずれか１
項に記載の薄膜電界効果トランジスタ。 ７、多結晶チャネル領域を形成する半導体層を絶縁性基
板上に堆積させ、このチャネル領域の互いに対向する端
部と接するソース電極及びドレイン電極を形成し、多結
晶チャネル領域における一導電型の伝導チャネルを制御
してソース電極とドレイン電極との間でゲート可能な接
続を形成するゲート電極を半導体本体の一方の主面に規
定し、電荷キャリヤトラップを低減させるためにチャネ
ル領域を不働化して薄膜電界効果トランジスタを製造す
るに当り、 前記多結晶チャネル領域の、各電極から離 間すると共に半導体本体の他方の主面と隣接する区域を
反対導電型の不純物でドープし、他方の主面と隣接する
一導電型の伝導チャネルの形成を抑制させることを特徴
とする薄膜電界効果トランジスタの製造方法。 ８、前記半導体層を堆積させて多結晶シリコン層を形成
すると共に、前記チャネル領域を水素で不働化すること
を特徴とする請求項７に記載の薄膜電界効果トランジス
タの製造方法。 ９、前記ゲート電極を、前記半導体層の一方の主面から
絶縁された導電性多結晶シリコン領域として規定するこ
とを特徴とする請求項７又は８に記載の薄膜電界効果ト
ランジスタの製造方法。 １０、前記チャネル領域の各端部を不純物でドープし、
各ソース電極及びドレイン電極とオーミックコンタクト
をそれぞれ形成する一導電型の高ドープ領域を形成する
ことを特徴とする請求項７、８又は９に記載の薄膜電界
効果トランジスタの製造方法。 １１、前記高ドープ領域を形成する前に反対導電型の不
純物を注入して不純物ドープ区域を形成し、前記高ドー
プ領域を形成した後、前記不純物ドープ区域が各高ドー
プ領域とｐｎ接合を形成することを特徴とする請求項１
０に記載の薄膜電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8915951.1 | 1989-07-12 | ||
| GB8915951A GB2233822A (en) | 1989-07-12 | 1989-07-12 | A thin film field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116875A true JPH03116875A (ja) | 1991-05-17 |
Family
ID=10659924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180704A Pending JPH03116875A (ja) | 1989-07-12 | 1990-07-10 | 薄膜電界効果トランジスタ及び薄膜電界効果トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5508555A (ja) |
| EP (1) | EP0408129A3 (ja) |
| JP (1) | JPH03116875A (ja) |
| KR (1) | KR910003838A (ja) |
| GB (1) | GB2233822A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9315798D0 (en) * | 1993-07-30 | 1993-09-15 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin-film transistors |
| GB9424598D0 (en) * | 1994-12-06 | 1995-01-25 | Philips Electronics Uk Ltd | Semiconductor memory with non-volatile memory transistor |
| GB9520901D0 (en) * | 1995-10-12 | 1995-12-13 | Philips Electronics Nv | Electronic device manufacture |
| TW334582B (en) * | 1996-06-18 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor device and method of fabtricating same |
| GB9613065D0 (en) * | 1996-06-21 | 1996-08-28 | Philips Electronics Nv | Electronic device manufacture |
| JP3607016B2 (ja) | 1996-10-02 | 2005-01-05 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター |
| US5841931A (en) * | 1996-11-26 | 1998-11-24 | Massachusetts Institute Of Technology | Methods of forming polycrystalline semiconductor waveguides for optoelectronic integrated circuits, and devices formed thereby |
| TW401613B (en) * | 1998-04-24 | 2000-08-11 | Mosel Vitelic Inc | Method of forming the channel of metal oxide semiconductor in the integrated circuit |
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| US6479866B1 (en) | 2000-11-14 | 2002-11-12 | Advanced Micro Devices, Inc. | SOI device with self-aligned selective damage implant, and method |
| US6538284B1 (en) | 2001-02-02 | 2003-03-25 | Advanced Micro Devices, Inc. | SOI device with body recombination region, and method |
| US6828632B2 (en) | 2002-07-18 | 2004-12-07 | Micron Technology, Inc. | Stable PD-SOI devices and methods |
| JP5565895B2 (ja) * | 2008-03-26 | 2014-08-06 | 日産自動車株式会社 | 半導体装置 |
| US10468413B2 (en) * | 2018-04-06 | 2019-11-05 | Sandisk Technologies Llc | Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE638316A (ja) * | 1962-10-15 | |||
| JPS4951879A (ja) * | 1972-09-20 | 1974-05-20 | ||
| US4021835A (en) * | 1974-01-25 | 1977-05-03 | Hitachi, Ltd. | Semiconductor device and a method for fabricating the same |
| US3958266A (en) * | 1974-04-19 | 1976-05-18 | Rca Corporation | Deep depletion insulated gate field effect transistors |
| US4496963A (en) * | 1976-08-20 | 1985-01-29 | National Semiconductor Corporation | Semiconductor device with an ion implanted stabilization layer |
| US4145233A (en) * | 1978-05-26 | 1979-03-20 | Ncr Corporation | Method for making narrow channel FET by masking and ion-implantation |
| US4212683A (en) * | 1978-03-27 | 1980-07-15 | Ncr Corporation | Method for making narrow channel FET |
| US4199773A (en) * | 1978-08-29 | 1980-04-22 | Rca Corporation | Insulated gate field effect silicon-on-sapphire transistor and method of making same |
| JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
| JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
| JPS6122669A (ja) * | 1984-07-09 | 1986-01-31 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法 |
| JP2604777B2 (ja) * | 1988-01-18 | 1997-04-30 | 松下電工株式会社 | 二重拡散型電界効果半導体装置の製法 |
| JPH01241854A (ja) * | 1988-03-24 | 1989-09-26 | Nippon Denso Co Ltd | 半導体装置 |
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JPH0734475B2 (ja) * | 1989-03-10 | 1995-04-12 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-07-12 GB GB8915951A patent/GB2233822A/en not_active Withdrawn
-
1990
- 1990-07-06 EP EP19900201815 patent/EP0408129A3/en not_active Withdrawn
- 1990-07-10 JP JP2180704A patent/JPH03116875A/ja active Pending
- 1990-07-11 KR KR1019900010450A patent/KR910003838A/ko not_active Application Discontinuation
-
1995
- 1995-06-06 US US08/483,008 patent/US5508555A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0408129A3 (en) | 1991-02-13 |
| KR910003838A (ko) | 1991-02-28 |
| GB2233822A (en) | 1991-01-16 |
| EP0408129A2 (en) | 1991-01-16 |
| US5508555A (en) | 1996-04-16 |
| GB8915951D0 (en) | 1989-08-31 |
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